JPH04359290A - 中間バッファをもつビデオ用メモリシステムおよびメモリの表示方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ表示用メ
モリシステム，さらに詳しく言えば待ち時間を無くする
ことによって，外部の処理装置のメモリへのアクセス時
間を実質的に少なくするための中間バッファを含むコン
ピュータ表示用記憶システムおよびビデオ用メモリシス
テムの内容の表示方法に関する。

【０００２】

【従来の技術】今日の多くのコンピュータ表示システム
は表示されるべき像を示すデータを蓄積するためのビデ
オメモリシステムを有している。図１に典型的なビデオ
メモリシステム２０が示されており、それはビデオメモ
リ１２，ビデオ表示制御ユニット（ＶＤＣＵ）１４とビ
デオ処理手段１５を含んでいる。外部処理装置（ＣＰＵ
）１０はビデオメモリ１２にそこに記憶されている情報
を新しくするためにデータと制御信号を送る。前記ＶＤ
ＣＵ１４はメモリ１２にビデオ処理手段へデータを定期
的に出力させるようにする。ビデオ処理手段１５は外部
表示手段１６が認識できるように，そのデータを変換し
，出力されたこれらの信号はＶＤＣＵ１４から線１７に
よって，送られてくる制御信号に応答して表示手段１６
にこれらの信号を出力する。このようにして表示スクリ
ーン上の情報は定期的にリフレッシュされる。ビデオメ
モリシステム２０はホストコンピュータ（図示せず）の
マザーボード（母基盤）に直接に設けられるか，または
追加カードの形式にすることもできる。その一般的な動
作はどちらの形態によっても，実質的に同じである。

【０００３】図１に示されているように，典型的なビデ
オメモリシステムのＣＰＵ１０およびＶＤＣＵは，メモ
リ１２に直接アクセスする。その結果として，ＣＰＵ１
０とＶＤＣＵ１４が，各々メモリ１２にそれぞれ別々に
アクセスするタイムスロットを指定することが必要とな
る。そうでないと，それらは，前記メモリに同時にアク
セスを試みる可能性があり好ましくない。図２Ａに示さ
れているようなタイムスロット参照信号を使用すること
によって，時間割当を実現することができ，ここにおい
てＣＰＵ１０は時間ｔ１〜ｔ３の間と時間ｔ５〜ｔ６の
間にのみメモリ１２にアクセスすることができる。ｔ３
とｔ５の間およびｔ６とｔ７の間のタイムスロットはＶ
ＤＣＵ１４に割り当てられている。この手順の形式は，
そのシステムに本来的な遅延を導入することになる。こ
のことを説明するために，ＣＰＵ１０はそれがメモリ１
２に一連のデータを書き込もうとするときに，その読み
込み／書き込み線（図１には示されていない）を低い方
に引く。ＣＰＵのタイムスロット（時間ｔ１またはｔ５
，図２Ａ参照）の初期に，読み込み／書き込み線が低い
方に引かれている限り，書き込みの操作は遅れなく，実
行される（図２Ｂ参照）。

【０００４】しかしながら，一般的なケースとして読み
込み／書き込み信号がＣＰＵのタイムスロットの始めに
同期していない場合においては，ＣＰＵはメモリに適切
にアクセスするために待ちサイクルを挿入する必要があ
る。例えば，もしＣＰＵが図２Ｃに示されているＶＤＣ
Ｍのタイムスロットの間にメモリに書き込もうとすると
コンピュータはメモリ１２にデータが確実に書き込まれ
ることを確保するために，時間ｔ４〜ｔ６の間，読み込
み／書き込み線を低く保持する待ちサイクルを挿入しな
ければならない。また，もし読み込み／書き込み線がＣ
ＰＵのタイムスロットの間で低く下げられているが，し
かし書き込み操作（図２Ｄ参照）を完了するには十分な
時間が残っていない場合には，ＣＰＵは次のＣＰＵのタ
イムスロットＴ６まで読み込み／書き込み線を低く保持
する待ちサイクルを挿入しなければならない。かくして
ビデオメモリシステムにおいてＣＰＵがその機能を待ち
サイクルを挿入する必要なしで，操作できるようにする
必要が存在する。

【０００５】

【発明の要約】本発明は、ＣＰＵとビデオメモリとの間
に中間バッファを挿入することによって，書き込み操作
のための待ちサイクルを挿入する必要をなくするもので
あり，それはコンピュータからのアドレスとデータと制
御信号を横取りする機能をもつものである。読みの操作
のためには前記バッファは，単にこの横取りしたアドレ
ス信号を直接ビデオメモリに単に取次ぐものである。し
かしながら，書き込みの操作においては，前記バッファ
はＣＰＵによって送られてきたアドレスとデータを蓄積
し，その情報をそのメモリ内に次のＣＰＵのタイムスロ
ットの始めまで引き留め，そのときにビデオメモリにそ
こに蓄積されているアドレスによってビデオメモリにア
クセスし，データを書き込む。この発明では，ＣＰＵが
書き込み操作をＣＰＵのタイムスロットであるか否かに
関わりなく，書き込みを実行することを許容するもので
ある。読みの操作のために，待ちサイクルを挿入するこ
とが依然として必要であるということは事実であるが，
ＣＰＵによって実行される８０％の操作は書き込みであ
り，単に２０％だけが読みの操作であるから，本発明は
ＣＰＵにとって実質的に多くの時間を節約することがで
きるということが言える。この発明は同様にして読み操
作の期間中の待ちサイクルを避けるために利用すること
ができる。

【０００６】本発明の好ましい実施例はメモリ手段と前
記メモリ手段に接続されているＶＤＣＵ，前記メモリ手
段と前記ＶＤＣＵの両者に接続されるビデオ手段および
外部ＣＰＵとメモリ手段の間に挿入される中間バッファ
を含むものである。外部のＣＰＵは読み込み／書き込み
制御信号とアドレスとデータ信号を発生するものである
。前記中間バッファはこれらの信号を横取りし，そして
もし書き込み操作が望まれるならばアドレスとデータ信
号はそのバッファ内に記憶される。前記バッファはそれ
からタイムスロット参照信号をそれがＣＰＵのタイムス
ロットを検出するまでモニタし，その時点において前記
アドレスとデータ信号はメモリ手段に送られる。前記メ
モリ手段はそれからアドレス信号によって示されるアド
レスに前記データ信号を記憶する。読み操作のためには
中間バッファは単にアドレス信号を前記メモリに取り次
ぐだけの働きをする。

【０００７】

【実施例】図３は本発明の基礎的な要素を図示したブロ
ックダイヤグラムであり，中間バッファ３４，ランダム
アクセスビデオメモリ３８，ＶＤＣＵ４２，およびビデ
オ処理手段３９を含んでいる。ビデオメモリ３８，ＶＤ
ＣＵ４２およびビデオ処理手段３９は通常の構成であり
，典型的なコンピュータ表示システムの先行技術の中に
見いだされるものであるから，ここでは詳細に説明しな
い。外部接続のＣＰＵ３０は表示されるべきイメージの
一部を示すデータを情報が蓄積されるビデオメモリ３８
に送信する。これは，すべてのイメージがビデオメモリ
３８の中に蓄積されるまで継続される。その後における
ＣＰＵ３８の主たる機能は蓄積されたイメージを新しく
することである。ビデオメモリ３８のある部分を更新す
るためにＣＰＵは線３１でアドレスを送り，線３３で操
作の性質を示す読み込み／書き込み制御信号を送る。 書き込み操作のためにはＣＰＵ３０はまた，データ信号
をデータ線３１により送る。

【０００８】アドレス線３１とデータ線３２と制御線３
３は全て中間バッファ３４に接続されている。図２Ａに
示されており，ＣＰＵ３０とＶＤＣＵ４２がビデオメモ
リ３２にアクセスできる期間を指定するタイムスロット
参照信号５２も同様に中間バッファ３４に供給されてい
る。読み込み／書き込み線３３の状態に依存してバッフ
ァ３４は異なった機能を遂行する。

【０００９】読み込み操作のためにバッファ３４は，読
みアドレスを線３０に、読み信号を線３３から受ける。 バッファ３４の内部論理は制御線３３上の信号を読み，
読み込み操作が要求されていることを知り，読み込みの
アドレスをメモリアドレス線３５経由でメモリ３８に取
り次ぐ。また，読み込み／書き込み制御信号はメモリ制
御線３７経由でメモリ３８に取り次がれる。ビデオメモ
リ３８の中でアドレスされた位置からのデータはメモリ
データ線３６にのせられ，前記データはバッファ３４を
介してメモリ３８から移送されてついにはＣＰＵのデー
タ線３２経由でＣＰＵ３０に到達する。中間バッファ３
４は単に読み操作のためには単にリレーとして働くので
あるから，ＣＰＵ３０はＣＰＵに割り当てられたタイム
スロットの間にのみ読み操作が行われたことを確認する
責任がある。そうでなければ，ＶＤＣＵ４２との間でバ
ス上の衝突が発生する。かくして，読み込み操作のため
には待ちサイクルが挿入することが必要になるであろう
。しかしながら，ＣＰＵの操作のうち僅か２０％だけが
読み操作であるから，待ちサイクルを挿入されることに
よる遅れは意味のある量ではない。

【００１０】書き込み操作のときにＣＰＵ３０は中間バ
ッファ３４に線３１で書き込み信号を線３２で書き込み
データを，線３３で書き込み制御信号を送信する。バッ
ファ３４の内部論理は書き込み制御信号を受けて一連の
操作を開始することによって応答する。内部論理は，ま
ずバッファ３４のメモリ部分を操作してどの領域に書き
込み可能であるかを確認する。一度適当な場所が見つけ
出されたならば，線３１，３２上のアドレスおよびデー
タ信号はそれぞれ記憶される。その後，内部論理はタイ
ムスロット参照信号５２の状態をチェックすることによ
って，それがＣＰＵのタイムスロットを示しているかど
うかを確認する。

【００１１】もしそうであったならば，蓄積されたアド
レスとデータの信号は線３５，３６によりそれぞれにの
せられ，線３７により書き込み制御信号が送られる。こ
れにより，データはビデオメモリ３８の適当なアドレス
に書込まれる。しかしながら，もし，信号５２がＶＤＣ
Ｕのタイムスロットであるか，またはメモリへの書き込
み操作を完了するには十分な時間がない場合には，バッ
ファ３４はメモリ３８にデータを書込むために，次のＣ
ＰＵのタイムスロットの始めまで待つことになるであろ
う。次のＣＰＵのタイムスロットの前にバッファ３４に
はいくつかのセットのアドレスとデータが蓄積されるこ
とになるから，前記中間バッファ３４は好ましくは蓄積
されたデータをファーストインファーストアウト（ＦＩ
ＦＯ）の形式によって出力することにより，延長された
時間の間にバッファ３４の中にデータが残らないように
する。

【００１２】ＣＰＵのタイムスロットの間にメモリ３８
の中のデータが更新されたならば，前記ＶＤＣＵは次の
ＶＤＣＵのタイムスロットの間に前記更新されたデータ
をメモリ３８からビデオ処理手段３９へ移送させる。ビ
デオ処理手段は，前記データをビデオ信号に変換し，線
３５上のＶＤＣＵ４２からの制御信号に応答して，前記
ビデオ信号を外部表示手段４６に出力する。かくして，
ディスプレイスクリーンは更新されたデータによって，
リフレッシュされる。

【００１３】中間バッファ３４が存在することによって
，ＣＰＵ３０は何らの待ちサイクルも発生する必要がな
いことは特記すべきことである。書き込み操作はタイム
スロット参照信号５２の状況に関係なく，いつでも実行
することが可能である。かつてはＣＰＵによって行われ
ていた待ちは今や中間バッファによって行われる。これ
により，ＣＰＵのメモリアクセス時間を相当減少させる
ことができ，ＣＰＵをより効率的に操作させることがで
きる。

【００１４】中間バッファ３４の好ましい実施形態がよ
り詳細に図４に図示されており，それはバッファレジス
タ手段６０，制御手段７０，および読み込み／書き込み
マルチプレクサ８０を含んでいる。バッファレジスタ手
段６０は複数の記憶用レジスタ６２を含んでおり，各々
のレジスタは一組のアドレスとデータ信号を蓄積可能で
ある。レジスタ手段６０は入力としてＣＰＵからのアク
セス線３１，ＣＰＵデータ線３２，読み込み／書き込み
制御線３３と制御手段７０からの種々の制御線６５を受
けている。線３３上の書き込み信号に応答して，レジス
タ手段６０はそのレジスタ６２の内の１つに線３１と線
３２に現れるアドレスと信号を記憶する。これはタイム
スロット参照信号５２の状況に無関係に行われる。デー
タが蓄積された特定のレジスタは線３０の制御信号によ
って制御手段７０によって送られて，記述される。前記
データは線６５上の書き込みデータ信号がレジスタ手段
６０にそのレジスタの１つからデータを出力するのを指
示するまで，蓄積されて留まっている。再度線６５上の
制御信号はどのレジスタがアクセスされるべきであるか
を指定する。

【００１５】読み込み／書き込みマルチプレクサ８０に
は２つの組の入力線が接続されており，その内の１つは
レジスタ手段６０からのものであり，他のセットはＣＰ
Ｕ３０からのものである。マルチプレクサ８０は，レジ
スタ手段６０からアドレス線７４とデータ線７５を受け
入れている。マルチプレクサ８０は，さらに制御手段７
０からの書き込み制御信号を線７８から受けている。Ｃ
ＰＵ３０からマルチプレクサ８０はアドレス線３１，デ
ータ線３２および読み込み／書き込み線３３を受け入れ
ている。制御手段７２からの線６８上のマルチプレクサ
制御信号に応答して，マルチプレクサ８０はスイッチと
して働いて一連の入力線の内の１つをアドレス線３５，
データ線３６，およびビデオメモリ３８の読み込み／書
き込み線３７へ選択的に接続する。かくして線６８を利
用することによって，制御手段７０はどの装置（ＣＰＵ
またはレジスタ手段）がビデオメモリ３８に接続される
かを制御することができる。

【００１６】制御手段７０は入力として線３３上のＣＰ
Ｕの読み込み／書き込み制御信号，線８１上のバッファ
レジスタステイタス信号および線５２上のタイムスロッ
ト参照信号を入力として受け入れる。これらの入力信号
により，制御手段の内部の論理はレジスタ手段６０およ
び読み込み／書き込みを制御するために適当な信号を発
生する。新しいデータをもっているレジスタ６２の上に
書き込みがなされないことを保証するために，制御手段
７０はレジスタ６２の状態をモニタしなければならない
。これは，ステイタスレジスタ６０を使用することによ
り，それがレジスタ手段６０から線８１上に送られるレ
ジスタステイタス信号，バッファレジスタステイタス信
号を入力として受け入れることによってなされる。

【００１７】レジスタ６６は好ましくは，そこにあるレ
ジスタ６０の中のレジスタ手段６０と同じ大きさのより
大きいビット６７をもっていることが好ましく，それに
より，各ビット６７は特定のレジスタ６２に対応する。 その結果として，全てのビットはフラグとしてどのレジ
スタが新しいデータを保持しているかを示すために用い
られる。レジスタが書き込まれるたびに線８０によって
，適当な信号がどのレジスタが満たされているかを示す
ためのレジスタに対応するフラグをセットするために制
御手段７０に指示される。逆にもし，データがレジスタ
から読みだされたときはその対応するフラグが制御手段
７０によって，レジスタ手段６０からの線８１上の適当
な信号に応答してクリアされる。かくして，状態レジス
タ６６を操作することによって，制御手段７０はどのレ
ジスタが書き込み可能であるかということを迅速に確認
することができるであろう。

【００１８】制御手段７０はまた，逐次論理手段７２を
装備しており，それによって，ＦＩＦＯ機能を実行する
ことができる。各時間データはレジスタ手段６０の中に
書き込まれ，逐次論理７２はそのレジスタの位置および
いつレジスタ６２がロードされたか記録する。これによ
り，データはそれが書き込まれた順序にしたがって出力
される。換言すれば逐次論理７２は希望するファースト
インファーストアウト機能の実行を可能にするものであ
る。データを出力するために，制御手段７０はタイムス
ロット参照信号５２をＣＰＵのために，割当られたタイ
ムスロットを示す状態かどうかを決定するために，チェ
ックする。

【００１９】もし，そうであったならば，書き込みデー
タ信号が制御信号線６５の１つに発生させられてレジス
タ手段６０が一連のアドレスとデータ信号を出力するこ
とを指示する。逐次論理手段７２はまた，線６５上にレ
ジスタ６２が選ばれた順序を制御するためにいくつかの
制御信号を送出する。制御手段７０はそれから，ＭＵＸ
マルチプレクス制御信号を線６８に送り出して，マルチ
プレクサ８０がそのレジスタ手段６０の出力線をメモリ
３８の入力線に接続することを指示する。

【００２０】線７５上のデータはかくしてメモリ３８に
書き込まれる。読み出しの操作のために制御手段７０は
マルチプレクサ８０に線６８を経由してＣＰＵ３０をメ
モリ３８に接続することを指示する。これによりＣＰＵ
３０にマルチプレクサ８０を介してメモリ３８からのデ
ータの読みを許容する。

【００２１】本発明は特定の具体例について記述された
が，それを制限的な意味で理解されるべきではない。当
業者は，この開示に従って，本発明の範囲から離れるこ
となく，多くの変形をすることができることは明らかで
ある。かくして，ビデオ処理論理１５とディスプレイ論
理は例えばもし必要ならば，１つのユニットに結合する
こともできる。本発明は説明のために用いられた特定の
具体例によって制限されるべきではなく，本発明の添付
の請求の範囲のみによって限定されるべきものなのであ
る。

【図面の簡単な説明】

【図１】先行するビデオメモリシステムのブロックダイ
ヤグラムである。

【図２】Ａは図１に示されているシステムにおいて利用
されるビデオメモリにＣＰＵとＶＤＣＭがアクセスする
ことができるタイムスロットを示す典型的なタイムスロ
ット参照信号を示している。Ｂ乃至Ｄは図１のシステム
における読み込み／書き込み信号とタイムスロット参照
信号間の起こり得る時間変化を示している。

【図３】本発明によるビデオメモリシステムを図示した
機能的なブロックダイヤグラムである。

【図４】図３のシステムの好ましい具体例を示している
。

【符号の説明】

１０　　コンピュータ（ＣＰＵ） １２　　メモリ（ＭＥＭＯＲＹ） １４　　ビデオディスプレイ制御ユニット（ＶＤＣＵ）
１５　　ビデオ処理論理 １６　　表示部（ＤＩＳＰＬＡＹ） ３０　　ＣＰＵ ３４　　中間バッファ ３８　　ビデオメモリ（ＶＩＤＥＯ　　ＭＥＭＯＲＹ）
３９　　ビデオ処理手段 ４２　　ビデオディスプレイ制御ユニット（ＶＤＣＵ）
４６　　表示部（ＤＩＳＰＬＡＹ） ６０　　バッファレジスタ手段 ６２　　記憶用レジスタ ６５　　制御線 ６６　　レジスタ ６７　　ビット ６８　　線 ７０　　制御手段 ７２　　逐次論理手段（ＳＥＱＵＥＮＴＩＡＬ　　Ｌ０
ＧＩＣ） ７５　　データ線 ８０　　読み込み／書き込みマルチプレクサ（ＭＰＵ）
８１　　線

Claims (14)

【特許請求の範囲】
1. 【請求項１】　　アドレス信号とデータ信号および第１
   の制御信号を外部の処理手段から受け入れ，タイムスロ
   ット参照信号に応答して操作するビデオ表示メモリシス
   テムであって，情報ビットを受け入れて，それを蓄積す
   るためのメモリ手段と、前記メモリ手段に接続されてお
   り，前記参照信号に応答して定期的に前記メモリを出力
   させるビデオ表示制御手段であり，前記参照信号は前記
   表示制御手段が，前記メモリ手段にアクセスするために
   ，割当られたタイムスロットを発生し，かつ，前記外部
   処理手段が前記メモリ手段にアクセスするために割当ら
   れたタイムスロットを指示し，一連のビデオ制御信号を
   発生するために操作させられるビデオ表示制御手段と、
   前記記憶手段から出力された定期的な情報を受けて，そ
   れを表示のために必要な形態に変形するビデオ手段と、
   および前記外部処理手段と前記メモリ間に配置され，前
   記第１の制御信号に応答して，前記アドレスとデータを
   蓄積し，前記蓄積されたアドレスとデータ信号を前記外
   部処理手段が前記メモリにアクセスするために，前記参
   照信号によって割当られた次のタイムスロットに前記蓄
   積されたアドレスとデータを出力する中間メモリバッフ
   ァ手段と、からなる中間バッファをもつビデオ表示用メ
   モリシステム。
2. 【請求項２】　　請求項１記載のシステムにおいて，前
   記バッファに蓄積された前記アドレスとデータを前記メ
   モリに前記外部処理手段が前記メモリにアクセスして前
   記データ信号が前記メモリ手段に前記アドレス信号によ
   り指示された場所に蓄積させるために割当られた次のタ
   イムスロットの間に前記メモリ手段に返送する中間バッ
   ファをもつビデオ表示用メモリシステム。
3. 【請求項３】　　請求項１記載のシステムにおいて，前
   記中央処理手段からの前記第１の制御信号は書き操作を
   指示するものである中間バッファをもつビデオ表示用メ
   モリシステム。
4. 【請求項４】　　請求項１記載のシステムにおいて，前
   記外部処理手段は第２の制御信号を発生し、前記中間バ
   ッファ手段は前記第２の制御信号に応答して，前記アド
   レス信号を前記メモリ手段に中継するものである中間バ
   ッファをもつビデオ表示用メモリシステム。
5. 【請求項５】　　請求項４記載の表示メモリシステムに
   おいて，前記中間メモリバッファ手段は、前記第１およ
   び第２の制御信号と前記参照信号を受けて，前記制御お
   よび参照信号に基づいて一連の論理信号を発生するため
   の論理手段と、複数の記憶用のレジスタをもち，前記外
   部処理手段からのアドレスとデータ信号を受信して記憶
   するために前記論理信号に応答するバッファメモリであ
   り、前記バッファメモリは前記論理信号に応答して引き
   続くタイミングで前記蓄積されたアドレスとデータ信号
   を出力するバッファメモリと、前記バッファメモリから
   の第１のアドレスとデータ線および前記外部処理手段か
   らのアドレスとデータ線との第２のセットに接続されて
   おり，前記第１または第２のアドレスまたはデータ線の
   内の１つを前記論理信号に応答して，前記メモリのアド
   レスとデータ線に接続する手段とをもつ中間バッファを
   もつビデオ表示用メモリシステム。
6. 【請求項６】　　請求項５記載のコンピュータビデオメ
   モリシステムにおいて，前記選択的に接続する手段はマ
   ルチプレクサである中間バッファをもつビデオ表示用メ
   モリシステム。
7. 【請求項７】　　請求項５記載のコンピュータビデオメ
   モリシステムにおいて，前記バッファメモリは前記バッ
   ファメモリの中のバッファレジスタの状態を示すのに適
   したバッファステイタス信号を出力するものである中間
   バッファをもつビデオ表示用メモリシステム。
8. 【請求項８】　　請求項７記載のシステムにおいて，前
   記論理手段は前記バッファ信号を受けて，一連の制御信
   号を発生するのに適しており，前記一連の信号は前記バ
   ッファメモリが前記蓄積されたデータをファーストイン
   ファーストアウトのモードで出力するのに適している中
   間バッファをもつビデオ表示用メモリシステム。
9. 【請求項９】　　メモリ手段と前記外部処理手段からの
   複数の信号を受け入れるメモリ手段を含むビデオメモリ
   の内容の表示方法であって、前記外部処理ユニットから
   のアドレス信号，データ信号および選択された制御信号
   を待ち受けるステップと、前記制御信号から，要求され
   る操作が書き込み操作であるかどうかを決定するステッ
   プと、要求される操作が書き込み操作であった場合に，
   前記アドレスとデータ信号をバッファレジスタに書き込
   むステップと、前記メモリ手段が前記アドレスとデータ
   信号を受け入れるためにアクセスできるときに前記蓄積
   されたアドレス信号によって指示されたアドレスに前記
   蓄積されたデータを書き込むステップと、表示制御手段
   によって，前記メモリがアクセスされるときに，前記メ
   モリ手段に蓄積されたビデオ処理手段に転送するステッ
   プと、前記ビデオ処理手段から前記外部処理手段に転送
   されたデータを表示のために出力するステップとを含む
   ビデオ用メモリシステムの内容の表示方法。
10. 【請求項１０】　　請求項９記載の方法であって、前記
    制御信号が読み操作を要求されているものかを判断する
    ステップと、前記要求されている操作が読み込み操作で
    ある場合に前記メモリ手段に前記アドレス信号を転送す
    るステップとをさらに含むビデオ用メモリシステムの内
    容の表示方法。
11. 【請求項１１】　　請求項９記載の方法であって、前記
    書き込みと転送のステップはタイムスロット参照信号に
    応答して実行されるものであり、前記参照信号は前記メ
    モリに書き込みのために割当られたタイムスロットと、
    前記メモリ手段からデータを転送するために割当られた
    タイムスロットを指示するものであるビデオ用メモリシ
    ステムの内容の表示方法。
12. 【請求項１２】　　請求項１１記載の方法において、前
    記書き込み操作は前記蓄積操作の直後に引き続く前記メ
    モリ手段内に書き込むために割当られたタイムスロット
    の間に前記書き込み操作が行われるものであるビデオ用
    メモリシステムの内容の表示方法。
13. 【請求項１３】　　請求項１２記載の方法において、前
    記書き込み操作は前記蓄積操作の直後に引き続く前記メ
    モリ手段内に書き込むために割当られたタイムスロット
    の間に前記書き込み操作が行われるものであるビデオ用
    メモリシステムの内容の表示方法。
14. 【請求項１４】　　ビデオメモリの内容を更新するため
    の方法であって、前記方法はビデオメモリ手段において
    ，外部処理手段とメモリ手段間のアクセス時間を短くす
    るための方法であって、前記外部処理手段からのアドレ
    ス信号，データ信号，および選択された制御信号を待ち
    受けるステップと、前記制御信号が希望する操作が書き
    込み操作であるかどうかを決定するステップと、前記要
    求された操作が書き込み操作である場合にバッファレジ
    スタの中に前記アドレスとデータ信号を書き込むステッ
    プと、前記メモリ手段が前記アドレスとデータ信号を受
    け取ることができるときに，前記蓄積された信号を書き
    込むステップとを含むビデオメモリの内容を更新するた
    めの方法。