JPH07306946A - トランザクション合成による並行読み取り処理 - Google Patents

Abstract

(57)【要約】 【目的】 ク゛ラフィック装置コントローラとフ゜ロセッサ間の並行読み取
り処理を提供する。 【構成】 CPUと装置コントローラ間のテ゛ータ転送を行う場合、コン
トローラ内のCPUインタフェイスが、読み取りアクセス指令を前記インタフェイス
に接続されたフレーム・ハ゛ッファ(メモリ)・コントローラに転送する方法を
変更することにより、並行テ゛ータ転送を達成するコントローラが
開示される。このインタフェイスは、CPUから第１の読み取り指
令を受信した後、フレーム・ハ゛ッファ・コントローラに読み取り指令の連
続ストリームを提供する。フレーム・ハ゛ッファ・コントローラに送信された追
加指令によりフレーム・ハ゛ッファ・コントローラが連続的にテ゛ータを読み
取り、そのテ゛ータをインタフェイスに送信し、そのインタフェイスは前記テ゛
ータをCPUからの次の読み取り指令に備えて記憶する。こ
のCPUインタフェイスが、CPUから第２、及び後続の読み取り要求
を受信すると、CPUインタフェイス内のFIFOの出力における現在
のハ゛イト、又はワート゛が、即座にCPUに返送され、メモリ・コントローラに
対して明示的に読み取りアクセス指令を転送する必要も、結
果得られるテ゛ータを待つ必要もない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・システ
ムに関するものであり、より詳しくは、こうしたコンピ
ュータ・システムにおける周辺装置コントローラに関す
るものである。とりわけ、本発明は、グラフィック装置
コントローラにおけるホスト・コンピュータ・インタフ
ェイスとフレーム・バッファ・コントローラの間の並行
読み取り処理を実現するための装置、及び方法に関する
ものである。

【０００２】

【従来の技術】コンピュータ・システムにおけるグラフ
ィック・コントローラが高性能であることは、システム
の高い対話性を実現する上で重要である。メモリからの
読み取りが行われる時のアクセス時間を低減させるた
め、プロセッサ(CPU)とメモリ・バンク間の回路に、並
行処理設計が組み込まれる場合が多い。通常、この並行
処理は、メモリの制御を担う１つ、又は複数の回路だけ
で実施され、CPUをメモリにインタフェイスする回路で
は実施されない。

【０００３】メモリのタイプによっては、アクセス時に
間接アドレス指定が使われうる。間接アドレス指定は、
実際に、メモリをアドレス指定するために用いられる、
間接アドレス・レジスタを含む場合が多い。間接アドレ
ス指定を利用するには、まず、CPUが間接アドレス・レ
ジスタ内にメモリ・アドレスを記憶する。次にCPUは、
メモリ・アドレスを含まない間接読み取り、又は書き込
み指令を発行する。メモリ・コントローラは、間接読み
取り、又は書き込み指令を受信すると、間接アドレス・
レジスタ内に記憶されているアドレスのメモリ位置から
データを送り返すか、又は前記メモリ位置にデータを記
憶し、その後、次の間接読み取り、又は書き込みに備え
て、間接アドレス・レジスタをインクリメント、又はデ
クリメントする。間接アドレス・レジスタは、一定値、
即ち一般には、間接読み取り、又は書き込み時に読み取
られた、又は書き込まれたバイト数だけ、インクリメン
ト、又はデクリメントされる。

【０００４】メモリ・コントローラは、メモリから幾つ
かのバイトを事前読み出しするように設計されている場
合もあり、この場合、前記バイトのアドレスは、間接読
み取りアドレス・レジスタを利用して現在読み取られて
いるバイトに隣接している。コントローラの、この「先
読み」動作は、メモリの読み取りサイクル時間と、メモ
リ・コントローラがインタフェイスにデータを送るのに
必要とする時間を重複させる。

【０００５】しかし、一般的なグラフィック装置コント
ローラでは、グラフィック装置コントローラ内に含まれ
ている、CPUインタフェイス・コントローラとフレーム
・バッファ（メモリ）・コントローラを接続する、追加
のフレーム・バッファ・データ・バスが設けられてい
る。フレーム・バッファ・コントローラにおける先読み
は、このフレーム・バッファ・データ・バス以上に性能
を改良できない。

【０００６】従って、当該技術において、グラフィック
装置コントローラにおける並行読み取り処理を実現する
方法、又は装置の改良が必要とされているのは明らかで
ある。更に、グラフィック装置コントローラにおけるフ
レーム・バッファ・コントローラとCPUインタフェイス
・コントローラのフレーム・バッファ・データ・バスよ
りも性能を向上させる、こうした方法、又は装置も必要
とされている。本発明は、当該技術におけるこれらの、
及びその他の要求を満たすものである。

【０００７】

【発明が解決しようとする課題】本発明の課題は、グラ
フィック装置コントローラとプロセッサ間の並行読み取
り処理を提供することにある。

【０００８】本発明のもう１つの課題は、こうしたグラ
フィック装置コントローラにおけるフレーム・バッファ
・コントローラに対する追加の読み取り指令を合成し
て、フレーム・バッファ・コントローラに、フレーム・
バッファからの追加のデータを読み取らせることによっ
て、こうした並行処理を実現することにある。

【０００９】本発明のもう１つの課題は、非読み取り指
令を受信すると、読み取り指令の合成を停止することに
ある。

【００１０】本発明のもう１つの課題は、プロセッサに
よって、全ての先読みデータが用いられるわけではない
場合、必要に応じて、フレーム・バッファ・コントロー
ラ内のアドレスをリセットすることにある。

【００１１】

【課題を解決するための手段】本発明の以上の、及びそ
の他の課題は、グラフィック・コントローラ内のCPUイ
ンタフェイスが、フレーム・バッファ・データ・バスに
よってCPUインタフェイスに接続されたフレーム・バッ
ファ（メモリ）・コントローラに、読み取りアクセス指
令を転送する方法を修正することによって、改良された
並行処理を達成する方法、及び装置において実現され
る。通常、このインタフェイスは、メモリ・コントロー
ラに対して、CPUによって要求された読み取りデータの
各バイト、又は各ワード毎に１つの読み取り指令を転送
する。このデータが、メモリ・コントローラから、前記
インタフェイスによって受信されると、このデータはCP
Uに送られ、現在の読み取りアクセス指令が廃棄され
る。CPUによって読み取りトランザクションが起動され
た結果、メモリ・コントローラに、それ以上の指令が転
送されることはない。

【００１２】本発明の方法、及び装置は、CPUから第１
の読み取り指令を受信した後に、メモリ・コントローラ
に対して連続した読み取り指令のソースを供給すること
によって、CPUインタフェイスとメモリ・コントローラ
間の指令構造に修正を加える。これは、読み取り指令を
合成して、フレーム・バッファ・コントローラに送るこ
とによって実施される。この指令は、新しい読み取り指
令を生成するか、又はメモリ・コントローラに与えられ
た第１の読み取り指令を廃棄するのではなく、保存する
ことによって合成される。メモリ・コントローラに送ら
れた追加の指令によって、メモリ・コントローラが、連
続的なデータの読み出し、そのデータのインタフェイス
への送信を効果的に行い、このインタフェイスは、CPU
からの次の読み取り指令に備えて、そのデータを記憶す
る。このCPUインタフェイスが、CPUから第２、及び後続
の読み取り要求を受信すると、CPUインタフェイス内のF
IFOの出力における現在のバイト、又はワードが、即座
にCPUに返送され、メモリ・コントローラに対して明示
的に読み取りアクセス指令を転送する必要も、結果得ら
れるデータを待つ必要もない。

【００１３】これは、CPUが読み取り指令合成操作を開
始させたタイプの読み取り指令ではないトランザクショ
ンを、メモリ・コントローラに対して発行するまで継続
される。この新しいトランザクションを受信すると、FI
FOのデータが不要になるので、インタフェイスは、FIFO
の内容を廃棄する。インタフェイスに先読みを実施させ
た読み取り指令が、間接読み取り指令である場合、イン
タフェイスは、メモリ・コントローラに通知して、メモ
リ・コントローラに、CPUが用いた実際のデータ量を反
映するように、間接読み取りアドレスのリセットを実施
させる。

【００１４】本発明の以上の、及びその他の課題、特
徴、及び利点は、添付の図と共に示された、以下のより
詳細な説明を読むことによって、より理解されるであろ
う。

【００１５】

【実施例】以下の説明は、現時点で最良と考えられる本
発明の実施態様に関するものである。この説明は、制限
を意味するものではなく、単に、本発明の一般原理を説
明するためのものにすぎない。本発明の範囲は、特許請
求の範囲に基づいて判断されるべきである。

【００１６】図１は、本発明を含むコンピュータ・シス
テムのブロック図を示している。ここで図１を参照する
と、コンピュータ・システム100は、システム・バス104
を介して、コンピュータ・システム100の他の構成装置
と通信を行う処理要素102を含んでいる。キーボード106
は、コンピュータ・システム100に対するテキスト入力
を可能にし、マウス110は、コンピュータ・システム100
に対してグラフィカルに位置を指定するための入力を可
能にする。グラフィック・ディスプレイ108は、コンピ
ュータ・システム100のユーザに示されるグラフィッ
ク、及びテキスト出力を提供するものであり、本発明を
含んでいる。ディスク112は、コンピュータ・システム1
00のオペレーティング・システム、及び他のユーザ・デ
ータを記憶する。メモリ116は、オペレーティング・シ
ステム118、及びアプリケーション・プログラム120を含
んでいる。

【００１７】図２は、図１のグラフィック・ディスプレ
イ108のブロック図を示している。ここで、図２を参照
すると、システム・バス104はグラフィック・ディスプ
レイ108の機能を実施するのに必要な制御論理回路を提
供するグラフィック・コントローラ202に接続されてい
る。グラフィックCRT 206に表示されることになる、シ
ステム・バス104からのデータは、フレーム・バッファ2
04内に記憶される。本発明は、グラフィック・コントロ
ーラ202の一部である。

【００１８】図３は、本発明を含むグラフィック・コン
トローラ202の部分に関する詳細なブロック図を示して
いる。ここで、図３を参照すると、インタフェイス・コ
ントローラ302は、指令FIFO 304、及び読み取りFIFO 30
6を制御するための制御論理回路を提供する。図４、及
び５に関連する後述の制御信号が、制御バス312、及び3
14に含まれている。CPUからの指令は、システム・バス1
04を介して指令FIFO304に到達する。インタフェイス・
コントローラ302は、間接読み取り指令を認識すると、
本発明の機能を実施する。しかし、当該技術の熟練者に
は明らかなように、本発明は、任意のタイプ、又はあら
ゆるタイプのデータ転送指令で機能する。

【００１９】インタフェイス・コントローラ302は、間
接読み取り指令が指令FIFO 304に丁度入るのを認識する
と、まず、他の全ての指令が処理されて指令FIFO 304を
通過するまで待機し、次に、インタフェイス・コントロ
ーラ302内に含まれていて、間接読み取り指令が指令FIF
O 304に入った後で、その指令が指令FIFO 304に残るよ
うにする、間接読み取りフラグ(IND_FLAG)をセットす
る。間接読み取り指令を指令FIFO 304に残したまま、フ
レーム・バッファ・コントローラ308が、間接アドレス
・レジスタ310によってアドレス指定されたメモリ位置
から情報を読み取り、次の読み取り指令を予想して間接
アドレス・レジスタ310をインクリメント、又はデクリ
メントし、読み取りFIFO 306が満杯になるまで、バス31
8を介して、読み取りFIFO 306に情報を送り返す指令
を、バス316を介して、フレーム・バッファ・コントロ
ーラ308に対して連続的に送信する。従って、インタフ
ェイス・コントローラ302は、最後の間接読み取り指令
を指令FIFO 304に保存することによって、間接読み取り
指令を合成する。この指令の合成は、フレーム・バッフ
ァ・コントローラに、データを読み取らせ、そのデータ
をフレーム・バッファ・バス208を介し、更にバス318を
介して、読み取りFIFO 306に転送させる。システム・バ
ス104を経由して次の間接読み取り指令が到達すると、
データは、読み取りFIFO 306において、すぐに使用可能
となり、即座にプロセッサに送り返される。

【００２０】当該技術の熟練者には明らかなように、イ
ンタフェイス・コントローラ302は、読み取り指令を、
バス314を経由して、指令FIFO 304に直接記憶すること
によって、指令を合成することも可能であり、この場
合、使用されるアドレスは、間接アドレス・レジスタ31
0から得られたものではなく、インタフェイス・コント
ローラ302によって合成されたものであってもよい。従
って、フレーム・バッファ・コントローラが、間接アド
レス・レジスタを備えていない場合には、インタフェイ
ス・コントローラ302が、間接アドレス・レジスタを含
むことも可能である。間接読み取り指令ではない指令
が、システム・バス104を経由して到達すると、即ち、
フレーム・バッファに対する幾つかの他の形態による通
常アクセスが発生した場合、インタフェイス・コントロ
ーラ302は合成プロセスを停止し、指令FIFO 304からの
最後の間接読み取り指令を解放する。データが読み取り
FIFOに残っている場合、又はフレーム・バッファ・コン
トローラ308が「先読み」データを有している場合、通
常のアクセス指令を受信すると、インタフェイス・コン
トローラ302は、読み取りFIFO、及び先読みデータを空
にし、バス314を経由し、指令FIFOを通ってフレーム・
バッファ・コントローラに指令を送り、フレーム・バッ
ファ・コントローラが、読み取りFIFO 306から廃棄され
たデータに関する読み取りが実施されなかった場合に、
間接アドレス・レジスタ310が有するべき値になるよ
う、間接アドレス・レジスタ310を更新する。例えば、
通常アクセスの指令を受信した時に、３ワードの情報が
読み取りFIFO 306に残っているとすると、インタフェイ
ス・コントローラ302は、フレーム・バッファ204から余
分な３ワードが読み取られていなければ、含まれていた
であろうアドレスを、間接アドレス・レジスタが含むよ
うに、フレーム・バッファ・コントローラ308に指令を
与えて、３カウントだけ、間接アドレス・レジスタをデ
クリメントする。

【００２１】図４、及び図５は、本発明を実施するイン
タフェイス・コントローラ302における制御論理回路の
部分に関する状態図である。ここで、図４、及び図５を
参照すると、インタフェイス・コントローラは、通常、
読み取り指令を受信するまで、領域402によって識別さ
れる機能、即ち、書き込み関連機能のような他の状態マ
シン機能を実施する。実際に実施する場合、インタフェ
イス・コントローラ内において、全ての指令は、共通の
アイドル状態で受信される。読み取り、及び間接読み取
り以外の指令は、他の状態マシン機能402によって実施
される。

【００２２】システム・バス104上で、読み取り指令が
受信されると、制御は、アイドル状態404に移行する。
この状態マシンは、他の状態マシン機能を実施している
ため、現時点では、IND_FLAGはセットされていない。IN
D_FLAGは、間接読み取りが進行中であることを示してお
り、ここでは他の状態マシン機能を実施しているため、
間接読み取りの進行中ではなく、従ってこのフラグはセ
ットされない。

【００２３】読み取り指令が通常の読み取り指令の場
合、即ち、間接読み取り指令ではない場合、IND_FLAGは
セットされないので、制御は、アイドル状態404から読
み取り指令ロード状態406に移行する。この状態では、
読み取り指令が、システム・バス104から指令FIFO 304
（図３）にロードされ、その後、指令FIFO 304からフレ
ーム・バッファ・コントローラ308に送られる。次に、
制御は、自動的に、読み取りFIFO(RFIFO)待機状態412に
移行し、フレーム・バッファ・コントローラが読み取り
指令を処理し、フレーム・バッファ204からデータを読
み取り、読み取りFIFO 306にデータを送るまで、待機す
る。データが読み取りFIFO 306に転送されると、RFIFO_
DATA_AVL信号が活動化し、読み取りFIFO待機状態412か
ら読み取りFIFOアンロード状態414への移行が行われ
る。読み取りFIFOアンロード状態414では、読み取りFIF
Oデータがアンロードされ、そのデータがシステム・バ
ス104を経由してCPUに転送され、その後、状態はアイド
ル状態404に戻る。こうして、通常の読み取り指令が、
フレーム・バッファから、１単位の情報、一般的には１
ワードの情報を検索し、この１単位の情報を、システム
・バス104を経由してCPUに送る。通常の読み取り指令の
場合、追加的な読み取りは発生しない。

【００２４】受信した読み取り指令が、間接読み取り指
令(IND_READ)であって、IND_FLAGがセットされていない
場合、アイドル状態404は指令FIFOを検査し、指令FIFO
が空かどうか判定する。指令FIFOが空でなければ、アイ
ドル状態404は、指令FIFO(CFIFO)待機状態408に移行
し、指令FIFOが完全に空になるまで、状態408にとどま
る。指令FIFOが、完全に空になると、状態408は、間接
読み取りロード状態410に移行し、IND_FLAGがセットさ
れて、読み取り指令が、システム・バス104から指令FIF
Oにロードされる。

【００２５】読み取り指令を受信した時に、指令FIFOが
既に空である場合、アイドル状態404は、直接、間接読
み取りロード状態410に移行して、IND_FLAGがセットさ
れ、この状態に移行する間に、読み取り指令が指令FIFO
にロードされる。間接読み取りロード状態410は、RFIFO
_DATA_AVL信号を検査して、読み取りデータが、既に読
み取りFIFO 306内に存在するかどうかを判定する。読み
取りデータが存在しなければ、RFIFO_DATA_AVL信号は、
偽になり、状態410は読み取りFIFO待機状態412に移行
し、フレーム・バッファ・コントローラ308によって、
データが読み取りFIFOに転送されるまで、待機する。読
み取りFIFOにおいて、データが既に使用可能であれば、
状態410は読み取りFIFOアンロード状態414に移行し、デ
ータが読み取りFIFOからアンロードされ、システム・バ
ス104を経由してCPUに転送され、その後、状態414はア
イドル状態404に戻る。

【００２６】受信した指令が間接読み取り指令であっ
て、間接フラグが既にセットされているが、RFIFO_DATA
_AVL信号がセットされていない、即ち、データが読み取
りFIFO306にまだ存在していないことを表している場
合、アイドル状態404は読み取りFIFO待機状態412に移行
して、読み取りFIFOにおいてデータが使用可能になるま
で待機し、使用可能になると、制御は、読み取りFIFOア
ンロード状態414に移行し、データを読み取りFIFOから
アンロードし、システム・バス104を経由してCPUに送
る。

【００２７】受信した指令が、間接読み取り指令であっ
て、間接フラグが既にセットされており、RFIFO_DATA_A
VL信号がセットされている、即ち、読み取りFIFO 306
に、既にデータが存在していることが示されている場
合、アイドル状態404はすぐに読み取りFIFOアンロード
状態414に移行し、データを読み取りFIFOからアンロー
ドし、システム・バス104を経由してCPUに送る。従っ
て、フレーム・バッファから転送されたデータを待つこ
となく、読み取りFIFOからすぐにデータを供給し、その
一方で、フレーム・バッファ・コントローラが、並行し
て、フレーム・バッファから隣接データを読み取り、読
み取りFIFOにそのデータを位置付けることによって、並
列読み取り処理が提供される。

【００２８】これは、間接読み取り指令以外の指令が、
指令FIFOで受信され、アイドル状態404によって識別さ
れるまで継続される。指令が通常の書き込み指令であっ
て、IND_FLAGがセットされていなければ、アイドル状態
404は他の状態マシン機能402に戻り、そこで書き込み指
令が処理される。間接フラグがセットされていないの
で、間接読み取りは、事前処理がされておらず、読み取
りFIFO 306にデータは残っていない。

【００２９】アイドル状態404が、通常のアクセス指
令、即ち、通常書き込み、又は通常読み取りを検出し、
IND_FLAGがセットされている、即ち、間接読み取り指令
が処理中であることを表している場合、アイドル状態40
4は、IND_FLAGをリセットし、フレーム・バッファ・コ
ントローラによって指令FIFOの読み取り指令が削除でき
るようになり、そこで状態404は、図５に示す読み取りF
IFOフラッシュ状態502に移行する。これが発生する場
合、先行する間接読み取り指令によって、データは、フ
レーム・バッファ204から読み取りFIFO 306に転送され
るが、CPUは、データが読み取りFIFO 306から転送され
てCPUに戻らないことを表す、幾つかの他の指令を発行
している。従って、図５の状態マシンの部分は、読み取
りFIFO 306からの読み取りデータを削除して、フレーム
・バッファ・コントローラ308内に位置する間接アドレ
ス・レジスタをリセットしなければならない。

【００３０】読み取りFIFOフラッシュ状態502は、RFIFO
_DATA_AVL信号を検査し、それがセットされた状態のま
まである限り、読み取りFIFO 306内に残ったデータ単位
数がどれだけになるかを示すためにカウンタをインクリ
メントする、INC_FLUSH_CTR信号をセットし、又読み取
りFIFO 306から１単位のデータがフラッシュされる、UN
LOAD_RFIFO信号もセットする。読み取りFIFO 306が空に
なると、状態502は状態504に移行し、メモリがアイドル
状態になるのを待つ。

【００３１】読み取りFIFOフラッシュ状態502は読み取
りFIFOを空にするが、フレーム・バッファ・コントロー
ラ308は、先読み中の可能性もあり、あるいは、指令FIF
Oからアンロードされたばかりの読み取り指令の処理中
である可能性もあり、従って、追加データを読み取りFI
FO 306に位置付ける可能性がある。状態504は、MEM_BUS
Y信号が真である、即ち、フレーム・バッファ・コント
ローラがフレーム・バッファからデータを読み取ってい
るためビジー状態であることを表している限り、何も行
わない。フレーム・バッファ・コントローラがもはやビ
ジー状態でなくなると、メモリ・アイドル待機状態504
は、RFIFO_DATA_AVL信号の検査を行い、それがセットさ
れている、即ち、読み取りFIFOに追加データが残ってい
る場合、フラッシュ・カウンタをインクリメントし、状
態502によって行われたのと同様の方法で、UNLOAD_FIFO
信号をセットする。これは、読み取りFIFO 306が再び空
になるまで、継続される。上述のような方法で、読み取
りFIFOフラッシュ状態502、及びメモリ・アイドル待機
状態504は、読み取りFIFO 306からの元のデータを完全
に空にし、フレーム・バッファ・コントローラ308の先
読み機能によって、読み取りFIFO 306内に位置付けられ
たデータも空にする。従って、ステップ504が完了する
と、読み取りデータは、システムのどこにも残されてい
ない。従って、メモリがもはやビジー状態でなくなり、
RFIFO_DATA_AVL信号が偽になると、状態504は間接アド
レス・リストア状態506に移行する。間接アドレス・リ
ストア状態506は、INC_FLUSH_CTRに従ってインクリメン
トされたカウンタの内容を、指令FIFOを介してフレーム
・バッファ・コントローラに送信し、フレーム・バッフ
ァ・コントローラに、そのカウント量だけ、間接アドレ
ス・レジスタの内容を調整させる。間接アドレス・リス
トア状態506は、次に、受信した指令を検査し、それが
通常の読み取り指令であれば、状態506は、図４の読み
取り指令ロード状態406に戻り、処理を継続する。受信
した指令が、書き込み指令であれば、状態506は、図４
に示す他の状態マシン機能402に戻る。

【００３２】本発明の、現時点において好適な実施例に
関する説明を行ってきたが、ここで明らかなように、本
発明の課題は、完全に達成されており、当該技術の熟練
者には分かるように、本発明の意図、及び範囲から逸脱
することなく、構造、及び回路に関する多くの変更、及
び本発明の広範な異なる実施例、及び応用例が考えられ
る。本発明の開示、及び説明は例示を意図したものであ
って、本発明を制限するものではなく、本発明の範囲
は、特許請求の範囲で定義されることが好ましい。

【００３３】以下に本発明の実施態様を列挙する。

【００３４】１． 処理装置とデータ記憶装置の間のイ
ンタフェイスを行うためのインタフェイス・コントロー
ラであって、前記インタフェイス・コントローラが、前
記データ記憶装置と前記処理装置の間でデータが転送さ
れる時に、前記データを記憶するためのバッファ、前記
処理装置から読み取り指令を受信するための手段、前記
読み取り指令を読み取り指令の第１タイプとして識別
し、前記読み取り指令が読み取り指令の前記第１タイプ
として識別された場合、間接フラグをセットする手段、
前記間接フラグがセットされている場合、前記第１タイ
プの読み取り指令を合成し、前記データ記憶装置に合成
された前記読み取り指令を送信する手段であって、合成
された前記読み取り指令によって、前記データ転送装置
から前記バッファにデータが転送され、更に、追加読み
取り指令が合成され、前記データ記憶装置から前記バッ
ファへのデータ転送速度以上の速度で、前記データ記憶
装置に送信される前記手段、前記第１タイプの読み取り
指令を受信する毎に、前記バッファから前記処理装置に
データを転送する手段、及び読み取り指令の前記第１タ
イプではない指令を受信すると、前記合成を停止する手
段を含むインタフェイス・コントローラ。

【００３５】２． 読み取り指令の前記第１タイプでは
ないデータ転送指令の受信時に、前記データが前記バッ
ファ内に残っている場合、前記データ記憶装置に対して
アドレス・リセット指令を送信する手段を更に含むこと
を特徴とする、項番１に記載のインタフェイス・コント
ローラ。

【００３６】３． 読み取り指令の前記第１タイプでは
ないデータ転送指令の受信時に、前記バッファ内に残っ
ている幾つかの前記データ要素のカウントを判定する手
段、及び前記アドレス・リセット指令と共に、前記カウ
ントを前記データ記憶装置に送信する手段であって、前
記データ記憶装置が、前記カウントに等しい量だけ、デ
ータ・アドレスをリセットする前記手段を更に含むこと
を特徴とする、項番２に記載のインタフェイス・コント
ローラ。

【００３７】４． 読み取り指令を合成するための前記
手段が、前記処理装置から受信する前記読み取り指令を
保存指令として保存する手段、及び前記保存指令を合成
された前記読み取り指令として前記データ記憶装置に送
信する手段を更に含むことを特徴とする、項番１に記載
のインタフェイス・コントローラ。

【００３８】５． 処理装置からデータを受信し、前記
データを表示するグラフィック・コントローラであっ
て、前記グラフィック・コントローラが、前記処理装置
から指令を受信するように接続されたインタフェイス・
コントローラ、フレーム・バッファ・メモリに対するア
クセスを制御するフレーム・バッファ・コントローラで
あって、フレーム・バッファ・データ・バスを経由し
て、前記インタフェイス・コントローラに接続されてい
る前記フレーム・バッファ・コントローラ、前記フレー
ム・バッファ・コントローラと前記処理装置の間で前記
データを転送する時に、データを記憶する、前記インタ
フェイス・コントローラに含まれている、読み取りバッ
ファ、前記処理装置から読み取り指令を受信する前記イ
ンタフェイス・コントローラ内の指令バッファ、前記読
み取り指令を読み取り指令の第１タイプとして識別し、
前記読み取り指令が読み取り指令の前記第１タイプとし
て識別された時に、間接フラグをセットする、前記イン
タフェイス・コントローラ内の第１指令論理回路、前記
第１タイプの読み取り指令を合成し、前記間接フラグが
セットされている時に、合成された前記読み取り指令を
前記フレーム・バッファ・コントローラに送信する、前
記インタフェイス・コントローラ内の合成論理回路であ
って、合成された前記読み取り指令によって、前記フレ
ーム・バッファ・データ・バスを経由して、前記データ
転送装置が前記バッファにデータを転送し、更に、追加
読み取り指令が合成され、前記フレーム・バッファ・コ
ントローラから前記バッファへのデータ転送速度以上の
速度で、前記フレーム・バッファ・コントローラに送信
する、前記合成論理回路、前記第１タイプの読み取り指
令を受信する毎に、前記バッファから前記処理装置にデ
ータを転送する、前記インタフェイス・コントローラ内
のアンロード論理回路、及び読み取り指令の前記第１タ
イプではない指令を受信すると、前記合成を停止する、
前記インタフェイス・コントローラ内の第２指令論理回
路を含む、前記グラフィック・コントローラ。

【００３９】６． 単一状態マシンが、前記第１指令論
理回路、前記合成論理回路、前記アンロード論理回路、
及び前記第２指令論理回路を含むことを特徴とする、項
番５に記載のグラフィック・コントローラ。

【００４０】７． 読み取り指令の前記第１タイプでは
ない前記読み取り指令の受信時に、データが前記バッフ
ァに残っている場合、前記フレーム・バッファ・コント
ローラにアドレス・リセット指令を送信する、前記イン
タフェイス・コントローラ内のフラッシュ論理回路を更
に含むことを特徴とする、項番５に記載のグラフィック
・コントローラ。

【００４１】８． 前記フラッシュ論理回路が、読み取
り指令の前記第１タイプではない前記読み取り指令の受
信時に、バッファに残っている幾つかのデータ要素のカ
ウントを判定し、前記アドレス・リセット指令と共に、
前記カウントを前記フレーム・バッファ・コントローラ
に送信するカウント論理回路を更に含み、前記フレーム
・バッファ・コントローラが、前記カウントに等しい量
だけ、データ・アドレスをリセットすることを特徴とす
る、項番７に記載のグラフィック・コントローラ。

【００４２】９． 前記合成論理回路が、前記処理装置
から受信する前記読み取り指令を保存指令として保存
し、前記保存指令を合成された前記読み取り指令として
前記フレーム・バッファ・コントローラに送信する、前
記インタフェイス・コントローラ内の保存論理回路を更
に含むことを特徴とする、項番５に記載のグラフィック
・コントローラ。

【００４３】10． 処理装置とデータ記憶装置の間のイ
ンタフェイスを行うための方法であって、前記方法が、
(a)前記処理装置から読み取り指令を受信するステッ
プ、(b)前記読み取り指令を、読み取り指令の第１タイ
プとして識別し、前記読み取り指令が読み取り指令の前
記第１タイプとして識別された時に、間接フラグをセッ
トするステップ、(c)前記間接フラグがセットされてい
る場合に、前記第１タイプの読み取り指令を合成し、合
成された前記読み取り指令を前記データ記憶装置に送信
するステップであって、合成された前記読み取り指令に
よって、前記データ転送装置がバッファにデータを転送
し、更に、追加読み取り指令が合成され、前記データ記
憶装置から前記バッファへのデータ転送速度以上の速度
で、前記データ記憶装置に送信する前記ステップ、(d)
前記第１タイプの読み取り指令を受信する毎に、前記バ
ッファから前記処理装置にデータを転送するステップ、
及び(e)読み取り指令の前記第１タイプではないデータ
転送指令を受信すると、前記合成を停止するステップを
含むことを特徴とする前記方法。

【００４４】11． ステップ(e)が、(e1)読み取り指令
の前記第１タイプではない前記読み取り指令の受信時
に、データが前記バッファに残っている場合、前記デー
タ記憶装置にアドレス・リセット指令を送信するステッ
プを更に含むことを特徴とする、項番10に記載の方法。

【００４５】12． ステップ(e)が、(e1a)読み取り指令
の前記第１タイプではない前記読み取り指令の受信時
に、前記バッファに残っている幾つかのデータ要素のカ
ウントを判定するステップ、及び(e1b)前記アドレス・
リセット指令と共に、前記カウントを前記データ記憶装
置に送信するステップであって、前記データ記憶装置
が、前記カウントに等しい量だけ、データ・アドレスを
リセットするステップを更に含むことを特徴とする、項
番11に記載の方法。

【００４６】13． ステップ(c)が、(c1)前記処理装置
から受信する前記読み取り指令を保存指令として保存す
るステップ、及び(c2)前記保存指令を合成された前記デ
ータ転送指令として前記データ記憶装置に送るステップ
を更に含むことを特徴とする、項番10に記載の方法。

【００４７】

【発明の効果】本発明によって、グラフィック装置コン
トローラにおけるフレーム・バッファ・コントローラと
CPUインタフェイス・コントローラのフレーム・バッフ
ァ・データ・バスよりも性能を向上させる、並行読み取
り処理を実現する方法、及び装置が提供される。

【図面の簡単な説明】

【図１】本発明を組み込んだコンピュータ・システムの
ブロック図である。

【図２】本発明を含むグラフィック・ディスプレイのブ
ロック図である。

【図３】本発明を含む図２のグラフィック・コントロー
ラ装置の部分に関する詳細ブロック図である。

【図４】本発明を実施する図２のグラフィック・コント
ローラ装置における制御論理回路の部分に関する状態図
である。

【図５】本発明を実施する図２のグラフィック・コント
ローラ装置における制御論理回路の部分に関する状態図
である。

【符号の説明】

100 コンピュータ・システム 104 システム・バス 108 グラフィック・ディスプレイ 114 通信インタフェイス 116 メモリ 202 グラフィックス・コントローラ 204 フレーム・バッファ 206 グラフィックCRT 302 インタフェイス・コントローラ 304 指令FIFO 306 読み取りFIFO 308 フレーム・バッファ・コントローラ 310 間接アドレス・レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】処理装置とデータ記憶装置の間のインタフ
   ェイスを行うためのインタフェイス・コントローラであ
   って、前記インタフェイス・コントローラが、 前記データ記憶装置と前記処理装置の間でデータが転送
   される時に、前記データを記憶するためのバッファ、 前記処理装置から読み取り指令を受信するための手段、 前記読み取り指令を読み取り指令の第１タイプとして識
   別し、前記読み取り指令が読み取り指令の前記第１タイ
   プとして識別された場合、間接フラグをセットする手
   段、 前記間接フラグがセットされている場合、前記第１タイ
   プの読み取り指令を合成し、前記データ記憶装置に合成
   された前記読み取り指令を送信する手段であって、合成
   された前記読み取り指令によって、前記データ転送装置
   から前記バッファにデータが転送され、更に、追加読み
   取り指令が合成され、前記データ記憶装置から前記バッ
   ファへのデータ転送速度以上の速度で、前記データ記憶
   装置に送信される前記手段、 前記第１タイプの読み取り指令を受信する毎に、前記バ
   ッファから前記処理装置にデータを転送する手段、及び
   読み取り指令の前記第１タイプではない指令を受信する
   と、前記合成を停止する手段を含むインタフェイス・コ
   ントローラ。