JPS62206657A - プロセツサ間デ−タ転送方式 - Google Patents
プロセツサ間デ−タ転送方式Info
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- JPS62206657A JPS62206657A JP4997486A JP4997486A JPS62206657A JP S62206657 A JPS62206657 A JP S62206657A JP 4997486 A JP4997486 A JP 4997486A JP 4997486 A JP4997486 A JP 4997486A JP S62206657 A JPS62206657 A JP S62206657A
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- 238000000034 method Methods 0.000 claims description 19
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 6
- 102100036065 Protein pitchfork Human genes 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサ間データ転送方式に係り、特に非同
期でブロックデータを効率よく交換するのに好適なファ
ーストインファーストアウトメモリ（ＦＩＦＯ）を用い
たプロセッサ間データ転送方式に関する。
期でブロックデータを効率よく交換するのに好適なファ
ーストインファーストアウトメモリ（ＦＩＦＯ）を用い
たプロセッサ間データ転送方式に関する。
ＦＩＦＯをプロセッサ間のデータ転送の中間バッファと
して用いる方式は、特にメイン（管理）プロセッサと工
０プロセッサ等のジョブプロセッサ間のデータ転送の方
式として広く用いられていることは周知である。ＦＩＦ
Ｏを用いた従来の例を第２図及び第３図を用いて説明す
る。なお以下の説明においては簡単のため、一方のプロ
セッサからもう片方のプロセッサへのデータ転送は一方
向しか扱かわないが、他の方向のデータ転送は、同様の
回路を逆向きに設けるだけであり、特別説明を要しない
ものである。
して用いる方式は、特にメイン（管理）プロセッサと工
０プロセッサ等のジョブプロセッサ間のデータ転送の方
式として広く用いられていることは周知である。ＦＩＦ
Ｏを用いた従来の例を第２図及び第３図を用いて説明す
る。なお以下の説明においては簡単のため、一方のプロ
セッサからもう片方のプロセッサへのデータ転送は一方
向しか扱かわないが、他の方向のデータ転送は、同様の
回路を逆向きに設けるだけであり、特別説明を要しない
ものである。
第２図は、プロセッサ１０からプロセッサ１１へＦＴＰ
Ｏ１２を介してデータを転送する基本的な回路を示して
いる。プロセッサ間ドはＦＩＦＯ１２に空きがあること
を示す信号Ｉ Ｒ（ＩＮＰＵＴ ＲＥＡＤＹ） １５を
確認しながら書き込み信号ＷＲ（ＪＲＩＴＩＥ ＲＨＤ
Ｙ）１７によりデータ１３をＦＩＦＯに書キ込むように
なっている。プロセッサ１１はＦＩＦＯにデータが存在
することを示す信号ＯＲ（ＯＵＴＰＵＴ ＲＥＡＤＹ）
１６を確認しながら読み出し信号ＲＤ （ＲＥＡＤ）
１８によりデータを読み取るようになっている。しか
し、この方式ではプロセッサ１１がマルチタスクで処理
を行っている場合、信号０Ｒ１６はプロセッサ１１の割
込信号となり、データ転送１ワード毎にプロセッサ１１
の割込処理が必要なため、プロセッサ１１のオーバーヘ
ッドが多くなり処理効率が低下するという点が配慮され
ていなかった。
Ｏ１２を介してデータを転送する基本的な回路を示して
いる。プロセッサ間ドはＦＩＦＯ１２に空きがあること
を示す信号Ｉ Ｒ（ＩＮＰＵＴ ＲＥＡＤＹ） １５を
確認しながら書き込み信号ＷＲ（ＪＲＩＴＩＥ ＲＨＤ
Ｙ）１７によりデータ１３をＦＩＦＯに書キ込むように
なっている。プロセッサ１１はＦＩＦＯにデータが存在
することを示す信号ＯＲ（ＯＵＴＰＵＴ ＲＥＡＤＹ）
１６を確認しながら読み出し信号ＲＤ （ＲＥＡＤ）
１８によりデータを読み取るようになっている。しか
し、この方式ではプロセッサ１１がマルチタスクで処理
を行っている場合、信号０Ｒ１６はプロセッサ１１の割
込信号となり、データ転送１ワード毎にプロセッサ１１
の割込処理が必要なため、プロセッサ１１のオーバーヘ
ッドが多くなり処理効率が低下するという点が配慮され
ていなかった。
第３図はプロセッサ１０からプロセッサ１１へＰＩＦＯ
１２を介してデータをブロック転送するための回路を示
している。ゲータ１ワード毎の書き込み読み出しは第２
図の方式と同じであるが、プロセッサ１１への割込は、
割込フラッグ２８を用いて行っている。プロセッサ１０
はブロックデータをＦＴＦＯ１２に書き込んだ後、割込
フラグセット信号２９を割込フラッグ２８に出力するよ
うになっている。プロセッサ１１は前記割込フラッグ２
日から割込信号３１を受けＦＩＦＯ１２のブロックデー
タを信号０Ｒ１６がネゲートされるまで読み取り、その
後割込フラグリセット信号３ｏを前記割込フラッグ２８
に出力し、フラグをリセットするようになっている。こ
のフラグがリセットされたことを検出したプロセッサ１
０は、次のブロックデータをＦＩＦＯ１２に書き込むこ
とができる。
１２を介してデータをブロック転送するための回路を示
している。ゲータ１ワード毎の書き込み読み出しは第２
図の方式と同じであるが、プロセッサ１１への割込は、
割込フラッグ２８を用いて行っている。プロセッサ１０
はブロックデータをＦＴＦＯ１２に書き込んだ後、割込
フラグセット信号２９を割込フラッグ２８に出力するよ
うになっている。プロセッサ１１は前記割込フラッグ２
日から割込信号３１を受けＦＩＦＯ１２のブロックデー
タを信号０Ｒ１６がネゲートされるまで読み取り、その
後割込フラグリセット信号３ｏを前記割込フラッグ２８
に出力し、フラグをリセットするようになっている。こ
のフラグがリセットされたことを検出したプロセッサ１
０は、次のブロックデータをＦＩＦＯ１２に書き込むこ
とができる。
しかし、この方式ではプロセッサ１１のオーバーヘッド
は減らせるがプロセッサ１０がランダムに外界から発生
するデータを取り込み、データ処理してプロセッサ１１
に送るシステムにおいて。
は減らせるがプロセッサ１０がランダムに外界から発生
するデータを取り込み、データ処理してプロセッサ１１
に送るシステムにおいて。
割込フセグ２８がセットされている状態の間に発生した
データは、プロセッサ１０の内部の別なメモリに一旦バ
ツファリングしなければならない。
データは、プロセッサ１０の内部の別なメモリに一旦バ
ツファリングしなければならない。
そのためＰＩＦＯ１２は有効に使用できず、余分なメモ
リが必要であり、しかもプロセッサ１０にて非同期を同
期化させるという処理が複雑になるという点が配慮され
ていなかった。
リが必要であり、しかもプロセッサ１０にて非同期を同
期化させるという処理が複雑になるという点が配慮され
ていなかった。
本発明の目的は、ＦＩＦＯを介してデータ転送を行うプ
ロセッサ間データ転送において、送り出し側と受は取り
側の負担を最も軽減するようにしたプロセッサ間データ
転送方式を提供することにある。
ロセッサ間データ転送において、送り出し側と受は取り
側の負担を最も軽減するようにしたプロセッサ間データ
転送方式を提供することにある。
このような目的を達成するために、本発明は、ファース
トインファーストアウトメモリを介してデータの転送を
行うプロセッサ間データ転送方式において、前記ファー
ストインファーストアウトメモリは、１ワード中の１ビ
ットをデータブロックの最後を示す制御情報として用い
るものとし。
トインファーストアウトメモリを介してデータの転送を
行うプロセッサ間データ転送方式において、前記ファー
ストインファーストアウトメモリは、１ワード中の１ビ
ットをデータブロックの最後を示す制御情報として用い
るものとし。
前記ファーストインファーストアウトメモリ書き込み側
で前記制御情報を書き込んだ際に＋１され、前記ファー
ストインファーストアウトメモリ読み出し側で前記制御
情報を読み出した際に−１されるアップダウンカウンタ
を具え前記アップダウンカウンタの内容が非零であると
いう情報をもって、読み出し側プロセッサへの読み出し
要求信号とするようにしたものである。
で前記制御情報を書き込んだ際に＋１され、前記ファー
ストインファーストアウトメモリ読み出し側で前記制御
情報を読み出した際に−１されるアップダウンカウンタ
を具え前記アップダウンカウンタの内容が非零であると
いう情報をもって、読み出し側プロセッサへの読み出し
要求信号とするようにしたものである。
以下、第１図の構成図、及び第４図のタイムチャートを
用いて本発明によるプロセッサ間データ転送方式の一実
施例を説明する。同図において、書き込み側プロセッサ
１０は発生した情報を順次ＰＩＦＯ１２に書き込んでい
くようになっている。ここで書き込み側プロセッサの例
としては無手順の通信をサポートするプロセッサ、特に
分析機器からの分析データ（ホストＣＰＵからみればラ
ング。
用いて本発明によるプロセッサ間データ転送方式の一実
施例を説明する。同図において、書き込み側プロセッサ
１０は発生した情報を順次ＰＩＦＯ１２に書き込んでい
くようになっている。ここで書き込み側プロセッサの例
としては無手順の通信をサポートするプロセッサ、特に
分析機器からの分析データ（ホストＣＰＵからみればラ
ング。
ムに発生する）を分析の１単位毎にまとめてホストＣＰ
Ｕへ渡すプロセッサが掲げられる。即ち、分析機器から
ランダムにかつブロック内ではバースト的に発生するデ
ータを一旦バッファリングし。
Ｕへ渡すプロセッサが掲げられる。即ち、分析機器から
ランダムにかつブロック内ではバースト的に発生するデ
ータを一旦バッファリングし。
ホストＣＰ ｔＪにブロック単位で、ある程度自由度を
持って取り込めるようにするためのプロセッサである。
持って取り込めるようにするためのプロセッサである。
プロセッサ１０は外部から入力されたデータＡ。
Ｂ、Ｃ・・・をデータ１３に出力し、書き込み信号ＷＲ
１７によりＦＩＦＯ１２に書き込ででいく、ここでプロ
セッサ１０があらかじめ決められている判新基準により
データＣをブロックの最終データと判断するとＬＡＳＴ
ＢＩＴ信号２２をアサートするようになっている。この
信号と同じ書き込み側プロセッサからのＷＲ信号１７に
よりタイミング回路１９でＬＡＳＴＢＩＴ信号２３及び
カウントＵＰ信号２５が生成され、ＦＩＦＯＬ２にＬＡ
ＳＴ［ｌＩＴが書き込まれるとともに、Ｕ Ｐ ／ＤＯ
ｖＮカウンタ２１にカウントＵＰ信号２５が入力されて
＋１されるようになっている。ここで、カウンタ２１の
内容が非零となった際読み取り要求信号２７がアサート
され、読み出し側プロセッサ（ホストＣＰＵ）１１にデ
ータの読み取りをうながすようになっている。第４図の
タイムチャートではここで引き続きデータＤ、Ｅ・・・
が発生し、プロセッサ１．１は順次Ｆ Ｉ Ｆ Ｏ１２
にデータを書き込み、前と同様にＥと工のデータをブロ
ックの終了とみなしてＦＩＦＯ１２がＬＡＳＴＩ３ＴＴ
を書き込むと共にカウンタ２１を＋１していく。この動
作は読み出し側プロセッサ１１の動作とは完全に非同期
に行われる。
１７によりＦＩＦＯ１２に書き込ででいく、ここでプロ
セッサ１０があらかじめ決められている判新基準により
データＣをブロックの最終データと判断するとＬＡＳＴ
ＢＩＴ信号２２をアサートするようになっている。この
信号と同じ書き込み側プロセッサからのＷＲ信号１７に
よりタイミング回路１９でＬＡＳＴＢＩＴ信号２３及び
カウントＵＰ信号２５が生成され、ＦＩＦＯＬ２にＬＡ
ＳＴ［ｌＩＴが書き込まれるとともに、Ｕ Ｐ ／ＤＯ
ｖＮカウンタ２１にカウントＵＰ信号２５が入力されて
＋１されるようになっている。ここで、カウンタ２１の
内容が非零となった際読み取り要求信号２７がアサート
され、読み出し側プロセッサ（ホストＣＰＵ）１１にデ
ータの読み取りをうながすようになっている。第４図の
タイムチャートではここで引き続きデータＤ、Ｅ・・・
が発生し、プロセッサ１．１は順次Ｆ Ｉ Ｆ Ｏ１２
にデータを書き込み、前と同様にＥと工のデータをブロ
ックの終了とみなしてＦＩＦＯ１２がＬＡＳＴＩ３ＴＴ
を書き込むと共にカウンタ２１を＋１していく。この動
作は読み出し側プロセッサ１１の動作とは完全に非同期
に行われる。
一方、読み出し側プロセッサ１１は読み取り要求信号２
７をうけてＰＩＦＯ１２の出力データをデータ線１４を
介して読み取る。このときＬＡＳＴｒ３ＩＴ ２４も同
時に読み出され、タイミング回路２０を介して読み出し
側プロセッサ１１に入力するとともに。
７をうけてＰＩＦＯ１２の出力データをデータ線１４を
介して読み取る。このときＬＡＳＴｒ３ＩＴ ２４も同
時に読み出され、タイミング回路２０を介して読み出し
側プロセッサ１１に入力するとともに。
カウントＤＯＷＮ信号２６が生成され、カウンタ２】に
出力される。第４図では、Ａ、Ｂ、Ｃのデータを読み取
りＣのデータの所でＬＡＳＴＢｌ、Ｔが検出されカウン
タが−１されている。しかし、またカウンタ２１は非零
であり読み取り要求信号２７はアサートされたままであ
るので引き続きデータＤ、Ｅを読み取る。データＥのと
ころでカウンタが−１されカウンタが０となって、読み
取り要求信号２７がネゲートされるため、プロセッサ１
１はデータ読み取りを一旦停止する。次に読み取りを開
始するのは、プロセッサ１０がブロックデータＦ。
出力される。第４図では、Ａ、Ｂ、Ｃのデータを読み取
りＣのデータの所でＬＡＳＴＢｌ、Ｔが検出されカウン
タが−１されている。しかし、またカウンタ２１は非零
であり読み取り要求信号２７はアサートされたままであ
るので引き続きデータＤ、Ｅを読み取る。データＥのと
ころでカウンタが−１されカウンタが０となって、読み
取り要求信号２７がネゲートされるため、プロセッサ１
１はデータ読み取りを一旦停止する。次に読み取りを開
始するのは、プロセッサ１０がブロックデータＦ。
Ｇ、Ｈ，Ｉ、Ｊを入力し終り、Ｊの所でカウンタが＋１
され、次の読み取り要求信号２７がアサートされて後で
ある。
され、次の読み取り要求信号２７がアサートされて後で
ある。
このように書き込み側プロセッサ１０と読み出し側プロ
セッサ１１はＰＩＦＯ１２をはさんで完全に非同期にデ
ータを送受信でき、読み出し側プロセッサ１１は、読み
取り要求信号２７によりデータの存在を保証されている
ため、０Ｒ１６信号によりデータ有無の確認を行うこと
なく（実際には異常チャックに用いられるが）待ちなし
でデータの受信ができ、効率の良いデータ転送が可能と
なる。
セッサ１１はＰＩＦＯ１２をはさんで完全に非同期にデ
ータを送受信でき、読み出し側プロセッサ１１は、読み
取り要求信号２７によりデータの存在を保証されている
ため、０Ｒ１６信号によりデータ有無の確認を行うこと
なく（実際には異常チャックに用いられるが）待ちなし
でデータの受信ができ、効率の良いデータ転送が可能と
なる。
上述した実施例によれば、第２図の方式でＯＲ信号をプ
ロセッサ１１の割込に使用した場合とを比較すると１割
込のオーバーヘッド約１ ｍ ｓ、１キヤラクタの取込
約１０μｓであり、１ブロツクの平均が２００バイトで
あった場合、１ブロツクのデータを取るのに要するプロ
セッサ１１のオーバーヘッドは、 第２図に示す例のとき （ＩＸｏ、０１）Ｘ２００−’２０２ｍ５本実施例のと
き １ ＋０ 、０．１． Ｘ ２００ ＝ ３ ｍ ｓと
約６７倍の差が生じる。
ロセッサ１１の割込に使用した場合とを比較すると１割
込のオーバーヘッド約１ ｍ ｓ、１キヤラクタの取込
約１０μｓであり、１ブロツクの平均が２００バイトで
あった場合、１ブロツクのデータを取るのに要するプロ
セッサ１１のオーバーヘッドは、 第２図に示す例のとき （ＩＸｏ、０１）Ｘ２００−’２０２ｍ５本実施例のと
き １ ＋０ 、０．１． Ｘ ２００ ＝ ３ ｍ ｓと
約６７倍の差が生じる。
第３図に示す例の場合読み取り側のプロセッサのオーバ
ーヘッドは本実施例と同程度となるが、ＰＩＦＯ１２の
他にデータバッファ用のＲＡＭを要し、ハードウェアの
増加（特にプロセッサ１０が１チツプマイコンであった
場合重大な欠点となる）及びデータバッファＲＡＭの管
理、ＲＡＭからＦＩＦＯ１２へのデータの移し換え等プ
ログラムが複雑になるとともに余分な時間も必要になる
という点が本実施例によって、解消されることになる。
ーヘッドは本実施例と同程度となるが、ＰＩＦＯ１２の
他にデータバッファ用のＲＡＭを要し、ハードウェアの
増加（特にプロセッサ１０が１チツプマイコンであった
場合重大な欠点となる）及びデータバッファＲＡＭの管
理、ＲＡＭからＦＩＦＯ１２へのデータの移し換え等プ
ログラムが複雑になるとともに余分な時間も必要になる
という点が本実施例によって、解消されることになる。
本発明によれば、ＦＩＦＯを介したプロセッサ間のデー
タ転送において送受信側共に、データ転送のための負荷
が小さくなるので、マルチプロセッサシステムとしての
システム全体の処理能力の向上が可能となるという効果
を奏する。
タ転送において送受信側共に、データ転送のための負荷
が小さくなるので、マルチプロセッサシステムとしての
システム全体の処理能力の向上が可能となるという効果
を奏する。
第１図は１本発明によるプロセッサ間データ転送方式の
一実施例を示すブロック構成図、第２図および第３図は
それぞれ従来のプロセッサ間データ転送方式の例を示す
ブロック構成図、第４図は本発明によるプロセッサ間デ
ータ転送方式のタイムチャートである。 １０・・・書き込み側プロセッサ、１１・・・読み出し
側プロセッサ、１２・・・ＦＩＦＯ１１３・・・書き込
みデータ。 １４・・・読み出しデータ、１５・・・ＩＮＰＵＴ Ｒ
ＥＡＤＹ信号、１６・・・○ＵＴ ＰＵＴ ＲＥＡＤ
’／信号、１７・・・書き込み信号、１８・・・読み出
し信号、１９．２０・・・タイミング回路、２１・・・
Ｕ Ｐ ／ＤＯＩｉｌＮカウンタ、２２゜２３・・・Ｉ
、ＡＳＴ Ｂ Ｉ ’Ｉ” （入力）、２４・・・ＬＡ
ＳＴ Ｂ Ｉ Ｔ（出力）、２５・・・カウントＵＰ信
号、２６・・・カウントダウン信号、２７・・・読み取
り要求信号。
一実施例を示すブロック構成図、第２図および第３図は
それぞれ従来のプロセッサ間データ転送方式の例を示す
ブロック構成図、第４図は本発明によるプロセッサ間デ
ータ転送方式のタイムチャートである。 １０・・・書き込み側プロセッサ、１１・・・読み出し
側プロセッサ、１２・・・ＦＩＦＯ１１３・・・書き込
みデータ。 １４・・・読み出しデータ、１５・・・ＩＮＰＵＴ Ｒ
ＥＡＤＹ信号、１６・・・○ＵＴ ＰＵＴ ＲＥＡＤ
’／信号、１７・・・書き込み信号、１８・・・読み出
し信号、１９．２０・・・タイミング回路、２１・・・
Ｕ Ｐ ／ＤＯＩｉｌＮカウンタ、２２゜２３・・・Ｉ
、ＡＳＴ Ｂ Ｉ ’Ｉ” （入力）、２４・・・ＬＡ
ＳＴ Ｂ Ｉ Ｔ（出力）、２５・・・カウントＵＰ信
号、２６・・・カウントダウン信号、２７・・・読み取
り要求信号。
Claims (1)
- １、ファーストインファーストアウトメモリを介してデ
ータの転送を行うプロセッサ間データ転送方式において
、前記ファーストインファーストアウトメモリは、１ワ
ード中の１ビットをデータブロックの最後を示す制御情
報として用いるものとし、前記ファーストインファース
トアウトメモリ書き込み側で前記制御情報を書き込んだ
際に＋１され、また、前記ファーストインファーストア
ウトメモリ読み出し側で前記制御情報を読み出した際に
−１されるアップダウンカウンタを具え、前記アップダ
ウンカウンタの内容が非零であるという情報をもつて、
読み出し側プロセツサへの読み出し要求信号とすること
を特徴とするプロセッサ間データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4997486A JPS62206657A (ja) | 1986-03-07 | 1986-03-07 | プロセツサ間デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4997486A JPS62206657A (ja) | 1986-03-07 | 1986-03-07 | プロセツサ間デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62206657A true JPS62206657A (ja) | 1987-09-11 |
Family
ID=12845986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4997486A Pending JPS62206657A (ja) | 1986-03-07 | 1986-03-07 | プロセツサ間デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321544A (ja) * | 1988-06-23 | 1989-12-27 | Nec Corp | データバッファ |
| JPH03156562A (ja) * | 1989-04-21 | 1991-07-04 | Internatl Business Mach Corp <Ibm> | バス間アダプタ |
| WO2004046926A1 (ja) * | 2002-11-21 | 2004-06-03 | Fujitsu Limited | イベント通知方法、デバイス及びプロセッサシステム |
| WO2015029185A1 (ja) * | 2013-08-29 | 2015-03-05 | 株式会社日立製作所 | 情報処理システムおよび情報処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177102A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | |
| JPS5762438A (en) * | 1980-10-03 | 1982-04-15 | Toshiba Corp | Control system for fifo memory |
-
1986
- 1986-03-07 JP JP4997486A patent/JPS62206657A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177102A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | |
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Cited By (5)
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|---|---|---|---|---|
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| JPH03156562A (ja) * | 1989-04-21 | 1991-07-04 | Internatl Business Mach Corp <Ibm> | バス間アダプタ |
| WO2004046926A1 (ja) * | 2002-11-21 | 2004-06-03 | Fujitsu Limited | イベント通知方法、デバイス及びプロセッサシステム |
| US7617389B2 (en) | 2002-11-21 | 2009-11-10 | Fujitsu Limited | Event notifying method, event notifying device and processor system permitting inconsistent state of a counter managing number of non-notified events |
| WO2015029185A1 (ja) * | 2013-08-29 | 2015-03-05 | 株式会社日立製作所 | 情報処理システムおよび情報処理方法 |
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