JPH01321544A - データバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は上位装置と下位装置の間に挿入され、複数デー
タの転送を高速化するデータバッファに関するものであ
る。

（従来の技術） 従来、上位装置と下位装置の間で高速にデータ転送を行
う場合、第一として直接データ線と入出力制御信号を送
るハンドシェイク線とを接続し、１ワードのデータを転
送する毎に前記ハンドシェイク線を確認することにより
確実にデータを受渡しする装置があった。また、第２と
してデータの保持Ｇ、：　ＦＩＦＯバッファを用い、Ｆ
ＩＦＯバッファの容Ｍ以下のワード長を持つ複数データ
からなる１つのメツセージ毎に前記ハンドシェイク線の
駆動を行い、データ毎にはハンドシェイクを行わない装
置があった。

（発明が解決しようとする課題） 前記従来第一の装置では複数データの転送を行うことが
できるが、１ワード毎にハンドシェイクを行うため、転
送時間がかかるという課題があった。一方、前記従来第
二の装置では、１つのメツセージ毎にのみ前記ハンドシ
ェイク線の駆動およびチエツクを行いデータ毎にはハン
ドシェイクを行わないため、高速なデータ転送が可能で
あるが、１つのメツセージ毎に前記ハンドシェイク線を
駆動するための出力線を新たにもうける必要があるとい
う課題があった。このため１ワード毎にハンドシェイク
を行うハードウェアを持つ装置のデータ転送を高速化す
るためにＦＩＦＯバッファを付加した場合、単にＦＩＦ
Ｏバッファを付加するのみでは済まず、上位装置及び下
位装置のハードウェア構成を変更する必要があった。更
に、上記新たなハンドシェイク線を増設した場合、送信
側では規定ワード数のデータを送信後、ハンドシェイク
線をアクティブにする処理を追加すると共に、受信側で
は受信データ数の計数を行い、全データ受信後前記ハン
ドシェイク線をアクティブでなくする処理を追加する必
要があるなど、ソフトウェア上の処理も複雑となり、少
ないデータ数の転送時には効率を向上させるのが困難で
あるという課題もあった。

本発明の目的はこれらの課題を解決し、高速データ転送
可能なデータバッファを提供することにある。

（課題を解決する為の手段） 本発明によれば第１の装置と第２の装置の間に挿入され
、第１の装置からのデータを第２の装置に転送するデー
タバッファにおいて、前記第１の装置から入力データ線
を介して入力される転送データを保持し、前記第２の装
置に出力データ線を介して転送データを出力するＦＩＦ
Ｏバッファと前記転送データのデータ数を計数するカウ
ンタとを持ち、前記第１の装置と接続される入力データ
線及び、書き込み信号、前記第２の装置と接続される読
みだし信号、前記ＦＩＦＯバッファに接続されその内容
が空であることを示すバッファ空信号、前記カウンタに
接続されカウント値が０または最大値であることを示す
カウンタフル信号、電源投入時の初期化を行うリセット
信号をそれぞれ入力とし、また前記第１の装置と接続さ
れてデータ入力が可能であることを示す入力データフラ
グ、前記第２の装置と接続されて転送データがすべて入
力され出力可能であることを示す出力データフラグ、前
記カウンタにカウント値の初期値をセットするカウント
セット信号、前記カウンタの値を更新する力ヴンタクロ
ックをそれぞれ出力とする制御回路とからなることを特
徴とするデータバッファが得られる。

（実施例） 本発明の実施例について図面を用いて説明する。

第１図は本発明の実施例の構成を示すブロック図である
。図に示すデータバッファは、第１の装置である上位装
置と第２の装置である下位装置の間に挿入され、複数デ
ータの転送を高速化する。ここで上位装置からの転送デ
ータは、書き込み信号６１を用いて入力データ線９１を
介しでＦＩＦＯバッファ１０に書き込まれ、保持される
。１メツセ一ジ分の複数データが書き込まれた後は、下
位装置により読みだし信号７１を用いてデータ出力９２
から前記保持したデータが読み出される。

上位装置からの転送データ入力時において、制御回路４
０は以下の動作を行う。以下の説明において、転送され
るデータのワード数はメツセージの中に含めるようあら
かじめメツセージを構成して　　　゛おくものとする。

制御回路４０は、前記ワード数が入力データ線９１にセ
ットされ、書き込み信号６１がアクティブになると同時
に前記ワード数をカウンタ３０にセットするようカウン
タセット信号８３をアクティブにする。引続き、データ
が１ワードずつ転送される毎にカウンタ値を更新するよ
うカウンタクロック８２を出力する。また、前記複数デ
ータの転送ワード数だけデータが書き込まれたら入力デ
ータフラグ６２及び出力データフラグ７２をアクティブ
にする。

転送データ出力時は、下位装置からの読みだし信号７１
に従ってＦＩＦＯバッファよりメツセージが出力される
。全データが読みだされるとＦＩＦＯバッファの内容が
空であることを示すバッファ空信号がアクティブになり
、制御回路４０は入力データフラグ６２及び出力データ
フラグ７２をアクティブでなくする。

上記説明において、−例として前記各信号線を正論理を
用いた場合、アクティブにすると言う操作は前記信号線
を高電圧にすることに対応し、アクティブでなくすると
は前記信号線を低電圧にすることに対応する。負論理を
用いた場合にはその逆となる。

本発明に従うデータバッファにおいて、上位装置及び下
位装置は以下の手順にてハンドシェイクをおこなうこと
により、正しくかつ高速なデータ転送を行うことができ
る。ＦＩＦＯバッファが空の状態では入力データフラグ
６２はアクティブでなく、上位装置はこれを確認した後
１メツセージ分の複数データを連続して書き込む。また
、１メツセージを構成する全データが書き込まれた後出
力データフラグ７２がアクティブとなるため、下位装置
は前記データフラグ７２がアクティブとなったのを確認
後、連続して１メツセ一ジ分の複数データを読み出す。

第２図は本発明に従うデータバッファにて転送するメツ
セージの例を示す図である。−例としてここでは１ワー
ド目にメツセージの始まりを示すスタート・オブ・テキ
ストコード（ＳＴＸ）を中云送し、２ワード目に残りデ
ータ数を、３ワード目以降にＮワードのデータを転送す
る形式を示した。図に示す形式を用いる場合、前記制御
回路４０ではＳＴＸコードを検出したら次のデータをカ
ウンタ３０にセットするようカウンタセット信号８３を
発生させればよい。

第３図は前記制御回路４０の動作を示す波形図である。

転送データの形式は前記第２図に示したものを用いた場
合を一例として説明を行う。また、説明の都合上カウン
タクロック８２及び入力データフラグ６２、出力データ
フラグ７２は正論理とし、それ以外の信号線は負論理と
した。

図では主に、リセット状態、上位装置からの入力データ
受信状態、下位装置への出力データ送信状態における各
種信号線の変化を示している。まずリセット信号８６が
アクティブになると入力データフラグ６２、出力データ
フラグ７２をアクティブでない状態にする。また、前記
リセット信号８６をＦＩＦＯバッファ１０及びカウンタ
３０に接続しておくことにより、ＦＩＦＯバッファのバ
ッファ空信号８１及びカウンタ３０のカウントフル信号
８４もアクティブでない状態になる。

リセット後の状態において、上位装置は入力データフラ
グ６２を監視し、アクティブでない状態を確認した後複
数データからなる下位装置へのメツセージを書き込む。

上位装置から書き込み信号６１により１ワード目のデー
タがＦＩＦＯバッファに書き込まれ、かつこのデータが
スタート・オブ・テキス）　（ＳＴＸ）コードであった
場合には、２ワード目のデータに対する書き込み信号６
１が入力されるのと同時にカウントセット信号８３が出
力され、カウンタ３０に転送データワード数が設定され
る。３ワ一ド目以降カウンタフル信号８４がアクティブ
になるまでは前記書き込み信号６１が入力されるのと同
時にカウンタクロック８２が出力され、カウンタ３０の
値が更新される。Ｎワード目の書き込み信号６１の入力
によりカウンタフル信号８４がアクティブになると、入
力データフラグ６２及び出力データフラグ７２がアクテ
ィブになる。

下位装置は出力データフラグ７２を監視し、アクティブ
になったことを確認後読みだし信号７１を発生すること
によりＦＩＦＯバッファ内に保持された複数データから
なるメツセージを読み出す。一般にＦＩＦＯバッファは
書き込まれたデータがすべて読み出された時点でアクテ
ィブになるバッファ空信号８１を持っており、制御回路
４０は前記バッファ空信号８１がアクティブになった状
態における読みだし信号７１の立ち上がりで入力データ
フラグ６２及び出力データフラグ７２をアクティブでな
くする。

図において、読みだし信号７１が入力されると同時にカ
ウンタクロック８２を出力しているが、これは本質的な
動作ではなく、最初のデータが読み出された時点でカウ
ンタフル信号８４をアクティブでなくしているものであ
る。これによりカウンタフル信号８４とＦＩＦＯバッフ
ァ内に保持されているデータ数とカウント値の関係を正
しく表わすことができる。前記データ数とカウント値の
関係を一致させる必要が無い場合には、読みだし信号７
１入力時のカウンタクロック８２発生を行う必要はない
。

以上図に示した波形が実現されるよう制御回路４０を構
成し、ＦＩＦＯバッファ１０及びカウンタ３０と接続し
て持ちいることにより本発明に従うデータバッファを構
成することができる。

第４図は制御回路４０の具体的構成の例を示す回路図で
ある。本回路例によれば、第３図に示した各信号波形の
変化を実現することができる。制御回路４０の内部状態
は第一としてリセット状態、第二としてカウントセット
状態、第三としてデータ受信状態、第四としてデータ送
信状態の４種類をとる。

前記４種の内部状態を表わすため、本図に示した例では
３個のフリップフロップ４１．４２．４３を使用してい
る。

前記第一のリセット状態では３個ともクリアされている
。スタートオブ・テキストコード（ＳＴＸ）が上位装置
から書き込まれたことを排他論理和ゲート４４および論
理積ゲート４５によって検出するとフリップロップ４１
がセットされ、前記第二のカウントセット状態になる。

前記フリップロップ４１がセットされた状態で書き込み
信号６１が入力されると、書き込み信号６エがアクティ
ブでなくなった時点でフリップロップ４２がセットされ
、前記第三のデータ受信状態へ移行する。従って前記フ
リップロップ４１がセットされかつフリップロップ４２
がクリアされている状態、すなわち１ワード目の入力が
終了した状態における書き込み信号６１は２ワード目の
書き込みを意味しており、それぞれゲート５３にて論理
積を取ることによりカウントセット信号８３を生成する
ことができる。また、ゲート５２による書き込み信号６
１と読みだし信号７１の論理和と、データ受信信号を示
すフリップロップ４２の出力の論理積をゲート５４を用
いて取ることにより、カウンタクロック８２が発生され
る。前記フリップロップ４１．４２はカウンタフル信号
８４がアクティブになるまでの間、論理和ゲート４６に
よりセットされ続ける。また、カウンタフル信号８４が
アクティブになることによりクリアされる。

一方、カウンタフル信号８４がアクティブになることに
よりフリップロップ４３がセットされ、前記第四のデー
タ送信状態となる。この時、入力データフラグ６２及び
出力データフラグ７２がアクティブになる。バッファ空
信号８１がアクティブになるまでの間、論理和ゲート５
１によりフリップロップ４３はセットされ続ける。バッ
ファ空信号８１がアクティブになるとフリップロップ４
３はクリアされ、リセット状態に戻る。

図には個別ゲートを用いて前記制御回路４０の構成の例
を示したが、同様の動作はエム・エム・アイ（ＭＭＩ）
社のパル（ＰＡＬ）に代表されるレジスタ付きのプログ
ラマブル論理回路を用い、１チツプで構成するよう変形
することも可能である。また、各信号の論理は一例とし
て示したのみであり、正論理・負論理の変更が可能であ
る。

以上の各ブロックの構成及び動作は同業者に容易に類推
成しうるものであり、さらに詳細な説明は省略する。

以上本発明の実施例について第２図に示したデータ形式
を持つメツセージを対象とするデータバッファを用いて
詳細に述べたが、本発明を１ワード目に転送ワード数が
置かれる形式のメツセージなどの転送に適用することは
容易である。更に本実施例では上位装置が送信するメツ
セージを下位装置が受信する場合について詳しく述べた
が、逆に下位装置から上位装置へメツセージ転送を行う
場合は、本実施例で述べた上位装置を下位装置と読み替
え、下位装置を上位装置と読み替えることにより、本発
明に従うデータバッファを構成することができる。

（発明の効果） 本発明によればメツセージの転送に必要なハンドシェイ
ク頻度を大幅に削減し、データ転送の高速化を容易とす
るデータバッファが得られる。つまり、１ワード毎にハ
ンドシェイクを行う前記従来第一の装置に対しては、大
幅な高速化が可能である。一方、１つのメツセージ毎に
前記ハンドシェイク線を駆動するための出力線を新たに
もうける必要のある前記従来第二の装置と比較して上位
装置及び下位装置に対するハードウェアの変更が不要で
あるという大きな利点がある。

更に、ハンドシェイクに当たっては単に入力データフラ
グまたは出力データフラグの状態を一回確認するだけで
よく、ハンドシェイク線をアクティブにしたりアクティ
ブでなくしたりする処理の追加をする必要がなく、上位
装置及び下位装置上の処理が単純化される。このため、
少ないデータ数の転送時にも効率向上が可能である。

以上述べた本発明によれば前記従来の課題を解決したデ
ータバッファが得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図は本発明のデータバッファにて転送するメツセ
ージの例を示す図、第３図は前記制御回路４０の動作を
示す波形図、第４図は制御回路４０の具体的構成の例を
示す回路図である。 図において１０はＦＩＦＯバッファ、３０はカウンタ、
４０は制御回路、９１はデータ入力、６１は書き込み信
号、９２はデータ出力、７１は読みだし信号、８１はバ
ッファ空信号、８６はリセット信号、６２は入力データ
フラグ、７２は出力データフラグ、８３はカウントセッ
ト信号、８２はカウンタクロックを示す。

Claims (1)

【特許請求の範囲】
1. 第１の装置と第２の装置の間に挿入され、第１の装置か
   らのデータを第２の装置に転送するデータバッファにお
   いて、前記第１の装置から入力データ線を介して入力さ
   れる転送データを保持し、前記第２の装置に出力データ
   線を介して転送データを出力するＦＩＦＯバッファと前
   記転送データのデータ数を計数するカウンタとを持ち、
   前記第１の装置と接続される入力データ線及び、書き込
   み信号、前記第２の装置と接続される読みだし信号、前
   記ＦＩＦＯバッファに接続されその内容が空であること
   を示すバッファ空信号、前記カウンタに接続されカウン
   ト値が０または最大値であることを示すカウンタフル信
   号、電源投入時の初期化を行うリセット信号をそれぞれ
   入力とし、また前記第１の装置と接続されてデータ入力
   が可能であることを示す入力データフラグ、前記第２の
   装置と接続されて転送データがすべて入力され出力可能
   であることを示す出力データフラグ、前記カウンタにカ
   ウント値の初期値をセットするカウントセット信号、前
   記カウンタの値を更新するカウンタクロックをそれぞれ
   出力とする制御回路とからなることを特徴とするデータ
   バッファ。