JPH0683751A - 外部記憶制御システム - Google Patents

Abstract

(57)【要約】 【目的】 外部記憶装置とバッファ・メモリ間、および
情報処理装置とバッファ・メモリ間のいずれか一方で処
理が行なわれていても、他方の処理を行なうことができ
る外部記憶制御システム。 【構成】 外部記憶制御システムは、情報処理装置から
の書き込み、または外部記憶装置からの読み出しデータ
を保持する複数のバッファ記憶手段と、情報処理装置と
前記バッファ記憶手段との接続制御を行うホスト・イン
タフェースと、前記バッファ記憶手段と外部バス・イン
タフェースを介して外部記憶手段との接続制御を行う外
部記憶装置制御ユニット手段と、複数の前記バッファ記
憶手段と前記ホスト・インタフェースと前記外部記憶装
置制御ユニット手段とをそれぞれ結ぶ内部バスと、前記
内部バスを制御する内部バス制御手段とから構成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置からの書
き込みまたは外部記憶装置からの読み出しの際に、前記
情報処理装置および外部記憶装置の双方にとって効率の
良い外部記憶制御システムに関するものである。

【０００２】

【従来の技術】図４は従来例における外部記憶制御シス
テムのブロック構成図を示す。図４において、外部記憶
制御システムは、情報処理装置１１１と、バッファ・メ
モリ４２と、外部記憶制御装置１１３と、磁気ディスク
等からなる外部記憶装置１１５とから構成される。そし
て、ホスト・インタフェース１１２は、前記情報処理装
置１１１に接続された入出力バス１１６と外部記憶制御
装置１１３とをインタフェースする。また、外部バス・
インタフェース１１４は、外部記憶制御装置１１３と外
部記憶装置１１５に接続された外部記憶装置制御バス１
１７とをインタフェースする。外部記憶制御装置１１３
は、外部記憶制御装置１１３の内部バスを制御する内部
バス・コントローラ４１と、ホスト・インタフェース１
１２と外部記憶装置１１５との速度差を吸収するために
データを一時保持するバッファ・メモリ４２と、外部記
憶装置１１５のデータ転送を制御する外部記憶制御ユニ
ット４３と、外部記憶装置１１５の動作を制御するため
のプロセッサ４４と、前記プロセッサ４４の命令および
その命令を実行するプログラムデータ等を記憶するため
のメモリ４５とから構成される。

【０００３】また、データバス１０は、ホスト・インタ
フェース１１２と、内部バス・コントローラ４１と、バ
ッファ・メモリ４２と、外部記憶制御ユニット４３とを
接続し、データの転送経路となる。入出力アドレスバス
１１は、情報処理装置１１１の入出力バス１１６から内
部バス・コントローラ４１にデータのアドレスを転送す
る経路となる。バッファ・メモリアドレスバス１２は、
内部バス・コントローラ４１からバッファ・メモリ４２
にデータのアドレスを転送する経路である。プロセッサ
データバス１３は、外部記憶装置１１５の動作を制御す
るプロセッサ４４の制御データを内部バス・コントロー
ラ４１に転送する経路である。プロセッサアドレスバス
１４は、プロセッサ４４から送出されるプロセッサ４４
の制御データのアドレスを転送する経路である。入出力
制御信号バス１５は、外部記憶制御装置１１３から入出
力バス１１６を介して上位の情報処理装置１１１にデー
タ転送を行なう際に、入出力バス１１６の使用権を獲得
し、入出力バス１１６上のデータ転送を制御するための
経路である。プロセッサ制御信号バス１６は、情報処理
装置１１１が入出力バス１１６を経由して外部記憶制御
装置１１３に要求を送出する際に、前記プロセッサ４４
との同期をとるために使用する経路である。また、バッ
ファ・メモリ制御信号バス１７は、内部バス・コントロ
ーラ４１がバッファ・メモリ４２の書き込みおよび／ま
たは読み取りを制御するための制御信号を転送する経路
である。

【０００４】上記のような外部記憶制御システムにおい
て、情報処理装置１１１からデータの書き込み要求があ
った場合、プロセッサ４４は、ホスト・インタフェース
１１２とバッファ・メモリ４２の間でデータバス、アド
レスバス、および制御信号バスが接続されるように内部
バスを制御する。各バスの接続が完了した後、情報処理
装置１１１からのデータは、内部バス・コントローラ４
１からの制御に基づいて、バッファ・メモリ４２の所定
の場所に保持される。そして、プロセッサ４４は、バッ
ファ・メモリ４２の状態を監視し、情報処理装置１１１
からのデータが全てバッファ・メモリ４２に格納された
ことを検知した後、外部記憶制御ユニット４３にバッフ
ァ・メモリ４２に格納されているデータを外部記憶装置
１１５に転送するように命令する。外部記憶制御ユニッ
ト４３は、外部バス・インタフェース１１４を介して、
バッファ・メモリ４２と外部記憶装置１１５とが接続す
るように制御信号を出力する。たとえば、外部記憶制御
ユニット４３は、外部バス・インタフェース１１４内の
トランシーバをイネーブル状態にする。そして、外部記
憶制御ユニット４３の制御の基に、データは、バッファ
・メモリ４２から外部記憶装置１１５に転送される。ま
た、情報処理装置１１１の要求により、外部記憶装置１
１５のデータを読み出す場合は、前記処理の反対の経路
にしたがってデータが転送される。

【０００５】

【発明が解決しようとする課題】しかし、図４に示す外
部記憶制御装置１１３において、ホスト・インタフェー
ス１１２とバッファ・メモリ４２とを接続し、この間で
データ転送が行なわれている間は、バッファ・メモリ４
２と外部記憶装置１１５とを接続して、この間でデータ
転送を行なうことができない。また同様に、外部記憶装
置１１５とバッファ・メモリ４２とを接続し、この間で
データ転送が行なわれている間は、ホスト・インタフェ
ース１１２とバッファ・メモリ４２とを接続して、この
間のデータ転送を行なうことができない。したがって、
バッファ・メモリ４２が設けられているにもかかわら
ず、たとえば外部記憶装置１１５とバッファ・メモリ４
２との間でデータ転送が行なわれている間、情報処理装
置１１１は、外部記憶装置１１５との入出力処理を行な
えず、先に行なわれている処理の完了を待たなければな
らない。

【０００６】一般に、情報処理装置のプロセッサの処理
速度は、近年大幅に向上しており２００ＭＩＰＳ（Ｍｅ
ｇａ Ｉｎｓｔｒｕｃｔｉｏｎ／ｓｅｃ）を越えるプロ
セッサも提案されている。しかし、外部記憶装置のアク
セスタイムは、大きな向上がみられず、大きなアクセス
速度のギャップを生じている。たとえば、１００ＭＩＰ
Ｓのプロセッサは、数十ｍｓｅｃのオーダの外部記憶装
置の入出力完了を待つとすれば、その間に、数百万命令
分の処理時間の無駄が生じ、貴重な計算資源を浪費する
ことになる。

【０００７】本発明は、以上のような課題を解決するた
めのもので、外部記憶装置とバッファ・メモリ間、およ
び情報処理装置とバッファ・メモリ間のいずれか一方で
処理が行なわれていても、他方の処理を行なうことがで
きる外部記憶制御システムを提供することを目的とす
る。

【０００８】

【課題を解決するための手段】図１は本発明のブロック
構成図である。図１において、外部記憶制御システム
は、情報処理装置１１１からの書き込みデータまたは外
部記憶装置１１５からの読み出しデータを保持する複数
のバッファ記憶手段１３１、１３２、１３３、１３４
と、または、前記複数のバッファ記憶手段１３１、１３
２、１３３、１３４を一つの記憶手段１３０として、そ
の一つの記憶手段１３０内を複数のバッファ記憶領域１
３１、１３２、１３３、１３４に分けて記憶するバッフ
ァ記憶領域１３１、１３２、１３３、１３４と、情報処
理装置１１１と前記バッファ記憶手段１３０との接続制
御を行うホスト・インタフェース１１２と、前記バッフ
ァ記憶手段１３０と外部バス・インタフェース１１４を
介して外部記憶手段１１５との接続制御を行う外部記憶
装置制御ユニット手段１２２と、複数の前記バッファ記
憶手段またはバッファ記憶領域１３１、１３２、１３
３、１３４と前記ホスト・インタフェース１１２と前記
外部記憶装置制御ユニット手段１２２とをそれぞれ結ぶ
内部バス１２１と、前記内部バス１２１に流通するデー
タを複数の前記バッファ記憶手段またはバッファ記憶領
域１３１、１３２、１３３、１３４に記憶、または複数
の前記バッファ記憶手段またはバッファ記憶領域１３
１、１３２、１３３、１３４からのデータを前記内部バ
ス１２１に流通させる内部バス制御手段１２３とから構
成される。

【０００９】

【作 用】情報処理装置から外部記憶装置に対する書
き込み要求によって、内部バス制御手段は、複数のバッ
ファ記憶手段、または一つの記憶手段を分割した複数の
バッファ記憶領域の内の一つを選択して、データバス、
制御信号バス、およびアドレスバスからなる内部バスを
接続するように制御する。情報処理装置からのデータが
前記一つの前記バッファ記憶手段に書き込まれている最
中に、外部記憶装置制御ユニット手段は、他のバッファ
記憶手段または他のバッファ記憶領域と外部記憶手段と
を接続するように制御することができる。また、同様
に、情報処理装置から外部記憶装置に書き込まれている
データの読み出し要求があった場合、前記と逆の経路に
したがって読み出される。この時、内部バス制御手段
は、複数のバッファ記憶手段、または一つの記憶手段を
分割した複数のバッファ記憶領域の内の一つを選択でき
るため、一つのバッファ記憶手段に書き込んでいる間
に、他のバッファ記憶手段から読み出すことができる。
したがって、情報処理装置と外部記憶装置間のデータ転
送速度を速くすることができる。

【００１０】

【実 施 例】図２は本発明の外部記憶制御システムの
一実施例を説明するための図である。図３は本発明の外
部記憶制御システムの一実施例における内部バス・コン
トローラの詳細な構成を説明するための図である。図２
および図３において、従来例の図４と重複するものにつ
いては同じ参照番号を付してある。図２、図３におい
て、ホスト・インタフェースバス２１は、ホスト・イン
タフェース１１２と内部バス１２１とに接続されてい
る。外部記憶インタフェースバス２２は、前記内部バス
１２１と外部記憶装置制御ユニット１２２とに接続され
ている。バッファ・メモリ１３０は、複数のバッファ・
メモリ、たとえば１３１、１３２、１３３、１３４から
構成され、各バッファ・メモリごとに異なるアドレスが
付くようにする。あるいはバッファ・メモリ１３０は、
一つのバッファ・メモリ１３０を複数のバッファ・メモ
リ領域、たとえば１３１、１３２、１３３、１３４にバ
ンク分けされ、各バッファ・メモリ領域が論理的に異な
るアドレスを付けられるようにする。

【００１１】バストランシーバ２３ａ、２３ｂ、２３
ｃ、２３ｄは、前記複数のバッファ・メモリ１３１、１
３２、１３３、１３４にそれぞれ対応しており、複数の
バッファ・メモリ１３１、１３２、１３３、１３４から
のバッファ・メモリデータバス２５ａ、２５ｂ、２５
ｃ、２５ｄと、ホスト・インタフェースバス２１とをイ
ンタフェースする。バストランシーバ２４ａ、２４ｂ、
２４ｃ、２４ｄは、前記複数のバッファ・メモリ１３
１、１３２、１３３、１３４にそれぞれ対応しており、
バッファ・メモリデータバス２５ａ、２５ｂ、２５ｃ、
２５ｄと外部記憶インタフェースバス２２とをインタフ
ェースする。バストランシーバ２３ａ、２３ｂ、２３
ｃ、２３ｄ、およびバストランシーバ２４ａ、２４ｂ、
２４ｃ、２４ｄは、制御信号があった時にのみ、データ
を一方行に送出する。

【００１２】バッファ・メモリアドレスバス２６ａ、２
６ｂ、２６ｃ、２６ｄは、複数のバッファ・メモリ１３
１、１３２、１３３、１３４へアドレス信号を送る経路
である。バッファ・メモリ制御信号バス２７ａ、２７
ｂ、２７ｃ、２７ｄは、複数のバッファ・メモリ１３
１、１３２、１３３、１３４へ制御信号を送る経路であ
る。内部バス１２１を切替える制御信号バス２８、２９
は、バストランシーバ２３ａ、２３ｂ、２３ｃ、２３ｄ
と、バストランシーバ２４ａ、２４ｂ、２４ｃ、２４ｄ
におけるデータの書き込みおよび読み出しを切り替える
制御信号が送出される。内部バス１２１は、前記バスト
ランシーバ２３ａ、２３ｂ、２３ｃ、２３ｄ、およびバ
ストランシーバ２４ａ、２４ｂ、２４ｃ、２４ｄと、複
数のバッファ・メモリ１３１、１３２、１３３、１３４
とを接続するバッファ・メモリデータバス２５、後述の
内部バスコントローラとバッファ・メモリ１３１、１３
２、１３３、１３４と接続するバッファ・メモリアドレ
スバス２６、バッファ・メモリ制御信号バス２７、およ
びバス切替え制御信号バス２８、２９から構成される。
上記内部バス１２１は、たとえばクロスバースイッチに
よって構成することもできる。

【００１３】プロセッサ２が入出力アドレスバス１１、
入出力制御信号バス１５、およびホスト・インタフェー
スバス２１を介して示された情報処理装置１１１の要求
により内部バス・コントローラ１を制御することで、前
記内部バス１２１の接続を制御する。プロセッサ２は、
情報処理装置１１１の要求により外部記憶装置１１５に
データを書き込みまたは読み出しを行なうために内部バ
ス・コントローラ１の制御を行なう。メモリ３には、前
記プロセッサ２が内部バス・コントローラ１を制御する
ための命令等が格納されている。外部記憶装置制御ユニ
ット１２２は、バッファ・メモリ１３０に保持されてい
るデータを外部記憶装置１１５に転送したり、あるいは
その逆に外部記憶装置１１５からデータを読み出してバ
ッファ・メモリ１３０に転送するための制御を行なう。

【００１４】図３において、内部バス・コントローラ１
は、情報処理装置１１１が外部記憶制御装置１１３を制
御するために、入出力バス１１６を介してデータ転送コ
マンドを書き込むホスト制御レジスタ３０と、前記プロ
セッサ２が内部バス・コントローラ１を制御するために
バッファ・メモリ１３１、１３２、１３３、１３４の使
用状態を表すコードとバッファ・メモリ１３１、１３
２、１３３、１３４のアドレスとを書き込むプロセッサ
制御レジスタ３１と、ホスト制御レジスタ３０およびプ
ロセッサ制御レジスタ３１に書き込まれた前記内容に基
づいて、外部記憶制御装置１１３における内部データを
授受する経路とタイミングとを制御するデータバスコン
トローラ３２と、前記ホスト・インタフェースバス２１
とプロセッサデータバス１３との接続を制御するバスト
ランシーバ３３と、前記外部記憶インタフェースバス２
２とプロセッサデータバス１３との接続を制御するバス
トランシーバ３４とから構成される。

【００１５】次に、外部記憶制御システムの動作につい
て説明する。情報処理装置１１１は、外部記憶制御装置
１１３に対して、外部記憶装置１１５にファイルの読み
出し／書き込みの要求を行なう。たとえば、情報処理装
置１１１から書き込み要求があった場合において、情報
処理装置１１１は、入出力バス１１６上のデータ転送手
順にしたがってホスト制御レジスタ３０にデータ転送要
求コマンドを書き込む。データ転送要求コマンドは、外
部記憶制御装置１１３を制御するために予め決められた
制御コードと、外部記憶装置１１５の読み出し／書き込
みブロックの最初のブロックを指定するための論理ブロ
ックアドレス、データ転送長等からなる。ホスト制御レ
ジスタ３０にデータ転送要求コマンドの書き込みが行な
われると、データバスコントローラ３２は、プロセッサ
２に対してプロセッサ制御信号バス１６を介して割り込
みが通知される。前記割り込みが通知されたプロセッサ
２は、ホスト制御レジスタ３０に書き込まれた前記デー
タ転送要求コマンドの内容を読みだし、前記データ転送
要求コマンドで指定されたデータ転送長のデータを収容
可能で現在データ転送を行なっていないバッファ・メモ
リ１３１、１３２、１３３、１３４の適当なアドレスを
プロセッサ制御レジスタ３１に書き込む。プロセッサ制
御レジスタ３１に書き込まれたバッファ・メモリアドレ
スは、データ・バスコントローラ３２に通知され、前記
データ・バスコントローラ３２がプロセッサ制御レジス
タ３１の内容に従い、前記バッファ・メモリ１３１、１
３２、１３３、１３４のいずれか一つがホスト・インタ
フェースバス２１に接続されるようにバス・トランシー
バ２３ａ、２３ｂ、２３ｃ、２３ｄを制御する。前記デ
ータ・バスコントローラ３２の制御により前記バッファ
・メモリ１３１、１３２、１３３、１３４のいずれか一
つとホスト・インタフェースバス２１の接続が完了する
とデータ転送可能ステータスがホスト制御レジスタ３０
に書き込まれる。この時、複数のバッファ・メモリ１３
１、１３２、１３３、１３４は、異なるアドレスが付い
ている。また、バッファ・メモリ１３１、１３２、１３
３、１３４が一つのメモリをバンク分けされている場合
は、論理的に異なるアドレスが付けられるようになって
いる。

【００１６】前記情報処理装置１１１は、入出力バス１
１６を介しホスト制御レジスタ３０から外部記憶制御装
置１１３のステータスコードを読み出す。前記ステータ
スコードがデータ転送可能なことを示している場合、情
報処理装置１１１は、入出力バス１１６、およびホスト
・インタフェース１１２を介して外部記憶制御装置１１
３に書き込みすべきデータを送出する。プロセッサ２
は、各バッファ・メモリ１３１、１３２、１３３、１３
４の使用状態とデータ転送状態を管理しており、空いた
バッファ・メモリ、たとえば１３１、を探しそのアドレ
スをプロセッサ制御レジスタ３１に書き込む。前記プロ
セッサ制御レジスタ３１に書き込まれたバッファ・メモ
リ１３１上のアドレスは、データバスコントローラ３２
に送出される。そして、データバスコントローラ３２
は、前記バッファ・メモリアドレスを図示されていない
メモリアドレスカウンタにプリセットする。前記メモリ
アドレスカウンタは、バッファ・メモリ数に対応してそ
れぞれ個別に設けられている。前記メモリアドレスカウ
ンタの値は、ホスト制御レジスタ３０、およびプロセッ
サ制御レジスタ３１の制御によりバッファ・メモリアド
レスバス２６ａに出力される。

【００１７】前記情報処理装置１１１から決められた一
定長さのデータが送出されるたびに、前記データバスコ
ントローラ３２の内部において、バッファ・メモリ１３
１と対応するメモリアドレスカウンタがカウントされ
る。そして、バッファ・メモリ１３１に対応したアドレ
スは、バッファ・メモリアドレスバス２６ａに出力され
る。その後、バッファ・メモリアドレスバス２６ａとバ
ッファ・メモリ制御信号バス２７ａの制御により前記情
報処理装置１１１から送出されたデータは、バッファ・
メモリ１３１に書き込まれる。バッファ・メモリ１３１
に書き込まれた情報処理装置１１１からの書き込み要求
データは、最終的に、データバスコントローラ３２が前
記と逆の動作を行なうことにより、外部記憶装置１１５
に書き込まれる。すなわち、バッファ・メモリ１３１に
書き込まれたデータは、バッファ・メモリデータバス２
５ａ、バストランシーバ２４ａ、外部記憶装置制御ユニ
ット１２２、外部バス・インタフェース１１４を介して
外部記憶装置１１５に転送される。

【００１８】外部記憶装置１１５からデータを読み出す
動作について説明する。情報処理装置１１１による外部
記憶装置１１５からのデータ読み出し要求は、プロセッ
サ制御信号バス１６によってプロセッサ２に割り込み通
知される。プロセッサ２は、外部記憶装置制御ユニット
１２２に読み出し動作を開始する外部記憶装置１１５上
の論理ブロックアドレス、転送ブロック長等のパラメー
タをバストランシーバ３４、および外部記憶インタフェ
ースバス２２を介して外部記憶装置制御ユニット１２２
にセットした上で、外部記憶装置制御ユニット１２２に
コマンドを発行し、外部記憶装置１１５に対する入出力
動作を起動する。このとき、プロセッサ２は、プロセッ
サ制御レジスタ３１に、たとえばバッファ・メモリ１３
４のアドレスを指定し、内部バス・コントローラ１内の
データバスコントローラ３２を起動する。データバスコ
ントローラ３２は、バッファ・メモリ１３４と外部記憶
装置制御ユニット１２２とのデータ転送経路を確立す
る。

【００１９】外部記憶装置１１５からデータの読み出し
が開始されると、データバスコントローラ３２は、デー
タが送出されるごとに内部のメモリアドレスカウンタを
カウントアップし、バッファ・メモリ１３４に送出され
るバッファ・メモリアドレスを更新する。データ転送の
完了は、データバスコントローラ３２がプロセッサ制御
信号バス１６を介して割り込み信号を送出することによ
りプロセッサ２に通知される。以上のように、本実施例
の外部記憶制御システムは、複数のバッファ・メモリ、
内部バス、および内部バス制御手段を前述のごとく構成
したため、プロセッサ２の制御によりホスト・インタフ
ェース１１２とバッファ・メモリ１３１、１３２、１３
３、１３４のいづれかとの間のデータ転送と、外部記憶
装置制御ユニット１２２と他のデータ転送に使用されて
いないバッファ・メモリ１３１、１３２、１３３、１３
４のいづれかとの間のデータ転送とを同時に行なうこと
が可能である。

【００２０】本実施例は、一つのファイルを一つのバッ
ファ・メモリに書き込んだ後、このファイルを前記バッ
ファ・メモリから外部記憶装置に転送中に、別のファイ
ルを他のバッファ・メモリに書き込むことができる。ま
た、他の実施例として、一つのファイルを複数のバッフ
ァ・メモリに書き込めば、一つのファイルの残りをバッ
ファ・メモリに書き込んでいる間に、最初に書き込んだ
バッファ・メモリから外部記憶装置に転送することを同
時に行なうことも可能である。さらに、外部記憶装置か
らバッファ・メモリへのデータ読み出し中にタイミング
の空き時間を利用して、他のファイルをバッファ・メモ
リに書き込むことも可能である。

【００２１】

【発明の効果】本発明によれば、情報処理装置からの読
み出し／書き込み要求によって、データが複数のバッフ
ァ・メモリの一つまたは一つのバッファ・メモリをバン
ク分けした１領域を対象としてデータを転送しているた
め、前記データの転送中に、他のバッファ・メモリまた
はバッファ領域を対象とした外部記憶装置制御ユニット
とのデータ転送が同時に可能である。したがって、情報
処理装置および外部記憶装置は、双方の最大限の処理速
度で動作することが可能になり、特に、情報処理装置の
処理速度が大幅に高速化される。

【図面の簡単な説明】

【図１】本発明のブロック構成図である。

【図２】本発明の外部記憶制御システムの一実施例を説
明するための図である。

【図３】本発明の外部記憶制御システムの一実施例にお
ける内部バス・コントローラの詳細な構成を説明するた
めの図である。

【図４】従来例における外部記憶制御システムのブロッ
ク構成図を示す。

【符号の説明】

１１１・・・情報処理装置 １１２・・・ホスト・インタフェース １１３・・・外部記憶制御装置 １１４・・・外部バス・インタフェース １１５・・・外部記憶装置 １１６・・・入出力バス １１７・・・外部記憶装置制御バス １２１・・・内部バス １２２・・・外部記憶装置制御ユニット １２３・・・内部バス制御手段 １３０・・・バッファ・メモリ １３１、１３２、１３３、１３４・・・バッファ・メモ
リ １・・・内部バス・コントローラ ２・・・プロセッサ ３・・・メモリ １０・・・データバス １１・・・入出力アドレスバス １２・・・バッファ・メモリアドレスバス １３・・・プロセッサデータバス １４・・・プロセッサアドレス １５・・・入出力制御信号バス １６・・・プロセッサ制御信号バス １７・・・バッファ・メモリ制御信号 ２１・・・ホスト・インタフェースバス ２２・・・外部記憶インタフェースバス ２３ａ、２３ｂ、２３ｃ、２３ｄ・・・バストランシー
バ ２４ａ、２４ｂ、２４ｃ、２４ｄ・・・バストランシー
バ ２５ａ、２５ｂ、２５ｃ、２５ｄ・・・バッファ・メモ
リデータバス ２６ａ、２６ｂ、２６ｃ、２６ｄ・・・バッファ・メモ
リアドレスバス ２７ａ、２７ｂ、２７ｃ、２７ｄ・・・バッファ・メモ
リ制御信号バス ２８・・・バス切替え制御信号バス ２９・・・バス切替え制御信号バス ３０・・・ホスト制御レジスタ ３１・・・プロセッサ制御レジスタ ３２・・・データバスコントローラ ３３・・・バストランシーバ ３４・・・バストランシーバ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 情報処理装置からの書き込みデータまた
   は外部記憶装置からの読み出しデータを保持する複数の
   バッファ記憶手段と、 情報処理装置と前記バッファ記憶手段との接続制御を行
   うホスト・インタフェースと、 前記バッファ記憶手段と外部バスインタフェースを介し
   て外部記憶手段との接続制御を行う外部記憶装置制御ユ
   ニット手段と、 複数の前記バッファ記憶手段と前記ホスト・インタフェ
   ースと前記外部記憶装置制御ユニット手段とをそれぞれ
   結ぶ内部バスと、 前記内部バスに流通するデータを複数の前記バッファ記
   憶手段に記憶、または複数の前記バッファ記憶手段から
   のデータを前記内部バスに流通させる内部バス制御手段
   と、 を具備したことを特徴とする外部記憶制御システム。
2. 【請求項２】 前記複数のバッファ記憶手段を一つの記
   憶手段として、その一つの記憶手段内を複数のバッファ
   記憶領域に分けて記憶することを特徴とする請求項１記
   載の外部記憶制御システム。