JPH04295927A - ２画面制御装置 - Google Patents
２画面制御装置Info
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- JPH04295927A JPH04295927A JP3082830A JP8283091A JPH04295927A JP H04295927 A JPH04295927 A JP H04295927A JP 3082830 A JP3082830 A JP 3082830A JP 8283091 A JP8283091 A JP 8283091A JP H04295927 A JPH04295927 A JP H04295927A
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- Japan
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- display
- screen
- screens
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- memory
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- 230000015654 memory Effects 0.000 claims description 48
- 230000009977 dual effect Effects 0.000 description 24
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
Landscapes
- Digital Computer Display Output (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、表示画面が２画面で構
成されているディスプレィの表示制御を行なう２画面制
御装置に関する。
成されているディスプレィの表示制御を行なう２画面制
御装置に関する。
【０００２】
【従来の技術】従来、液晶ディスプレィは、その用途と
して、比較的ドット数が少なくて済むようなところに使
われていたが、現在ではラップトップ型のパーソナルコ
ンピュータやワードプロセッサ，ＯＡ機器等のようにド
ット数の多く必要とするところにも使われ始めている。
して、比較的ドット数が少なくて済むようなところに使
われていたが、現在ではラップトップ型のパーソナルコ
ンピュータやワードプロセッサ，ＯＡ機器等のようにド
ット数の多く必要とするところにも使われ始めている。
【０００３】図４は、このような液晶ディスプレィ１１
０の制御回路を示すものである。同図中、１１２はこの
液晶ディスプレィ１１０に表示されるべき１画面分のデ
ータが記憶される描画用メモリ（ＲＡＭ）であり、１１
４はこの描画用メモリ１１２からのデータを一旦記憶し
、クロックに同期して上記液晶ディスプレィ１１０に送
る表示用メモリ（シリアルアクセスメモリ：ＳＡＭ）で
ある。１１６は描画用メモリ１１２へのデータの書き込
みを制御するＣＰＵであり、１１８は描画用メモリ１１
２から表示用メモリ１１４へのデータの転送を制御する
表示制御回路である。
０の制御回路を示すものである。同図中、１１２はこの
液晶ディスプレィ１１０に表示されるべき１画面分のデ
ータが記憶される描画用メモリ（ＲＡＭ）であり、１１
４はこの描画用メモリ１１２からのデータを一旦記憶し
、クロックに同期して上記液晶ディスプレィ１１０に送
る表示用メモリ（シリアルアクセスメモリ：ＳＡＭ）で
ある。１１６は描画用メモリ１１２へのデータの書き込
みを制御するＣＰＵであり、１１８は描画用メモリ１１
２から表示用メモリ１１４へのデータの転送を制御する
表示制御回路である。
【０００４】このような構成の制御回路に於いては、Ｃ
ＰＵ１１６から描画用メモリ１１２に画像情報が送られ
、このメモリ１１２に書かれた情報は表示制御回路１１
８によって表示用メモリ１１４に送られる。この送られ
たデータは、クロックに同期してディスプレィ１１０に
出力される。
ＰＵ１１６から描画用メモリ１１２に画像情報が送られ
、このメモリ１１２に書かれた情報は表示制御回路１１
８によって表示用メモリ１１４に送られる。この送られ
たデータは、クロックに同期してディスプレィ１１０に
出力される。
【０００５】ここで、ディスプレィ１１０の１ドットに
関する情報は、描画用メモリ１１２のデータ１ビットに
対応するものである。従って、ドット数が増えれば、描
画用メモリ１１２の容量も増やさなければならない。
関する情報は、描画用メモリ１１２のデータ１ビットに
対応するものである。従って、ドット数が増えれば、描
画用メモリ１１２の容量も増やさなければならない。
【０００６】一方、ドット数を増やすと、デューティや
駆動電圧の面で技術的な障害が生じる。そこで、ドット
数の多い画面（比較的大きな画面）を構成するために、
図５に示すように、２つの液晶ディスプレィ１２０，１
２２を用いて１つの画面を構成するデュアルスクリーン
が一般的となっている。
駆動電圧の面で技術的な障害が生じる。そこで、ドット
数の多い画面（比較的大きな画面）を構成するために、
図５に示すように、２つの液晶ディスプレィ１２０，１
２２を用いて１つの画面を構成するデュアルスクリーン
が一般的となっている。
【０００７】図６は、このようなデュアルスクリーンを
使用した制御回路の構成例を示すブロック図である。但
し、同図に於いては、図４と同様の部分については同一
の参照番号を付してあり、また説明に不必要な信号線は
省いてある。
使用した制御回路の構成例を示すブロック図である。但
し、同図に於いては、図４と同様の部分については同一
の参照番号を付してあり、また説明に不必要な信号線は
省いてある。
【０００８】ここで、上画面及び下画面用液晶ディスプ
レィ１２０，１２２は、互いに独立するもので、それぞ
れ描画用メモリと表示用メモリを持っている。即ち、上
画面用液晶ディスプレィ１２０に対しては、上画面描画
用メモリ１１２ａ及び上画面表示用メモリ１１４ａが設
けられ、下画面用液晶ディスプレィ１２２に対しては、
下画面描画用メモリ１１２ｂ及び下画面表示用メモリ１
１４ｂが設けられている。
レィ１２０，１２２は、互いに独立するもので、それぞ
れ描画用メモリと表示用メモリを持っている。即ち、上
画面用液晶ディスプレィ１２０に対しては、上画面描画
用メモリ１１２ａ及び上画面表示用メモリ１１４ａが設
けられ、下画面用液晶ディスプレィ１２２に対しては、
下画面描画用メモリ１１２ｂ及び下画面表示用メモリ１
１４ｂが設けられている。
【０００９】なお、図７に示すように、描画用メモリ１
１２ａ（１１２ｂ）はランダムポート、表示用メモリ１
１４ａ（１１４ｂ）はシリアルポートとなっており、こ
の２つのメモリを組み合わせて、デュアル（マルチ）ポ
ートＲＡＭ１２４ａ（１２４ｂ）と呼び、グラフィック
ディスプレィのメモリとして使われる。
１２ａ（１１２ｂ）はランダムポート、表示用メモリ１
１４ａ（１１４ｂ）はシリアルポートとなっており、こ
の２つのメモリを組み合わせて、デュアル（マルチ）ポ
ートＲＡＭ１２４ａ（１２４ｂ）と呼び、グラフィック
ディスプレィのメモリとして使われる。
【００１０】
【発明が解決しようとする課題】このようにデュアルス
クリーン用いて表示部を構成した場合、メモリが２ブロ
ック、即ちデュアルポートＲＡＭが２個必要となる。し
かしながら、表示の付加機能として、画面分割やウィン
ドゥ機能等をサポートするには、アドレスバスを２組用
いるか、あるいは、それぞれのメモリブロックへのアク
セスを、違うサイクルで実行しなければならない。従っ
て、アドレスバスを２組用いる場合には、回路構成が複
雑となり、また、違うサイクルでアクセスを行なう場合
には、高速表示ができない等の問題点がある。
クリーン用いて表示部を構成した場合、メモリが２ブロ
ック、即ちデュアルポートＲＡＭが２個必要となる。し
かしながら、表示の付加機能として、画面分割やウィン
ドゥ機能等をサポートするには、アドレスバスを２組用
いるか、あるいは、それぞれのメモリブロックへのアク
セスを、違うサイクルで実行しなければならない。従っ
て、アドレスバスを２組用いる場合には、回路構成が複
雑となり、また、違うサイクルでアクセスを行なう場合
には、高速表示ができない等の問題点がある。
【００１１】このような原因は、表示の付加機能を実現
するために、アドレスバスを２組用いるか、あるいは、
それぞれのメモリブロックへのアクセスを違うサイクル
で実行するようにしているということにある。
するために、アドレスバスを２組用いるか、あるいは、
それぞれのメモリブロックへのアクセスを違うサイクル
で実行するようにしているということにある。
【００１２】してみれば、デュアルスクリーンを制御す
る場合に、１組のアドレスバスにより同一サイクル内で
２個のデュアルポートＲＡＭを制御できるようにすれば
、簡単な回路構成で高速表示が可能となることは明かで
ある。
る場合に、１組のアドレスバスにより同一サイクル内で
２個のデュアルポートＲＡＭを制御できるようにすれば
、簡単な回路構成で高速表示が可能となることは明かで
ある。
【００１３】本発明の課題は、デュアルスクリーンを制
御する場合に、１組のアドレスバスにより同一サイクル
内での２個のデュアルポートＲＡＭを制御できるように
することである。
御する場合に、１組のアドレスバスにより同一サイクル
内での２個のデュアルポートＲＡＭを制御できるように
することである。
【００１４】
【課題を解決するための手段】本発明の手段は次の通り
である。ディスプレィ１（図１の機能ブロック図を参照
、以下同じ）は、２画面に分割された例えば液晶ディス
プレィである。２個の表示メモリ２は、前記分割された
画面のそれぞれに対応して設けられ、それぞれ対応する
画面に表示すべきデータを記憶する例えば２個のデュア
ルポートＲＡＭである。１組のアドレスバス３は、前記
２個の表示メモリ２に接続されている。表示制御部４は
、前記２個の表示メモリ２に記憶されたデータを前記デ
ィスプレィ１に供給するために、前記１組のアドレスバ
ス３により、同一サイクル内の異なったタイミングで前
記２個の表示メモリ２にロウアドレスを与え且つ前記サ
イクル内の同一のタイミングで前記２個の表示メモリ２
にカラムアドレスを与える。
である。ディスプレィ１（図１の機能ブロック図を参照
、以下同じ）は、２画面に分割された例えば液晶ディス
プレィである。２個の表示メモリ２は、前記分割された
画面のそれぞれに対応して設けられ、それぞれ対応する
画面に表示すべきデータを記憶する例えば２個のデュア
ルポートＲＡＭである。１組のアドレスバス３は、前記
２個の表示メモリ２に接続されている。表示制御部４は
、前記２個の表示メモリ２に記憶されたデータを前記デ
ィスプレィ１に供給するために、前記１組のアドレスバ
ス３により、同一サイクル内の異なったタイミングで前
記２個の表示メモリ２にロウアドレスを与え且つ前記サ
イクル内の同一のタイミングで前記２個の表示メモリ２
にカラムアドレスを与える。
【００１５】
【作用】本発明の手段の作用は次の通りである。表示制
御部４は、２画面に分割されたディスプレィ１のそれぞ
れの画面に対応して設けられた２個の表示メモリ２に記
憶されたデータを、前記ディスプレィ１に供給するため
に、１組のアドレスバス３により、同一サイクル内の異
なったタイミングで前記２個の表示メモリ２にロウアド
レスを与え且つ前記サイクル内の同一のタイミングで前
記２個の表示メモリ２にカラムアドレスを与える。従っ
て、デュアルスクリーンを制御する場合に、１組のアド
レスバスにより同一サイクル内での２個のデュアルポー
トＲＡＭを制御できるようになり、よって、簡単な回路
構成で高速表示が可能となる。
御部４は、２画面に分割されたディスプレィ１のそれぞ
れの画面に対応して設けられた２個の表示メモリ２に記
憶されたデータを、前記ディスプレィ１に供給するため
に、１組のアドレスバス３により、同一サイクル内の異
なったタイミングで前記２個の表示メモリ２にロウアド
レスを与え且つ前記サイクル内の同一のタイミングで前
記２個の表示メモリ２にカラムアドレスを与える。従っ
て、デュアルスクリーンを制御する場合に、１組のアド
レスバスにより同一サイクル内での２個のデュアルポー
トＲＡＭを制御できるようになり、よって、簡単な回路
構成で高速表示が可能となる。
【００１６】
【実施例】以下、図２及び図３を参照して、本発明の一
実施例を説明する。図２は、実施例の２画面制御装置の
ブロック構成図を示すもので、同図に於いて、１２は描
画用メモリ内の画像データを表示させるための表示制御
部であり、１４及び１６は２画面分のデュアル（マルチ
）ポートＲＡＭである。ここで、デュアルポートＲＡＭ
１４は、上画面描画用メモリ（ＲＡＭ部）１８と上画面
表示用メモリ（ＳＡＭ部）２０とで成り、またデュアル
ポートＲＡＭ１６は、下画面描画用メモリ（ＲＡＭ部）
２２と下画面表示用メモリ（ＳＡＭ部）２４とで成って
いる。２６は表示用液晶ディスプレィであり、これは上
画面用液晶ディスプレィ２８と下画面用液晶ディスプレ
ィ３０との２画面に分割構成されている。
実施例を説明する。図２は、実施例の２画面制御装置の
ブロック構成図を示すもので、同図に於いて、１２は描
画用メモリ内の画像データを表示させるための表示制御
部であり、１４及び１６は２画面分のデュアル（マルチ
）ポートＲＡＭである。ここで、デュアルポートＲＡＭ
１４は、上画面描画用メモリ（ＲＡＭ部）１８と上画面
表示用メモリ（ＳＡＭ部）２０とで成り、またデュアル
ポートＲＡＭ１６は、下画面描画用メモリ（ＲＡＭ部）
２２と下画面表示用メモリ（ＳＡＭ部）２４とで成って
いる。２６は表示用液晶ディスプレィであり、これは上
画面用液晶ディスプレィ２８と下画面用液晶ディスプレ
ィ３０との２画面に分割構成されている。
【００１７】３２はアドレスバスであり、３４はデータ
バスであって、これらのバス３２，３４は表示制御部１
２から両デュアルポートＲＡＭ１４，１６に共通接続さ
れている。３６は上画面用のデュアルポートＲＡＭ１４
へＲＡＳ（ロウアドレスストローブ）信号を与えるため
のＵＲＡＳ信号線であり、３８は下画面用のデュアルポ
ートＲＡＭ１６へＲＡＳ信号を与えるためのＬＲＡＳ信
号線である。４０は、両デュアルポートＲＡＭ１４，１
６に共通にＣＡＳ（カラムアドレスストローブ）信号を
与えるためのＣＡＳ信号線である。その他のデュアルポ
ートＲＡＭ１４，１６への制御線及び液晶ディスプレィ
２６への制御線は、公知であるので、ここでは説明を省
略する。
バスであって、これらのバス３２，３４は表示制御部１
２から両デュアルポートＲＡＭ１４，１６に共通接続さ
れている。３６は上画面用のデュアルポートＲＡＭ１４
へＲＡＳ（ロウアドレスストローブ）信号を与えるため
のＵＲＡＳ信号線であり、３８は下画面用のデュアルポ
ートＲＡＭ１６へＲＡＳ信号を与えるためのＬＲＡＳ信
号線である。４０は、両デュアルポートＲＡＭ１４，１
６に共通にＣＡＳ（カラムアドレスストローブ）信号を
与えるためのＣＡＳ信号線である。その他のデュアルポ
ートＲＡＭ１４，１６への制御線及び液晶ディスプレィ
２６への制御線は、公知であるので、ここでは説明を省
略する。
【００１８】次に、このような構成に於ける表示制御部
１２の動作を図３のタイミングチャートを参照して説明
する。即ち、データ転送サイクル（Ｓ１）に於いて、上
画面用のＲＡＳ（波形Ａ）が立ち下がると、そのエッジ
（タイミングＴ１）により上画面用のＲＡＭ部１８には
、ロウアドレス（行アドレス）が読み込まれ（波形Ｄ参
照）、それによって選択されたデータ（１行分のデータ
）が上画面用ＳＡＭ部２０に転送される。次に、下画面
用のＲＡＳ（波形Ｂ）が立ち下がり（タイミングＴ２）
、下画面用のＲＡＭ部２２には、ロウアドレス（行アド
レス）が読み込まれ（波形Ｄ参照）、それによって選択
されたデータ（１行分のデータ）が下画面用ＳＡＭ部２
４に転送される。
１２の動作を図３のタイミングチャートを参照して説明
する。即ち、データ転送サイクル（Ｓ１）に於いて、上
画面用のＲＡＳ（波形Ａ）が立ち下がると、そのエッジ
（タイミングＴ１）により上画面用のＲＡＭ部１８には
、ロウアドレス（行アドレス）が読み込まれ（波形Ｄ参
照）、それによって選択されたデータ（１行分のデータ
）が上画面用ＳＡＭ部２０に転送される。次に、下画面
用のＲＡＳ（波形Ｂ）が立ち下がり（タイミングＴ２）
、下画面用のＲＡＭ部２２には、ロウアドレス（行アド
レス）が読み込まれ（波形Ｄ参照）、それによって選択
されたデータ（１行分のデータ）が下画面用ＳＡＭ部２
４に転送される。
【００１９】そして、ＣＡＳ（波形Ｃ）が立ち下がると
（タイミングＴ３）、上，下画面両方のカラムアドレス
（列アドレス）が決定し（波形Ｄ参照）、シリアル転送
サイクル（Ｓ２）に於いて、シリアル転送用クロック（
波形Ｅ）に同期して、上，下画面用のシリアルデータが
同じタイミングで、ＳＡＭ部２０，２４のシリアルポー
トから出力される（波形Ｆ，Ｇ参照）。
（タイミングＴ３）、上，下画面両方のカラムアドレス
（列アドレス）が決定し（波形Ｄ参照）、シリアル転送
サイクル（Ｓ２）に於いて、シリアル転送用クロック（
波形Ｅ）に同期して、上，下画面用のシリアルデータが
同じタイミングで、ＳＡＭ部２０，２４のシリアルポー
トから出力される（波形Ｆ，Ｇ参照）。
【００２０】このように、デュアルスクリーン用の２ブ
ロックのメモリ（２個のデュアルポートＲＡＭ）を制御
する際に、表示制御部からのアドレスバスを共通にし、
ＲＡＳのタイミングを変えることにより、異なるアドレ
ス（行アドレス）を同一サイクル内でアクセスでき、し
かもＣＡＳは共通であるので、ディスプレィへのデータ
転送を同じタイミングで実行できる。
ロックのメモリ（２個のデュアルポートＲＡＭ）を制御
する際に、表示制御部からのアドレスバスを共通にし、
ＲＡＳのタイミングを変えることにより、異なるアドレ
ス（行アドレス）を同一サイクル内でアクセスでき、し
かもＣＡＳは共通であるので、ディスプレィへのデータ
転送を同じタイミングで実行できる。
【００２１】
【発明の効果】本発明によれば、デュアルスクリーンを
制御する場合に、１組のアドレスバスにより同一サイク
ル内での２個のデュアルポートＲＡＭを制御できるよう
になる。よって、簡単な回路構成で高速表示が可能とな
る。
制御する場合に、１組のアドレスバスにより同一サイク
ル内での２個のデュアルポートＲＡＭを制御できるよう
になる。よって、簡単な回路構成で高速表示が可能とな
る。
【図１】本発明の機能ブロック図である。
【図２】実施例の２画面制御装置のブロック構成図であ
る。
る。
【図３】実施例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図４】従来の液晶画面制御装置のブロック構成図であ
る。
る。
【図５】デュアルスクリーンを示す図である。
【図６】従来の２画面制御装置のブロック構成図である
。
。
【図７】デュアルポートＲＡＭの構成を示す図である。
１…ディスプレィ、２…表示メモリ、３…アドレスバス
、４…表示制御部。
、４…表示制御部。
Claims (1)
- 【請求項１】 ２画面に分割されたディスプレィと、
前記分割された画面のそれぞれに対応して設けられ、そ
れぞれ対応する画面に表示すべきデータを記憶する２個
の表示メモリと、前記２個の表示メモリに接続された１
組のアドレスバスと、前記２個の表示メモリに記憶され
たデータを前記ディスプレィに供給するために、前記１
組のアドレスバスにより、同一サイクル内の異なったタ
イミングで前記２個の表示メモリにロウアドレスを与え
且つ前記サイクル内の同一のタイミングで前記２個の表
示メモリにカラムアドレスを与える表示制御部と、を具
備することを特徴とする２画面制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082830A JPH04295927A (ja) | 1991-03-25 | 1991-03-25 | ２画面制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082830A JPH04295927A (ja) | 1991-03-25 | 1991-03-25 | ２画面制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04295927A true JPH04295927A (ja) | 1992-10-20 |
Family
ID=13785321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082830A Pending JPH04295927A (ja) | 1991-03-25 | 1991-03-25 | ２画面制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04295927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1991
- 1991-03-25 JP JP3082830A patent/JPH04295927A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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