JP2966085B2 - 後入れ先出しスタックを備えるマイクロプロセッサ、マイクロプロセッサシステム、及び後入れ先出しスタックの動作方法 - Google Patents

後入れ先出しスタックを備えるマイクロプロセッサ、マイクロプロセッサシステム、及び後入れ先出しスタックの動作方法

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Description

【発明の詳細な説明】 背景技術 1.技術分野 この発明は広義には簡単な低減命令セットコンピュー
タ（RISC）マイクロプロセッサに関する。より詳細に
は、かかるマイクロプロセッサで、たとえば20ドルの価
格でたとえば毎秒２、000万の命令（MIPS）の性能レベ
ルが可能なものに関する。
2.従来の技術 マイクロプロセッサの発明以来、その設計の改善には
二つの異なる方法が用いられてきた、第１の方法ではマ
イクロプロセッサ集積回路中のトランジスタをより多く
しまたより高速にし、さらにより複雑な命令セットを備
えることによって性能の向上が図られた。この方法は、
Motorola 68000やIntel 80X86のシリーズにその例を見
ることができる。この方法は数百のピンアウトを有する
より大きなダイおよびパッケージに向かう傾向にある。
最近では、マイクロプロセッサ集積回路自体とその命
令セットの両方においてより簡単に性能の改善を得るこ
とができると考えられている。この第２の方法はRISCマ
イクロプロセッサを提供するものであり、Sun SPARCやI
ntelのマイクロプロセッサにその例を見ることができ
る。しかし、この方法においても従来の実施態様では多
数のピンアウトを収容するためにマイクロプロセッサの
パッケージは大型となっている。したがって、高性能マ
イクロプロセッサの簡略化が依然として要請されてい
る。
従来の高性能マイクロプロセッサでは、そのマイクロ
プロセッサに対応するのに十分な速度のメモリアクセス
を行うためにマイクロプロセッサへの直接接続を行うた
めの高速スタティックメモリが必要とされる。低速のダ
イナミックランダムアクセスメモリ（DRAM）がこのよう
なマイクロプロセッサに用いられるのは、階層的メモリ
構成においてのみであり、スタティックメモリがマイク
ロプロセッサとDRAMの間のバッファとしてはたらく。
従来のマイクロプロセッサは、マイクロプロセッサ集
積回路上に設けるかあるいは別途設けられるDMAコント
ローラを介してシステム周辺装置のための直接メモリア
クセス（DMA）を提供する。このようなDMAコントローラ
はDMA要求およびDMA応答のルーチン処理を提供すること
ができるが、ある種の処理はマイクロプロセッサの主中
央処理装置（CPU）によって行わなければならない。
発明の開示 この発明の目的は低コストで高性能なマイクロプロセ
ッサ及びマイクロプロセッサシステムを提供することで
ある。
この目的およびそれに関連する目的はここに開示する
新しい高性能の低コストマイクロプロセッサを用いるこ
とによって達成することができる。
この発明の一態様においては、マイクロプロセッサシ
ステムは算術論理演算装置を含む。第１の後入れ先出し
スタックがこの算術論理演算装置に接続されている。こ
の第１の後入れ先出しスタックはこの算術論理演算装置
の第１の入力に接続されたトップ項目を記憶する手段
と、この算術論理演算装置の第２の入力に接続されたネ
クスト（次）項目を記憶する手段を含む。この算術論理
演算装置はトップ項目を記憶する手段に接続された出力
を有する。トップ項目を記憶する手段はレジスタファイ
ルに入力を提供するように接続される。
この発明の別の態様においては、マイクロプロセッサ
システムは中央処理装置、メモリ、中央処理装置をメモ
リに接続するバスを含む。中央処理装置は、算術論理装
置と算術論理装置に接続された後入れ先入れスタックを
含む。後入れ先出しスタックはこの算術論理演算装置の
第１の入力に接続されたトップ項目を記憶する手段と、
この算術論理演算装置の第２の入力に接続されたネクス
ト（次）項目を記憶する手段を含む。算術論理演算装置
はトップ項目を記憶する手段に接続された出力を有す
る。後入れ先出しスタックはラッチとして構成された第
１の複数のスタック要素と、ランダムアクセスメモリと
して構成された第２複数のスタック要素を有する。第１
および第２の複数のスタック要素と中央処理装置は単一
の集積回路内に設けられている。そして、後入れ先出し
スタックが単一の集積回路の外部のランダムアクセスメ
モリとして構成される第３の複数のスタック要素を有す
る。
この発明の更に別の態様においては、マイクロプロセ
ッサは単一の集積回路中のメイン中央処理装置と別の直
接メモリアクセス中央処理装置とを含む。メイン中央処
理装置は算術論理装置、算術論理装置に入力を提供する
ように接続されたトップ項目レジスタとネクスト（次）
項目レジスタ付きの第１の後入れ先出しスタックを有
し、算術論理装置の出力はトップ項目レジスタに接続さ
れており、トップ項目レジスタは内部データバスに入力
を提供するように接続されており、内部データバスはル
ープカウンタに双方向に接続されており、ループカウン
タは減分器に接続されており、内部データバスはスタッ
クポインタ、リターンスタックポインタ、モードレジス
タ、および命令レジスタに双方向に接続されており、内
部データバスはメモリコントローラ、リターン後入れ先
出しスタックのＹレジスタ、Ｘレジスタおよびプログラ
ムカウンタに接続されており、Ｙレジスタ、Ｘレジスタ
およびプログラムカウンタは内部アドレスバスへの出力
を提供し、内部アドレスバスはメモリコントローラへの
と増分器への入力を提供し、増分器は内部データバスに
接続され、直接メモリアクセス中央処理装置はメモリコ
ントローラへの入力を提供し、メモリコントローラはア
ドレス／データバスとランダムアクセスメモリへの接続
のための複数の制御ラインを有するマイクロプロセッ
サ。
この発明の更に別の態様において、マイクロプロセッ
サシステムにおいて後入れ先出しスタックを動作させる
方法が、ラッチとして構成された第１の複数のスタック
要素、ランダムアクセスメモリとして構成された第２の
複数のリスック要素を提供し、第１および第２の複数の
スタック要素をマイクロプロセッサとともに単一の集積
回路内に設け、この単一の集積回路の外部のランダムア
クセスメモリとして構成された第３の複数のスタック要
素を提供し、後入れ先出しスタックに項目を記憶させ、
第２の複数のスタック要素にアクセスすることなく第１
の複数のスタック要素から第１の複数の項目を取り出
し、第１の複数のスタック要素が空であるときは第２の
複数のスタック要素から第１の複数の項目を取り出し、
第３の複数のスタック要素にアクセスすることなく第２
の複数のスタック要素から第２の複数の項目を取り出
し、第２の複数のスタック要素が空であるときは第３の
複数のスタック要素から第２の複数の項目を取り出す。
この発明の上述の目的と関連の目的、利点および特徴
は当該技術に精通するものには、以下のこの発明のより
詳細な説明を図面を参照して検討することにより、いっ
そう容易に理解されるであろう。
図面の簡単な説明 図１はこの発明によるマイクロプロセッサを内蔵する
集積回路パッケージの外平面図である。
図２はこの発明によるマイクロプロセッサのブロック
図である。
図３は図１および図２のマイクロプロセッサを内蔵す
るデータ処理装置の一部のブロック図である。
図４は図２に示すマイクロプロセッサの部分のより詳
細なブロック図である。
図５は図２に示すマイクロプロセッサの他の部分のよ
り詳細なブロック図である。
図６は図３に部分的に示し、また図１−２および図４
−５のマイクロプロセッサを内蔵するデータ処理システ
ムの他の部分のブロック図である。
図７および図８は図３および図６に部分的に示すデー
タ処理システムのレイアウト図である。
図９は単一の集積回路上のデータ処理システムにおけ
るこの発明によるマイクロプロッサの第２の実施例のレ
イアウト図である。
図10は図７および図８のデータ処理システムの一部の
より詳細なブロック図である。
図11は図12に示すシステム部分の動作を理解するのに
有用なタイミング図である。
図12は図７および図８のデータ処理システムの別の部
分のより詳細なブロック図である。
図13は図２に示すマイクロプロセッサの一部のより詳
細なブロック図である。
図14は図３および図７−８に示すシステムの一部のよ
り詳細なブロックおよび概略図である。
図15は図14に示すシステム部分の動作を理解するのに
有用なグラフである。
図16は図４に示すシステム部分の一部を示すより詳細
なブロック図である。
図17は図２に示すマイクロプロセッサの一部のより詳
細なブロック図である。
図18は図17に示すマイクロプロセッサ部分の一部のよ
り詳細なブロック図である。
図19は図18に示すマイクロプロセッサ部分の一部の動
作を理解するのに有用な波形図である。
図20は図４に示すシステム部分の別の部分を示すより
詳細なブロック図である。
図21は図４に示すシステム部分の別の部分を示すより
詳細なブロック図である。
図22および図23は図４に示すシステム部分の別の部分
を示すより詳細なブロック図である。
発明の詳細な説明 概観 この発明のマイクロプロセッサは、 高実行速度と 低システムコスト に対して最適化された32ビットマイクロプロセッサとし
て実施するのが望ましい。この実施例ではマイクロプロ
セッサは20ドルで20MIPSのものと考えることができる。
このプロセッサの重要な特徴は次の通りである。
20MIPSの実行に低コスト汎用ダイナミックRAMを使
用、 １メモリサイクル当たり４命令取り出し、 オンチップ高速ページモードメモリ管理、 外部キャッシュなしで高速実行、 インターフェースチップがほとんど不要、 44ピンSOJパッケージ内に32ビットCPU 命令セットはほとんどの動作を８ビット命令で指定で
きるように構成されている。この考え方の利点は次の通
りである。
プログラムがより小さくなる、 プログラムをより高速に実行することができる。
ほとんどのコンピュータシステムでメモリバスが問題
点になっている。バスは命令の取り出しとデータの取り
出しと記憶に用いられる。単一のメモリバスサイクル中
に四つの命令を取り出す能力はデータ処理に対するバス
の利用可能性を大きく向上させる。
図について、特に図１について説明すると、約0.8イ
ンチの実際の大きさの約100倍の大きさで示した44ピン
プラスティック無導線チップキャリア中のパッケージ化
された32ビットマイクロプロセッサを示す。マイクロプ
ロセッサ50が44ピンパッケージとして設けられるという
点は、通常約200の入出力（I/O）ピンを有する代表的な
マイクロプロセッサと大きく異なっている。マイクロプ
ロセッサ50は２、000万命令／秒（MIPS）の速度とされ
ている。DO−D31のラベルが付いたアドレスおよびデー
タライン52が、次に説明するマイクロプロセッサ50の動
作方法の結果速度を犠牲にすることなくアドレス用とデ
ータ用に共用されている。
ダイナミックRAM 低コスト44ピンパッケージに加えて、この高性能マイ
クロプロセッサ50のもう一つの特殊な側面は、列アドレ
スストローブ（RAS）およびカラムアドレスストローブ
（CAS）I/Oピン54によって示すように、ダイナミックラ
ンダムアクセスメモリ（DRAM）と直接動作する点であ
る。マイクロプロセッサ50の他のI/Oピンには、VDDピン
56、VSSピン58、出力イネーブルピン60、書き込みピン6
2、クロックピン64およびリセットピン66がある。
あらゆる高速コンピュータは動作するには高速で高価
なメモリを必要とする。最も高速なスタティックRAMメ
モリは低速のダイナミックRAMの10倍ものコストがかか
る。このマイクロプロセッサは低コストのダイナミック
RAMを高速ページモードで用いるように最適化されてい
る。ページモードダイナミックRAMはコストをかけずに
スタティックRAMの性能を提供する。例えば、低コスト
の85nsecのダイナミックRAMは高速ページモードで動作
するとき25nsecでアクセスする。マイクロプロセッサチ
ップ上の集積高速ページモード制御はシステムのインタ
ーフェースを簡略化し、高速なシステムを実現する。
マイクロプロセッサ50の詳細を図２に示す。マイクロ
プロセッサ50は、マイクロプロセッサ50を構成する単一
の集積回路中にメイン中央処理装置（CPU）70と別の直
接メモリアクセス（DMA）CPU72を含む。メインCPU70は
それぞれが入力をライン82および84によって算術論理演
算装置（ALU）80に提供するように接続されたトップ項
目レジスタ76と次項目レジスタ78を有する第１の16深後
入れ先出しスタック74を有する。ALU80の出力はライン8
6によってトップ項目レジスタ76に接続されている。82
のトップ項目レジスタの出力もまたライン88によって内
部データバス90に接続されている。
ループカウンタ92がライン96および98によって減分器
94に接続されている。ループカウンタ92はライン100に
よって内部データバス90に双方向接続されている。スタ
ックポインタ102、復帰スタックポインタ104、モードレ
ジスタ106および命令レジスタ108もまたライン110、11
2、114および116によって内部データバス90に接続され
ている。内部データバス90はメモリコントローラ118と
ゲート120に接続されている。ゲート120は復帰後入れ先
出しスタック134のＸレジスタ128、プログラムカウンタ
130およびＹレジスタ132への入力をライン122、124およ
び126上に提供する。Ｘレジスタ128、プログラムカウン
タ130およびＹレジスタ132は内部アドレスバス136への
出力をライン138、140および142上に提供する。内部ア
ドレスバスはメモリコントローラ118と増分器144への入
力を提供する。増分器144はＸレジスタ、プログラムカ
ウンタおよびＹレジスタ132への入力をライン146、12
2、124および126を介して提供する。DMA CPU72はライン
148上にメモリコントローラ118への入力を提供する。メ
モリコントローラ118はアドレス／データバス150と制御
ライン152によってRAM（図示せず）に接続されている。
図２はマイクロプロセッサ50が簡単なアーキテクチャ
を有することを示す。従来のRISCマイクロプロセッサの
設計ははるかに複雑である。たとえば、SPARC RISCマイ
クロプロセッサはマイクロプロセッサ50の３倍のゲート
を有し、Intel 8960 RISCマイクロプロセッサはマイク
ロプロセッサ50の20倍のゲートを有する。このマイクロ
プロセッサの速度はかなりの部分この簡略性に起因す
る。このアーキテクチャはこの簡略性を得るために後入
れ先出しスタックとレジスタ書き込みを用いている。
マイクロプロセッサ50は集積回路チップ上に設けられ
る資源を十分に活用するように調整されたI/Oを内蔵す
る。オンチップラッチによって同じI/O回路を三つの異
なることを処理するのに用いることができる。すなわ
ち、速度を少ししか、あるいは全く犠牲にせずから無ア
ドレス指定、列アドレス指定およびデータを処理するこ
とができる。この三重バス多重化によって拡張すべきバ
ッファの数、相互接続ラインの数、I/Oピンおよび内部
バッファの数を少なくすることができる。
オンチップDRAM制御を備えることによって、スタティ
ックRAMを用いてえることのできる性能と等しい性能を
得ることができる。その結果、メモリをほとんどのRISC
システムに用いられるスタティックRAMのシステムコス
トの1/4で設けることができる。
マイクロプロセッサ50は１メモリサイクルあたり四つ
の命令を取り出すことができる。命令は８ビットフォー
マットであり、これは32ビットマイクロプロセッサであ
る。したがって、システム速度はメモリバス帯域幅の４
倍である。この能力によってマイクロプロセッサが次の
命令を得る速度におけるフォン・ノイマンの障害を突破
することが可能になる。この動作モードは後入れ先出し
スタックとレジスタアレーの使用によって可能となる。
後入れ先出しスタックは二つの出所と一つの行先に対す
る明示アドレスの従来技術ではなく、暗示アドレスを使
用することを可能とする。
ほとんどの命令はマイクロプロセッサ50内で20ナノ秒
で実行される。したがってマイクロプロセッサはパイプ
ライン遅延を用いず50のピークMIPSで命令を実行するこ
とができる。これはマイクロプロセッサ50中の少数のゲ
ートとこのマイクロプロセッサのアーキテクチャの高度
な並行処理の結果である。
図３はI/Oピン52からのDRAM150のアドレス指定に対し
てマイクロプロセッサ50のラインD8−D14上でカラムア
ドレスと列アドレスがどのように多重化されるかを示
す。DRAM150は８個あるうちの一つであるが、ここでは
説明をわかりやすくするため一つのDRAM150のみを示
す。図示するように、ラインD11−D18はそれぞれDRAM15
0の列アドレス入力A0−A8に接続されている。さらに、
ラインD12−D15はDRAM150のデータ入力DQ1−DQ4に接続
されている。出力イネーブル、書き込みおよびカラムア
ドレスストローブピン54はそれぞれライン152によってD
RAM150の出力イネーブル、書き込みおよびカラムアドレ
スストローブ入力に接続されている。列アドレスストロ
ーブピン54は列アドレスストローブ複合ロジック154を
介してライン152および158によってDRAM150の列アドレ
スストローブ入力に接続されている。
D0−D7ピン52（図１）はマイクロプロセッサ50がD11
−D18ピン52に多重化された列アドレスおよびカラムア
ドレスを出力中である時にはアイドル状態である。した
がって、D0−D7ピン52は右寄せされたI/Oが求められる
とき入出力に同時に用いることができる。したがって同
時アドレス指定および入出力を行うことができる。
図４はマイクロプロセッサがいかにして単一のクロッ
クサイクル中での複数命令取り出しと前方命令取り出し
を通じて、DRAMを用いてスタティックRAMを用いる場合
と等しい性能を達成できるかを示す。命令レジスタ108
は32ビット内部データバス90上の四つの８ビットバイト
命令ワード１−４を受け取る。命令レジスタ108の四つ
の命令バイト１−４の位置はバス172、174、176および1
78によってマルチプレクサ170に接続される。マイクロ
プログラムカウンタ180はライン182によってマルチプレ
クサ170に接続される。マルチプレクサ170はバス186に
よって復号器184に接続される。復号器184はライン188
上にマイクロプロセッサ50の他の部分に対する内部信号
を提供する。
各命令バイト１−４の位置の最上位ビット190はライ
ン194によって４入力復号器192に接続される。復号器19
2の出力はライン196によってメモリコントローラ118に
接続される。プログラムカウンタ130は内部アドレスバ
ス136によってメモリコントローラ118に接続され、命令
レジスタ108は内部データバス90によってメモリコント
ローラ118に接続される。アドレス／データバス198と制
御バス200はDRAM150（図３）に接続される。
動作中において、残りの命令１−４の最上位ビット19
0がマイクプロセッサ50のクロックサイクル中に“1"で
あるとき、待ち行列にはメモリ参照命令はない。ライン
196上の復号器192の出力はメモリコントローラ118によ
る他のアクセスを介在させない前方命令取り出しを要求
する。命令レジスタ108中の現在の命令が実行されてい
る間に、メモリコントローラ118はプログラムカウンタ1
30からの四つの命令の次のセットのアドレスを得、その
命令セットを得る。現在の命令セットの実行が完了する
までには次の命令セットを命令レジスタにロードする準
備ができている。
DMA CPU72の詳細を図５に示す。内部データバス90は
メモリコントローラ118とDMA命令レジスタ210に接続さ
れている。DMA命令レジスタ210はバス214によってDMAプ
ログラムカウンタ212に、バス216によって転送サイズカ
ウンタ216に、バス222によって時限転送間隔カウンタ22
0に接続されている。DMA命令レジスタ210はまたライン2
26によってDMA I/OおよびRAMアドレスレジスタ224に接
続されている。DMA I/OおよびRAMアドレスレジスタ224
はメモリサイクル要求ライン228とバス230によってメモ
リコントローラ118に接続されている。DMAプログラムカ
ウンタ212はバス232によって内部アドレスバス136に接
続されている。転送サイズカウンタ216はライン236と23
8によって実行済みDMA命令減分器234に接続されてい
る。実行済みDMA命令減分器234はメモリサイクル応答ラ
イン240上の制御入力を受け取る。転送サイズカウンタ2
16はその計数を終えると、ライン242上にDMAプログラム
カウンタ212への制御信号を提供する。時限転送間隔カ
ウンタ220はライン246および248によって減分器244に接
続されている。減分器244はライン250上のマイクロプロ
セッサシステムクロックからの制御入力を受け取る。
DMA CPU72はそれ自体を制御し、命令を取り出し実行
する能力を有する。これはメインCPU70（図２）に対し
て時間の特定される処理のための双対プロセッサとして
動作する。
図６はデータライン52をあるものは入力ラインとなり
他のものは出力ラインとなるように再構成することによ
ってマイクロプロセッサ50を電気的にプログラム可能な
リードオンリーメモリ（EPROM）260に接続する態様を示
す。データライン52 D0−D7はEPROM 260の対応するデー
タ端子262とのデータのやり取りを可能とする。データ
ライン52 D9−D18はEPROM 260のアドレス端子264にアド
レスを提供する。データライン52 D19−D31はマイクロ
プロセッサ50からの入力をメモリおよびI/O復号ロジッ
ク266に提供する。RAS 0/1制御ライン268はメモリおよ
びI/O復号ロジックがライン270上にDRAM RAS出力を提供
するか、それともライン272上にEPROM260のためのカラ
ムイネーブル出力を提供するかを判定するための制御信
号を提供する。マイクロプロセッサ50のカラムアドレス
ストローブ端子60はライン274上にEPROM260の対応する
端子276への出力イネーブル信号を提供する。
図７および図８はマイクロプロセッサ50、合計２メガ
バイトのMSM514258−10型DRAM 150、Motorolaの50メガ
ヘルツ水晶発振器クロック282、I/O回路284、および272
56型EPROM 260を内蔵するワンカードデータ処理システ
ム280の前後を示す。I/O回路284は74HC04型高速16進イ
ンバータ回路286、IDT39C828型10ビット反転バッファ回
路288、IDT39C822型10ビット反転レジスタ回路290、お
よび二つのIDT39C823型９ビット非反転レジスタ回路292
を含む。カード280はさらに最大12V型直流−直流変換器
回路294、34ピン２アンプ型ヘッダ296、同軸雌電源コネ
クタ298、および３ピンアンプ直角ヘッダ300を加えてな
る。カード280はより大きなシステムに内蔵するかある
いは内部開発ツールとして用いることのできる低コスト
の埋め込み可能な製品である。
マイクロプロセッサ50はダイナミックRAMと非常に密
接に働くように設計された非常に高性能（50MHz）なRIS
C型32ビットCPUである。マイクロプロセッサ50は単一CP
U構成で可能な理論上の性能限界に近づくものである。
最終的にはマイクロプロセッサ50もその他のいかなるプ
ロセッサもバス帯域幅とバスパスの数によって制約され
る。クリティカルパスはCPUとメモリの間にある。
バス帯域幅とバスパスの問題に対する解決法の一つに
CPUをメモリチップ上に直接集積してすべてのメモリにC
PUへの直接バスを設ける方法がある。図９は単一の集積
回路312中に１メガビットのDRAM311と一体に設けた別の
マイクロプロセッサ310を示す。この発明以前にはこの
解決法は実用的なものではなかった。それはほとんどの
高性能CPUはそれ自体で500、000から１、000、000個の
トランジスタと非常に大きなダイサイズを要するためで
ある。マイクロプロセッサ310は図１−８のマイクロプ
ロセッサ50と等価である。マイクロプロセッサ50と310
はデュアルプロセッサ70および72（図２）あるいは314
および316（より小さいメモリ）用に50、000個以下のト
ランジスタしか必要としない現在あるものの中で最もト
ランジスタ効率の高い高性能CPUである。マイクロプロ
セッサ50および310の非常に高い速度は、ある程度まで
は能動素子の数が少ないことの結果である。基本的には
珪素が少ないほど、電子はそれが目指す場所により速く
到着することができる。
したがって、マイクロプロセッサ310はメモリチップ
ダイ312上での集積に適した唯一のCPUである。基本マイ
クロプロセッサ50にDRAMアレー311への近接を利用する
簡単な変更を加えることによってもマイクロプロセッサ
50のクロック速度を50％あるいはそれ以上増大させるこ
とができる。
DRAMダイ312上のマイクロプロセッサ310のコアは自動
系から周辺制御までの幅広いアプリケーションに必要な
速度と機能のほとんどを提供する。しかし、集積CPU 31
0/DRAM 311の考え方は多重プロセッサによる解決法によ
って非常に多量の計算を要する問題を解決する方法を大
きく変革する可能性を有するものである。CPU 310/DRAM
311の組合せはフォン・ノイマンの障害を多数のCPU/DR
AMチップ312に分散することによって排除する。マイク
ロプロセッサ310は多重処理を行うための特に良好な核
である。なぜなら、これはSDIターゲッティングアレー
を念頭に設計されており、プロセッサ間の効率的な通信
に対する備えがなされているためである。
従来の多重プロセッサの実施はCPUの能力を十分に生
かすことができないことに加えて、非常に高価であっ
た。多重プロセッサシステムは通常多数の基板レベルあ
るいはボックスレベルのコンピュータから構成される。
その結果、非常に多量のハードウエアとそれに対応する
配線、電力消費、および通信上の問題が発生するのが常
である。システムが相互接続されるまでに、インターフ
ェースを得るためだけのためにバス速度の50％もが使用
される。
さらに、多重プロセッサシステムのソフトウエアは数
が少ない。多重プロセッサシステムは、一つのCPUに多
くの仕事をさせ他はアイドル状態にするシステムソフト
ウエア中の不適切な負荷分担によって簡単に故障するこ
とがある。近年、システムソフトウエアは大きく進歩
し、UNIX V.4をも多重処理を支援するように改善するこ
とができる。DUAL SystemsやUNISOFTといったメーカー
の製品には68030型マイクロプロセッサシステム上で信
頼性のあるはたらきをするものもある。
マイクロプロセッサ310のアーキテクチャはインター
フェース上の摩擦のほとんどを解消する。これは最大64
個のCPU 130/RAM 311プロセッサはバッファやラッチを
用いず相互通信を行うことができるためである。チップ
312はそれぞれが約40MIPSの列速度を有する。これは、D
RAM 311をCPU 310の隣に配置することによってマイクロ
プロセッサ310の命令サイクルをマイクロプロセッサ50
の半分にすることができるためである。これらのチップ
312の64チップアレーは他の既存のいかなるコンピュー
タよりも強力である。このようなアレーは３×５カード
上に載り、価格はファックシミリ機より低く、小型テレ
ビと同じ電力を消費する。
価格対性能比の劇的な変化は常に既存のアプリケーシ
ョンに変化をもたらし、また新しいアプリケーションを
生み出す。共通総称並行処理アルゴリズムは重畳／高速
フーリエ変換（FFT）／パターン認識を処理する。集積
回路312を用いて可能な製品で興味深いものとしては、
高速読み取り機、リアルタイム音声認識、音声語翻訳、
リアルタイムロボットビジョン、顔から人間を識別する
製品、および自動車や航空機の衝突回避システムなどが
ある。
高密度テレビ（HDTV）画像を改善する、あるいはHDTV
情報をより小さな帯域幅に圧縮するためのリアルタイム
プロセッサは非常に実現の可能性の高いものである。HD
TVにおける負荷分担は非常に簡単である。色とフレーム
にしたがってタスクを分割するには６、９あるいは12の
プロセッサが必要となる。実際にはマイクロプロセッサ
310に一体化された４メガRAMが必要となる。
マイクロプロセッサ310は以下のような仕様である。
制御ライン ４−パワー／グラウンド １−クロック 32−データI/O ４−システム制御 外部メモリ取り出し 外部メモリ取り出し 自動増分 Ｘ 外部メモリ取り出し 自動減分 Ｙ 外部メモリ書き込み 外部メモリ書き込み 自動増分 Ｘ 外部メモリ書き込み 自動減分 Ｙ 外部PROM取り出し すべてのＸレジスタをロード すべてのＹレジスタをロード すべてのPCレジスタをロード ＸとＹの入れ替え 命令取り出し PCに追加 Ｘに追加 写像レジスタ書き込み 写像レジスタ読み出し レジスタ構成 マイクロプロセッサ310 CPU316コア カラムラッチ１（1024ビット）32×32MUX スタックポインタ（16ビット） カラムラッチ２（1024ビット）32×32MUX スタックポインタ（16ビット） プログラムカウンタ 32ビット X0レジスタ 32ビット（オンチップアクセスに対して
のみ起動） Y0レジスタ 32ビット（オンチップアクセスに対して
のみ起動） ループカウンタ 32ビット DMA CPU 314コア DMA プログラムカウンタ 24ビット 命令レジスタ 32ビット I/O およびRAM アドレスレジスタ 32ビット 転送サイズカウンタ 12ビット インターバルカウンタ 12ビット 基本チップ312のメモリ拡張を提供するために、イン
テリジェントDRAMを生成することができる。このチップ
は、プログラムカウンタ、ＸレジスタおよびＹレジスタ
の三つのオンチップアドレスレジスタを備えることによ
って集積回路312との高速動作に対して最適化される。
その結果、インテリジェントDRAMにアクセスするために
はアドレスを必要とせず、総アクセスサイクルは10nsec
と短くすることができる。それぞれの拡張DRAMは三つの
レジスタのコピーを保持し、そのメモリアドレスを指定
するためのコードによって識別される。この三つのレジ
スタへの増分あるいは追加は実際にはメモリチップ上で
発生する。最大64のインテリジェントDRAM周辺装置によ
って、マルチプレクサやバッファの導入によって速度を
犠牲にすることなく大型システムの作成が可能となる。
マイクロプロセッサ310とマイクロプロセッサ50の間
にはある種の相異点があり、これはマイクロプロセッサ
310をDRAM 311と同じダイ312上に設けることに起因す
る。DRAM 311を一体化すると既存のオンチップDRAM 311
回路の活用を可能とするようなマイクロプロセッサ310
のアーキテクチャ上の変更が可能となる。列とカラムの
設計はメモリアーキテクチャに備わっている。DRAM 311
はまず1024ビットの列を選択し、それをカラムラッチに
記憶し、次にそれらのビットのうちの一つを読み出しあ
るいは書き込みすべきデータとして選択することによっ
てメモリアレー中のランダムなビットにアクセスする。
データのアクセスに要する時間は列アクセスとカラム
アクセスに分けられる。カラムラッチに記憶済みのデー
タの選択はランダムなビットの選択より少なくとも６倍
高速である。マイクロプロセッサ310は多数のカラムラ
ッチを作成し、それらをキャッシュおよびシフトレジス
タとして用いることによってこの高速性を活用する。新
しい情報の列を選択することはその結果得られる大きな
バス帯域幅によって1024ビットの読み出しおよび書き込
みを実行することと考えることができる。
1.マイクロプロセッサ50はその32ビットの命令レジスタ
108（図２および図４参照）を四つの８ビット命令のた
めのキャッシュとして取り扱う。DRAM 311はカラムビッ
トに対して1024ビットラッチを保持するため、マイクロ
プロセッサ310はこのカラムラッチを128の８ビット命令
のためのキャッシュとして取り扱う。したがって、ほと
んど常に次の命令がすでにキャッシュの中に存在してい
る。キャッシュ内の長いループもまた可能であり、マイ
クロプロセッサ50中の四つの命令ループより有用であ
る。
2.マイクロプロセッサ50はパラメータスタックとリター
ンスタック用に二つの16×32ビットディープレジスタア
レー74および134（図２）を用いる。マイクロプロセッ
サ310は二つの別の1024ビットカラムラッチを作成し
て、二つの32×32ビットアレーに等価なものを提供す
る。これはレジスタアレーの倍の速度でアクセスするこ
とができる。
3.マイクロプロセッサ50はビデオシフトレジスタへの入
出力に用いることのできるDMA能力を有する。マイクロ
プロセッサ310はさらに別の1024ビットカラムラッチ
を、CRT表示装置を直接駆動するための長いビデオシフ
トレジスタとして用いる。カラー表示に対しては、三つ
のオンチップシフトレジスタを用いることもできる。こ
れらのシフトレジスタは画素を最大100MHzで転送するこ
とができる。
4.マイクロプロセッサ50は外部の32ビットバスを介して
メモリにアクセスする。マイクロプロセッサ310のため
のメモリ311のほとんどは同じダイ312上にある。外部か
らより多くのメモリにアクセスするには８ビットバスを
用いて行う。その結果マイクロプロセッサ50に比べてダ
イ、パッケージ、および電力消費が小さくなる。
5.マイクロプロセッサ50はその動作電力の約３分の１を
I/Oピンとその関連のキャパシタンスの充電および放電
に用いる。マイクロプロセッサ50に接続されたDRAM150
（図８）はI/Oドライバ内でその電力のほとんどを消費
する。マイクロプロセッサ310システムの消費電力はマ
イクロプロセッサ50の約10分の１である。これはプロセ
ッサ310に隣接してDRAM 311を有することによって充電
および放電すべき外部キャパシタンスのほとんどが除去
されるためである。
6.多重処理とはこの解決法の速度を上げるために計算タ
スクを多数のプロセッサの間で分担することを意味す
る。多重処理の普及は、現在の個々のプロセッサの費
用、さらにプロセッサ間の通信能力上の限度から制約さ
れている。マイクロプロセッサ310は多重プロセッサの
有望な候補である。これはチップ312がメモリ付きの単
一のコンピュータであり、低コストと物理的なコンパク
トさが実現されているためである。
ビデオ出力を行うためにマイクロプロセッサ310に実
施されるシフトレジスタもまたプロセッサ間通信リンク
として構成することができる。INMOSトランスピュータ
は同様な戦略を意図したものであったが、速度ははるか
に低く、またマイクロプロセッサ310のカラムラッチア
ーキテクチャに備わっている性能上の利点を有していな
い。シリアル入出力は多くの多重プロセッサ構成におい
ては多数の隣合うプロセッサが通信を行うため不可欠で
ある。一つのキューブに六つのプロセッサがある。各プ
ロセッサは次のラインを用いて通信する。
DATA IN CLOCK IN READY FOR DATA DATA OUT DATA READY? CLOCK OUT 各プロセッサのオンチップDRAM 311を初期化するのに
特殊なスタートアップシーケンスが用いられる。
マイクロプロセッサ310のカラムラッチアーキテクチ
ャは隣合うプロセッサが内部レジスタあるいは他のチッ
プ312の命令キャッシュにさえ直接情報を送ることを可
能にする。この技術は既存のプロセッサには用いられて
いない。これは緊密に結合されたDRAMシステムにおいて
のみ性能を向上させるためである。
7.マイクロプロセッサ50のアーキテクチャは二種類のル
ープ構造を提供する。すなわち、LOOP−IF−DONEと、MI
CRO−LOOPである。前者はループアドレスへの入口点の
記述に８ビットから24ビットのオペランドを要する。後
者はループ全体を四つの命令待ち行列内で実行し、ルー
プ入口点はこの待ち行列中の第１の命令を意味する。こ
の待ち行列中のループは外部命令取り出しを行うことな
く動作し、最大で長いループ構成体の三倍の速度で実行
する。マイクロプロセッサ310はこのわずかな違いの二
つの構成対を保持する。マイクロプロセッサ310のマイ
クロループは、待ち行列の長さが1024ビットあるいは12
8の８ビット命令である点を除いてマイクロプロセッサ5
0の動作と同様に機能する。したがって、マイクロプロ
セッサ310のマイクロループは四つの８ビット命令マイ
クロプロセッサ50の待ち行列では不可能なジャンプ、分
岐、呼び出しおよび即時操作を含みうるものである。
マイクロプロセッサ50のマイクロループは簡単なブロ
ック移動と比較機能を実行できるだけである。より大き
なマイクロプロセッサ310の待ち行列はデジタル信号処
理あるいは浮動小数点アルゴリズムの全体がこの待ち行
列の中で高速でループすることを可能にする。
マイクロプロセッサ50は実行の再指令を行う次の四つ
の命令を提供する。
CALL BRANCH BRANCH−IF−ZERO LOOP−IF−NOT−DONE これらの命令は８、16、あるいは24ビットの長さの可
変長アドレスオペランドを取る。マイクロプロセッサ50
の次アドレスロジックはこの三つのオペランドを現在の
プログラムカウンタに加算あるいは減算することによっ
てこれらを同様に取り扱う。マイクロプロセッサ310に
ついては、16および24ビットオペランドはマイクロプロ
セッサ50の16および24ビットオペランドと同様に機能す
る。この８ビットクラスのオペランドはこの命令待ち行
列中で全体が動作するように反転される。したがって、
次のアドレス決定を速く行うことができる。これはアド
レスの32ビットではなく10ビットだけが関係するためで
ある。10ビット以降では桁上げも借りも発生しない。
8.マイクロプロセッサ310のCPU 316は狭いDRAMダイ312
上に載る。チップサイズを可能な限り小さくするため、
マイクロプロセッサ50のDMAプロセッサ72をより一般的
なDMAコントローラ314に置き換えた。DMAはマイクロプ
ロセッサ310に用いて次の機能を実行する。
CRTへのビデオ出力 多重プロセッサのシリアル通信 ８ビットパラレル入出力 DMA コントローラ314はシリアル転送とパラレル転送
の両方を同時に維持することができる。以下のDMAの出
所および行先がマイクロプロセッサ310によって支援さ
れる。
三つの出所は別の1024ビットバッファと別の入出力ピ
ンを用いる。したがって、この三つはすべて干渉し合う
ことなく同時に活動状態になりうる。
マイクロプロセッサ310は、単一の多重プロセッサシ
リアルバッファあるいは各チャンネルのための別個の送
受信バッファのいずれかを用いて実施することができ、
これによって６個のプロセッサ間での同時双方向通信が
可能である。
図10と図11はマイクロプロセッサ50に用いられるPROM
DMAの詳細を示す。マイクロプロセッサ50の実行は最高
速のPROM以外のいかなるものより速い。PROMはマイクロ
プロセッサ50のシステムにおいてプログラムの部分ある
いはプログラム全体を記憶するのに用いられる。マイク
ロプロセッサ50は低コストの低速PROMから高速DRAMへの
実行のためのプログラムのローディングを可能とする電
源投入時の機能を提供する。この機能を実行するロジッ
クはDMAメモリコントローラ118の一部である。この動作
はDMAに近いが同一ではない。これは四つの８ビットバ
イトをマイクロプロセッサ50上にアセンブルし、次にDR
AM 150に書き込まなければならないためである。
マイクロプロセッサ50は三重多重化データおよびアド
レスバス350を介してDRAM 150と直接インターフェース
する。この三重多重化データおよびアドレスバス350はR
ASアドレス、CASアドレスおよびデータを搬送する。一
方、EPROM 260は非多重化バスによって読み出される。
したがって、マイクロプロセッサ50はデータおよびアド
レスラインの多重化を解きEPROMデータの８ビットを読
み出す特殊モードを有する。四つの８ビットバイトはこ
のようにして読み出される。多重化データバス350は再
びオンされ、DRAM 150にデータが書き込まれる。
マイクロプロセッサ50がRESET状態を検出すると、プ
ロセッサはメインCPU 70を停止させ、モードＯ（PROM L
OAD）命令をDMA CPU 72命令レジスタに送る。このDMA命
令はメモリコントローラにEPROM 260のデータをメモリ
の通常のアクセス時間の８倍で読み出すように指令す
る。50MHzのマイクロプロセッサ50を想定すると、これ
は320nsecのアクセス時間を意味する。この命令はまた
次のことを示す。
ロードすべきEPROM 260の選択アドレス、 転送すべき32ビットワードの数、 転送先のDRAM 150のアドレス、 一つの32ビットワードをEPROM 260からDRAM 150に転
送する動作のシーケンスは次の通りである。
1. RASが352でローになり、上位アドレスビットからの
EPROM 260選択情報をラッチする。
2. （通常DRAM CASアドレスと呼ばれるものからなる）
12のアドレスビットと２バイトの選択ビットがEPROM260
のアドレスピンに行くバス350に乗せられる。これらの
信号はEPROM 260からのデータがマイクロプロセッサ50
に読み込まれるまでライン上に残る。第１のバイトにつ
いては、バイト選択ビットは２値的には00である。
3. CASが354でローになり、EPROM 260のデータを外部
アドレス／データバス350の下位の８ビット上にイネー
ブルする。このサイクルのこの部分においては外部アド
レス／データバス350の下位の８ビットは入力として機
能するが、バスの残りの部分は依然として出力として働
いていることを認識することが重要である。
4. マイクロプロセッサ50はこれらの八つの最下位ビッ
トを内部的にラッチし、それらを８ビット左にシフトし
てそれらを次の有意バイト位置にシフトする。
5. バイトアドレス01でステップ２、３および４が繰り
返される。ラッチし、それらを８ビット左にシフトし 6. バイトアドレス10でステップ２、３および４が繰り
返される。ラッチし、それらを８ビット左にシフトし 7. バイトアドレス11でステップ２、３および４が繰り
返される。
8. CASが356でハイになり、EPROM 260をデータバスか
ら取り外す。
9. CASが358でハイになり、EPROM 260をアクセスの終
了を示す。
10. RASが360でローになり、上位アドレスビットから
のDRAM選択情報をラッチする。同時に、RASアドレスビ
ットがDRAM 150にラッチされる。DRAM 150が選択され
る。
11. CASが362でローになり、DRAM 150 CASアドレスを
ラッチする。
12. マイクロプロセッサ50が前にラッチされたEPROM 2
60の32ビットデータを外部アドレス／データバス350に
乗せる。Ｗが364でローになり、この32ビットをDRAM 15
0に書き込む。
13. Ｗが366でハイになる。CASが368でハイになる。こ
の過程が次のワードに対して続けられる。
図12はマイクロプロセッサ50のメモリコントローラ11
8の詳細を示す。動作中には、バス要求はそれらがサー
ビスされるまで存在し続ける。CPU 70の要求には370に
おいて、1:パラメータスタック、2:リターンスタック、
3:データ取り出し、4:命令取り出しの順に優先順位が付
けられる。その結果得られるCPU要求信号およびDMA要求
信号はバス要求として374でバス許可信号を提供するバ
ス制御372に供給される。内部アドレスバス136とDMAカ
ウンタ376はマルチプレクサ378に入力を提供する。列ア
ドレスとカラムアドレスのいずれかがマルチプレクサ37
8からの出力である多重化されたアドレスバス380への出
力として提供される。多重化アドレスバス380と内部デ
ータバス90はそれぞれマルチプレクサ382へのアドレス
入力とデータ入力を提供する。シフトレジスタ384はラ
イン390および392上にマルチプレクサ386への列アドレ
スストローブ（RAS）１と二つの制御信号を、またマル
チプレクサ388へのカラムアドレスストローブ（CAS）１
と二つの制御信号を供給する。シフトレジスタ384もま
た出力イネーブル（OE）信号と書き込み（Ｗ）信号をラ
イン394および396上に、また制御信号をマルチプレクサ
382へのライン398上に供給する。シフトレジスタ384は
ライン400上のRUN信号を受取り、メモリサイクルを発生
し、アクセスが完了したときライン402上にMEMORY READ
Y信号を供給する。
スタック／レジスタアーキテクチャ ほとんどのマイクロプロセッサは変数の一時記憶用に
オンチップレジスタを用いる。オンチップレジスタはオ
フチップRAMより高速にデータにアクセスする。一時記
憶にオンチップ後入れ先出しスタックを用いるマイクロ
プロセッサはごくわずかである。
スタックは出所レジスタと行先レジス他の選択を不要
とするため、オンチップレジスタに比べ高速に動作する
という利点を有する。（数理動作あるいは論理動作には
常に上の二つのスタック項目が出所として、またスタッ
クの上部が行先として用いられる。）このスタックの欠
点はある種の動作が繁雑になることである。特に、ある
種のコンパイラアクティビティでは効率上オンチップレ
ジスタを必要とする。
図13に示すように、マイクロプロセッサ50はオンチッ
プレジスタ134とスタック74の両方を提供し、この両者
の利点を有する。
利点： 1. スタックの演算とロジックの速度は等価なレジスタ
だけを有する機械でえられる速度の二倍である。ほとん
どのプログラマーおよび最適化コンパイラはこの機能を
利用することができる。
2. 16のレジスタをローカル変数の記憶に用いることが
でき、ローカル変数は計算を行うためにスタックに転送
することができる。変数のアクセス速度は厳密なスタッ
ク機械で可能な速度の三倍から四倍である。
スタック74/レジスタ134の組合せアーキテクチャはこ
れまで最適化コンパイラおよび転送と数理／ロジック命
令の混合をコンピュータの設計者たちが的確に理解して
いなかったために用いられなかった。
適応メモリコントローラ マイクロプロセッサは小さなメモリ構成あるいは大き
なメモリ構成で機能するように設計しなければならな
い。データライン、アドレスラインおよび制御ラインに
加えられるメモリ負荷が増えるにつれて、信号のスイッ
チング速度は低下する。マイクロプロセッサ50はアドレ
ス／データバスを三様に多重化し、したがって位相間の
タイミングが重要である。この問題の対する従来のアプ
ローチは、バスの位相の間に大きな時間マージンを設け
てシステムがそれに接続された少数あるいは多数のメモ
リチップとともに機能するようにするというものであ
る。この場合速度を50％も犠牲にしなければならない。
図14に示すように、マイクロプロセッサ50はフィード
バック技術を用いて、プロセッサがメモリバスのタイミ
ングを小さな負荷に対しては速く、大きな負荷に対して
は遅く調整することを可能とする。マイクロプロセッサ
50からの出力イネーブル（OE）ライン152は回路基板上
のすべてのメモリ150に接続されている。マイクロプロ
セッサ50への出力イネーブルライン152上のローディン
グは接続されたメモリ150の数に直接関係している。OE1
52が読み出しの後どれだけ急速にハイになるかをモニタ
ーすることによって、マイクロプロセッサ50はいつデー
タホールド時間が満足されたかを判定し、バス上に次の
アドレスを置く。
OEライン152のレベルはマイクロプロセッサのメモリ
コントローラへのライン上に内部READY信号を発生するC
MOS入力バッファ410によってモニターされる。図15のグ
ラフのカーブ414および416は負荷の軽いメモリシステム
と負荷の大きいメモリシステムに見られる立ち上がり時
間の相違を示す。OEライン152がREADY信号を発生する所
定のレベルに達したとき、ドライバ418はOEライン152上
に出力イネーブル信号を発生する。
命令キャッシュ中のスキップ マイクロプロセッサ50は各メモリサイクルで四つの８
ビット命令を取り出し、図16に示すようにそれらを32ビ
ット命令レジスタ108に記憶する。あるクラスの“テス
トおよびスキップ”命令は四つの命令キャッシュ内で非
常に高速なジャンプ動作を非常に急速に実行することが
できる。
スキップ条件： always ACCはゼロではない ACCは負 桁上げフラグ＝論理１ never ACC＝ゼロ ACCは正 桁上げフラグ＝論理０ スキップ命令の位置は32ビット命令レジスタ108中の
四つのバイト位置のどれであってもよい。テストが成功
である場合、スキップは命令レジスタ108中の残りの一
つ、二つあるいは三つの８ビット命令を飛び越え、次の
四つの命令のグループのレジスタ108へのローディング
を発生させる。図示するように、このスキップ動作はラ
イン422上で２ビットマイクロ命令カウンタ180をゼロに
リセットし、同時に次の命令グループをレジスタ108に
ラッチすることによって実施することができる。命令レ
ジスタ中のスキップに続くいかなる命令も新しい命令に
よって重ね書きされ実行されない。
スキップの利点は最適化コンパイラおよびスマートプ
ログラマがより長い条件つきのジャンプ命令の代わりに
それを頻繁に用いることができるという点である。スキ
ップはまたループがカウントダウンするとき、あるいは
スキップが次の命令グループにジャンプするとき出るマ
イクロループを可能とする。その結果非常に高速なコー
ドが得られる。
（PDP−８やData GeneralのNOVAといった）他の機械
は単一の命令をスキップする能力を提供する。マイクロ
プロセッサ50は最大で三つの命令をスキップする能力を
提供する。
命令キャッシュ中のマイクロループ マイクロプロセッサ50は命令レジスタ108中の一つか
ら三つの命令を繰り返し実行するためのマイクロループ
命令を提供する。このマイクロループ命令は内部データ
バス90に接続されたループカウンタ92（図２）と連動し
て機能する。マイクロループを実行するために、プログ
ラムがループカウンタ92中の計数値を記憶する。マイク
ロループは命令レジスタ108の第１、第２、第３あるい
は最終バイト420に入れることができる。第１の位置に
入れた場合、実行によってループカウンタ92に記憶され
た数にマシンサイクルを掛けたものに等しい遅延が作成
されるだけである。第２、第３あるいは最終バイト420
に入れられた場合、マイクロループ命令が実行されると
ループ計数値がゼロであるかどうかがテストされる。ゼ
ロである場合、次の命令が継続して実行される。ゼロで
ない場合、ループカウンタ92が減分され、２ビットマイ
クロ命令カウンタがクリアされ、命令レジスタ中の前の
命令が再度実行される。
マイクロループはブロック移動と探索動作に有用であ
る。命令レジスタ108の外への完全なブロック移動を実
行することによって、移動速度が二倍になる。これはメ
モリサイクルが命令取り出しと共用されるのではなく、
そのすべてが移動に用いられるためである。このような
マイクロループのハードウエアによる実施態様は、相当
する機能を有する従来のソフトウエアによる実施よりは
るかに高速である。
最適CPUクロックスキーム 高速マイクロプロセッサの設計者は広い温度範囲、広
い電圧揺動範囲、および半導体加工の大きなばらつきに
対しても動作する製品を作らなければならない。温度、
電圧および加工はすべてトランジスタの伝搬遅延に影響
する。従来、CPUの設計はこの三つのパラメータが悪い
場合に回路が定格クロック速度で動作するように成され
る。その結果、設計は論理上の最高性能の半分の速度で
クロックしなければならないようなものになり、悪い条
件でも適切に動作する。
マイクロプロセッサ50は図17−図19に示す技術を用い
てシステムクロックとそれに要する位相を発生する。ク
ロック回路430は処理性能をテストするのに用いられる
周知の“リングオシレータ”である。クロックはマイク
ロプロセッサ50の他の部分と同じシリコンチップ上に製
作される。
リングオシレータの周波数は温度、電圧および加工の
パラメータによって決まる。室温では周波数は100MHz近
辺である。摂氏70度では速度は50MHzである。リングオ
シレータ430はシステムクロックとして有用であり、そ
の段431は図19に示す位相０−位相３の出力433を生成す
る。これはその性能が同じシリコンダイ上の他のすべて
のトランジスタに同じ影響を及ぼすパラメータを反映す
るためである。リングオシレータ430からシステムタイ
ミングを発生することによって、CPU 70は常に可能な最
大周波数で動作するが速くなりすぎることはない。たと
えば、あるダイの加工が不良でトランジスタ速度が低い
場合、マイクロプロセッサ50のラッチとゲートは通常よ
り低速で動作する。マイクロプロセッサ50のリングオシ
レータクロック430はラッチやゲートと同じダイ上の同
じトランジスタから作られるため、これもまた低速で動
作し（低い周波数で発振する）、チップのロジックの残
りが適正に動作することを可能とする補償を提供する。
非同期／同期CPU ほとんどのマイクロプロセッサはすべてのシステムタ
イミングを一つのクロックから発生する。この場合の問
題点は、システムの異なる部分がすべての動作の速度を
低下させる可能性があることである。マイクロプロセッ
サ50は図17に示すようなデュアルクロックスキームを提
供し、CPU 70はメモリコントローラ118（図２）の一部
をなすI/Oインターフェース432と非同期に動作し、I/O
インターフェース432はメモリとI/O装置の外界と同期し
て動作する。CPU 70は適応リングカウンタクロック430
を用いて可能な最高の速度で動作する。速度は温度、電
圧および加工に応じて四倍に変化する。ビデオ表示更新
やディスクドライブ読み出しおよび書き込み等の動作に
ついては外界はマイクロプロセッサ50に同期していなけ
ればならない。この同期はI/Oインターフェース432によ
って行われ、I/Oインターフェース432の速度は従来の水
晶クロック434によって制御される。インターフェース4
32はマイクロプロセッサ50からのメモリアクセス要求を
処理し、I/Oデータの存在を確認する。マイクロプロセ
ッサ50は一つのメモリサイクル中で最大で四つの命令を
取り出し、別のメモリアクセスを要求する前に非常に有
用な作業を行うことができる。CPU 70の可変速度をI/O
インターフェース432の固定速度から減結合することに
よって、それぞれが最適な性能を達成することができ
る。CPU 70とインターフェース432の再結合はライン436
上のハンドシェーク信号によって行われ、データ／アド
レスはバス90、136を通過する。
DRAMチップに埋め込まれた非同期／同期CPU DRAM 311とCPU 314（図９）が同じダイに配置される
とき、システム性能はさらに増強される。トランジスタ
の近接性はDRAM 311とCPU 314のパラメータが互いに密
接に追従しあうことを意味する。室温では、CPU 314が1
00MHzで動作するだけではなく、DRAM 311はそれに対応
するに十分な速度でアクセスする。I/Oインターフェー
ス432によって行われる同期はDMAとI/Oポートの読み出
しおよび書き込みのためのものである。システムによっ
ては（たとえば計算機のように）I/O同期を全く必要と
しないものもあり、I/Oクロックはリングカウンタクロ
ックに結合される。
可変幅オペランド 多くのマイクロプロセッサは可変幅オペランドを提供
する。マイクロプロセッサ50は同じ演算コードを用いて
８、16、あるいは24ビットのオペランドを処理する。図
20には32ビット命令レジスタ108と８ビット命令を選択
する２ビットマイクロ命令レジスタ180を示す。二つの
クラスのマイクロプロセッサ50の命令は８ビットより大
きい場合がある。すなわち、ジャンプクラスと即時クラ
スである。ジャンプあるいは即時演算コードは８ビット
であるが、オペランドの長さは８、16あるいは24ビット
である場合がある。これが起こりうるのは、オペランド
は命令レジスタ中で右寄せされなければならないためで
ある。これはオペランドの最下位ビットが常に命令レジ
スタの最下位ビットに位置することを意味する。マイク
ロ命令カウンタ180は実行すべき８ビット命令を選択す
る。ジャンプあるいは即時命令が復号されると、２ビッ
トマイクロ命令カウンタの状態が必要な８、16、あるい
は24ビットのオペランドをデータバスのアドレス上に選
択する。選択されなかった８ビットバイトには復号器44
0とゲート442の動作によってゼロがロードされる。この
技術の利点は他のマイクロプロセッサ中の異なるオペラ
ンドサイズを指定するのに必要な演算コードの数を節約
できることである。
三倍長スタックキャッシュ コンピュータの性能はシステムメモリの帯域幅に直接
関係している。メモリが高速であるほどコンピュータも
高速である。高速メモリは高価であり、したがって少量
の高速メモリをそれが必要とされるメモリアドレスに移
動させる技術が開発されている。多量の低速メモリが高
速メモリによって恒常的に更新され、それによって大き
な高速メモリアレーの外観を呈している。この技術の一
般的な実施態様は高速メモリキャッシュとして知られて
いる。このキャッシュはメモリアクセスの衝撃を和らげ
る高速で動作するショックアブソーバと考えることがで
きる。ショックを吸収できる以上のメモリが必要とされ
るとき、これは底をつき低速メモリがアクセスされる。
大半のメモリ動作はこのショックアブソーバ自体で処理
することができる。
マイクロプロセッサ50のアーキテクチャは上部の二つ
のスタック位置76および78に直接結合されたALU 80（図
２）を有する。したがってスタック74のアクセス時間は
プロセッサの実行速度に直接影響を及ぼす。マイクロプ
ロセッサ50のスタックアーキテクチャは図21に示す三倍
長キャッシュ技術に特に適しており、この三倍長キャッ
シュ技術はオンチップラッチ450の速度で動作する大き
なスタックメモリの外観を呈する。ラッチ450はこのチ
ップ上に設けられる最高速の形態のメモリ素子であり、
わずか3nsecでデータを送る。しかし、ラッチ450は多数
のトランジスタを必要とする。オンチップRAM 452はラ
ッチより少ないトランジスタしか要しないが、速度は５
分の１である（15nsecアクセス）。オフチップRAM 150
は最も低速の記憶装置である。マイクロプロセッサ50は
スタックメモリの階層を三つの相互接続されたスタック
450、452および454として組織する。ラッチスタック450
は最高速であり、最も頻繁に用いられる。オンチップRA
Mスタック452がその次である。オフチップRAMスタック4
54が最低速である。スタック変調はスタックの有効アク
セス時間を決定する。一群のスタック動作が決してスタ
ック上の四つ以上の連続する項目をプッシュもプルもし
ない場合、動作は3nsecのラッチスタック内ですべて行
われる。四つのラッチ456がすべていっぱいになったと
き、ラッチスタック450の下部にあるデータはオンチッ
プRAMスタック452の上部に書き込まれる。オンチップRA
Mスタック452中の16の位置458がいっぱいのとき、オン
チップRAMスタック452の下部にあるデータはオフチップ
RAMスタック454の上部に書き込まれる。いっぱいのスタ
ック450からデータを取り出すとき、ラッチスタックポ
インタ462からのスタック空きライン460がオンチップRA
Mスタック452からのデータを転送する前に四回の取り出
しが行われる。より低速のオンチップRAMアクセスを行
う前にラッチスタック450が空になるのを待つことによ
って、ラッチ456の高い有効速度がプロセッサに利用可
能となる。オンチップRAMスタック452とオフチップRAM
スタック454に同じ方法が用いられる。
多項式発生命令 多項式はエラー修正、暗号化、データ圧縮、およびフ
ラクタルの発生に有用である。多項式は一連のシフトお
よび排他的論理和動作によって発生する。従来技術では
この目的のために特殊なチップが設けられる。
マイクロプロセッサ50はALU 80の動作の態様を少し変
更することによって外部ハードウエアを用いることなく
高速で多項式を発生することができる。図21に示すよう
に、多項式は“順序”（フィードバック項としても知ら
れる）をＣレジスタ470にロードすることによって発生
する。値31（32の繰り返しが起こる）がダウンカウンタ
427にロードされる。レジスタ474にゼロがロードされ
る。レジスタ476には開始多項式値がロードされる。多
項式命令が実行されると、Ｃレジスタ470がＢレジスタ4
76の最下位ビットが１である場合、Ａレジスタ474で排
他的論理和を取られる。あるいは、Ａレジスタ474の内
容が変更されずにALU 80を通過する。このＡとＢの組合
せは次にシフタ478と480で右シフトされる（２で割られ
る）。この動作が指定された繰り返し数だけ自動的に繰
り返され、その結果得られる多項式がＡレジスタ474に
残る。
高速乗算 ほとんどのマイクロプロセッサは16×16あるいは32×
32の乗算命令を提供する。乗算は順次１ビットあたり１
シフト／加算を要する、あるいは32ビットのデータに対
して32サイクルを要する。マイクロプロセッサ50は少な
いサイクル数を用いて小さな数による乗算を可能とする
高速乗算を提供する。図23はこの高速アルゴリズムの実
施に用いるロジックを示す。乗算を行うには、乗数のサ
イズ−１がダウンカウンタ472に入れられる。４ビット
の乗数に対しては数３がダウンカウンタ472に記憶され
る。Ａレジスタ474にゼロがロードされる。この乗数は
ビット反転してＢレジスタ476に書き込まれる。たとえ
ば、ビット反転された５（２値では0101）がＢに1010と
して書き込まれる。被乗数がＣレジスタ470に書き込ま
れる。高速乗算命令を実行すると、計数が終了したとき
Ａレジスタ474にその結果が残る。この高速乗算命令は
多くのアプリケーションにおいて一つの数をそれよりは
るかに小さい数でスケーリングするという点で重要であ
る。32×32ビットの乗算と32×４ビットの乗算の間の速
度の差は８倍である。乗数の最下位ビットが“1"である
場合、Ａレジスタ474とＣレジスタ470の内容が加算され
る。乗数の最下位ビットが“0"である場合、Ａレジスタ
474の内容が変更されずにALU 80を通過する。ALU 80の
出力は繰り返しのたびにシフタ482によって左シフトさ
れる。Ｂレジスタ476の内容は繰り返しのたびにシフト4
80によって右シフトされる。
命令実行の考え方 マイクロプロセッサ50は速度が重要である領域のほと
んどにおいて高速Ｄラッチを用いている。低速のオンチ
ップRAMは二次記憶装置として用いられている。
マイクロプロセッサ50の命令実行の考え方は次のよう
な速度の階層を作成することにある。
ロジックおよびＤラッチ転送 １サイクル 20nsec 計算 ２サイクル 40nsec 取り出し／記憶オンチップRAM 2サイクル 40nsec 現在のRASページにおける 取り出し／記憶 ４サイクル 80nsec RASサイクルでの 取り出し／記憶 11サイクル 220nsec 50MHzクロックでは、多くの動作を20nsecで行うこと
ができ、他のほとんどすべての動作を40nsecで行うこと
ができる。
速度を最大化するために、プロセッサ設計におけるあ
る種の技術が用いられた。それには次のものが含まれ
る。
アドレスに関する算術演算の排除、 １メモリサイクルあたり最大四つの命令取り出し、 パイプラインを用いない命令復号、 必要となる前に結果を発生すること、 ３レベルのスタックキャッシングの使用 パイプラインの考え方 コンピュータ命令は通常たとえば取り出し、復号、レ
ジスタ読み出し、実行、および記憶というような順次の
断片に細分化される。各断片には一つのマシンサイクル
を要する。大半の低減命令セットコンピュータ（RISC）
チップにおいて、命令は３サイクルから６サイクルを要
する。
RISC命令は非常に並列的である。たとえば、SPARC（S
un ComputerのRISCチップ）の70の異なる命令はそれぞ
れが５サイクルを有する。“パイプライニング”と呼ば
れる技術を用いて、連続する命令の異なる段階を重ねる
ことができる。
パイプライニングを理解するために５軒の家屋を建て
る場合を考えてみる。それぞれの家屋には基礎工事、か
まち組、建て入れおよび配線、屋根ぶき、および内装工
事を順次行わなければならない。それぞれの工事に一週
間かかるものとする。１軒の家屋を建てるには５週間必
要である。
しかし、各部分全体を作りたい場合はどうであろう
か。それぞれの作業に従事する作業員グループは一つず
つであるが、基礎工事を行うグループが１軒目を終えた
ときすぐに彼らに２軒目に着工させることができる、他
も同様である。５週間後には１軒目が完成しており、さ
らに５軒分の基礎工事がすでに終わっている。かまち
組、建て入れおよび配線、屋根ぶき、内装工事を行う各
作業員をすべて作業させていた場合、５週間目以降は毎
週１軒ずつ新しい家が完成することになる。
SPARC等のRSICチップはこのような方法で一つの命令
を一つのマシンサイクル中に実行する。実際には、RISC
チップは各マシンサイクルで五つの命令のうちの５分の
１を実行する。そしてこの五つの命令が順に行われる場
合、それぞれのマシンサイクルで一つの命令が完了す
る。
パイプラインの問題点はパイプを命令でいっぱいにし
ておけるかどうかということである。分岐や呼び出しと
いったシーケンス外の命令が発生するたびに、パイプを
次のシーケンスで再度満たさなければならない。この結
果生じるパイプラインを再充填するための無駄時間は、
IF/THEN/ELSEの文あるいはサブルーチンが多数発生する
場合にはかなり大きくなる。
パイプライン法 マイクロプロセッサ50はこのようなパイプラインは持
っていない。速度を上げるためにこのマイクロプロセッ
サので用いている方法は、命令取り出しを前に取り出さ
れた命令の実行に重ねて行うというものである。これに
よって命令（最も一般的なもの）の半分以上が20nsecの
単一のマシンサイクル中に完全に実行される。これが可
能なのは次の理由による。
1. 命令復号は2.5nsecで終了する。
2. 増分／減分された値および他の数値はそれらが必要
になる前に計算され、その実行にはラッチング信号を要
するのみである。
3. 低速のメモリは4nsecでアクセスする高速Ｄラッチ
による高速動作から隠されている。
チップの設計がより複雑であるとき、このマイクロプ
ロセッサには問題がある。このチップのユーザーにとっ
ての利点はパイプラインの停止が起こりえないことから
最終的なスループットがより高速になることである。使
用可能性フラグビットを用いたパイプラインの同期やそ
の他の同様なパイプライン処理はこのマイクロプロセッ
サには不要である。
たとえば、RISCマシンの中には状態ビットをテストす
る命令が前の命令によてセットされたフラグがテスト可
能になるまで最大で４サイクル待たなければならないも
のもある。ハードウエアおよびソフトウエアデバッギン
グもいくぶん簡単である。それはユーザーがパイプ中で
五つの命令を同時に見る必要がないためである。
重複する命令取り出し／実行 マイクロプロセッサ50が実行する処理手順の中で再低
速のものはメモリへのアクセスである。メモリはデータ
が読み出されるか書き込まれるときにアクセスされる。
メモリはまた命令が取り出されるとき読み出される。マ
イクロプロセッサ50は次の命令の取り出しを前に取り出
された命令の実行の背後に隠すことができる。マイクロ
プロセッサ50は命令を４バイトの命令グループとして取
り出す。一つの命令グループは一つから四つの命令を含
むことができる。命令グループの実行に要する時間量は
簡単な命令の場合の４サイクルから乗算の場合の64サイ
クルまでの範囲に及ぶ。
新しい命令グループが取り出されると、マイクロプロ
セッサの命令復号器がその四つのバイトすべての最上位
ビットを見る。命令の最上位ビットがメモリアクセスが
必要であるかどうかを決定する。例えば、呼び出し、取
り出し、および記憶はすべてメモリアクセスの実行を必
要とする。四つのバイトすべてが非ゼロの最上位ビット
を有する場合、マイクロプロセッサは次の４バイト命令
グループのメモリ取り出しを開始する。グループ中の最
後の命令の実行が終了すると、次の４バイトの命令グル
ープが実行可能であり、データバス上で待機しており、
命令レジスタにラッチされるのを待つばかりとなってい
る。この４バイトの命令グループの実行に四つ以上のサ
イクルを要し、次の順次のアクセスがカラムアドレスス
トローブ（CAS）サイクルであった場合、この命令取り
出しは完全に実行と重複している。
内部アーキテクチャ マイクロプロセッサ50のアーキテクチャは以下のもの
からなる。
ループカウンタ（32ビット、２で増分可能） テストおよびループ命令のクラスで使用。
Ｘレジスタ（32ビット、４で増分あるいは減分可能） RAM位置の指示に使用。
プログラムカウンタ（32ビット、４で増分） RAM中の４バイト命令グループ。
命令レジスタ（32ビット） ４バイトの命令グループが復号あるいは実行されてい
る間それをホールドする。
＊数理および論理演算にはオペランドとしてトップ項目
およびトップの次のパラメータスタック項目を用いる。
その結果はパラメータスタック上にプッシュされる。
＊サブルーチンからのリターンアドレスがリターンスタ
ックに載せられる。ＹレジスタはRAM位置へのポインタ
として用いられる。Ｙレジスタはリターンスタックのト
ップ項目であるため、インデックスのネスティングは簡
単である。
モード−モードおよび状態ビット付きレジスタ モード−ビット： −“1"の場合メモリアクセスを８だけ減速する。
“0"の場合全速で実行。（低速EPROMへのアクセス用
に設けられる。） −“1"の場合システムクロックを1023で割って電力消費
を低減する。“0"の場合全速で実行。（このビットがセ
ットされている場合オンチップカウンタは減速する。） −外部割込み１をイネーブルする。
−外部割込み２をイネーブルする。
−外部割込み３をイネーブルする。
−外部割込み４をイネーブルする。
−外部割込み５をイネーブルする。
−外部割込み６をイネーブルする。
−外部割込み７をイネーブルする。
オンチップメモリ位置： モード−ビット DMA−ポインタ DMA−カウンタ スタック−ポインタ −パラメータスタックへのポイ
ンタ。
スタック−深さ−オンチップパラメータスタックの深
さ。
Ｒスタック−ポインタ−リターンスタックへのポイン
タ。
Ｒスタック−深さ−オンチップリターンスタックの深
さ。
アドレス指定モード高ポイント データバスの幅は32ビットである。メモリ取り出しお
よびメモリ記憶はすべて32ビットである。メモリバスア
ドレスは30ビットである。最下位の２ビットはある種の
アドレス指定モードにおいて４バイトのうちの１バイト
の選択に用いられる。プログラムカウンタ、Ｘレジス
タ、およびＹレジスタはＤラッチとして実施され、その
出力はメモリアドレスバスとバス増分器／減分器に行
く。これらのレジスタのうちの一つの増分は迅速に発生
可能である。これは増分された値がすでに増分／減分ロ
ジックを介してリップルされており、ラッチにクラック
するだけでよい。分岐および呼び出しは32ビットワード
境界で行われる。
命令セット 32ビット命令フォーマット 32ビット命令はCALL、BRANCH、BRANCH−IF−ZERO、LO
OP−IF−NOT−DONEである。これらの命令は有効アドレ
スの計算を必要とする。多くのコンピュータにおいて、
有効アドレスは現在のプログラムカウンタに対してオペ
ランドを加算あるいは減算することによって計算され
る。この数理演算を行うには４から７のマシンサイクル
を要し、マシンの実行を確実に停滞させてしまう。この
マイクロプロセッサの方法は必要な数理演算をアセンブ
ル時あるいはリンキング時に実行しまたランタイムにお
いてはるかに簡単な“次のページへの増分”あるいは
“前のページへの減分”動作を行う。その結果、このマ
イクロプロセッサは一つのサイクル中に実行を分岐す
る。
24ビットオペランド形式： 24ビットオペランドで、現在のページはプログラムカ
ウンタの上位６ビットによって定義される。
16ビットオペランド形式： QQQQQQQQ −WWWWWW XX −YYYYYYYY −YYYYYYYY 16ビットオペランドで、現在のページはプログラムカ
ウンタの上位14ビットによって定義される。
８ビットオペランド形式： QQQQQQQQ −QQQQQQQQ −WWWWWW XX −YYYYYYYY ８ビットオペランドで、現在のページはプログラムカ
ウンタの上位22ビットによって定義される。
QQQQQQQQ−任意の８ビット命令 WWWWWW −命令演算コード XX−アドレスビットの使用方法を選択： 00 −すべての上位ビットをゼロにする（ページゼ
ロアドレス指定） 01 −上位ビットをを増分する（次のページを使
用） 10 −上位ビットを減分する（前のページを使用） 11 −上位ビットを変更しない（現在のページを使
用） YYYYYYYY−アドレスオペランドフィールド。このフィー
ルドは常に２ビット左シフトされ（バイトアドレスでは
なくワードを発生し）、プログラムカウンタにロードさ
れる。マイクロプロセッサ命令復号器はこの四つのバイ
ト内の命令演算コードの位置によってこのオペランドフ
ィールドの幅を計算する。
コンパイラあるいはアセンブラは通常所望のアドレス
に到達するのに必要な最短のオペランドを用い、先行バ
イトが他の命令をホールドするのに用いることができる
ようにしている。有効アドレスは次のものを組み合わせ
ることによって計算される。
現在のプログラムカウンタ、 命令中の８、16、あるいは24ビットアドレスオペラン
ド、四つの可能なアドレス指定モードのうちの一つを用
いる。
有効アドレス計算の例 例1: バイト１および２の“QQQQQQQQ"は呼び出し命令の前
に二つの他の命令の実行をホールドすることのできる４
バイトメモリ取り出し中のスペースを示す。バイト３は
（11ビットで示される）現在のページ内の呼び出し命令
（000000）を示す。バイト４は16進数98がプログラムカ
ウンタのビット２からビット10に入れられることを示
す。（呼び出しあるいは分岐は常にワード境界に向か
い、したがって二つの最下位ビットは常にゼロにセット
される。）この命令の効果は現在のページのワード位置
16進数98においてサブルーチンを呼び出すことである。
プログラムカウンタの上位22ビットは現在のページを定
義し、変更されない。
例2: プログラムカウンタが16進数00000156であったと仮定
すると、これは２種で表すと次の通りである。
00000000 00000000 00000001 01010110 ＝古いプ
ログラムカウンタ バイト１は分岐命令の演算コード（000001）を示し、ま
た“01"は次のページの選択を表す。バイト２、３、お
よび４はアドレスオペランドである。これらの24ビット
は左に二つシフトされ、ワードアドレスを定義する。16
進数0156を左に二つシフトすると16進数0558になる。こ
れは24ビットオペランド命令であるため、プログラムカ
ウンタの上位６ビットは現在のページを定義する。これ
らの６ビットは増分されて次のページを選択する。この
命令を実行すると、プログラムカウンタに16進数0400 0
558がロードされる。これは２値で表すと次の通りであ
る。
00000100 00000000 00000101 01011000＝新しいプ
ログラムカウンタ 命令 CALL−LONG 0000 00XX −YYYYYYYY−YYYYYYYY−YYYYYYYY プログラムカウンタに指定された有効ワードアドレス
をロードする。現在のPC内容をリターンスタック上にプ
ッシュする。
他の効果：桁あげあるいはモード、効果なし。オンチ
ップリターンスタックがいっぱいである場合、リターン
スタックが外部メモリサイクルを強制する。
BRANCH 0000 01XX −YYYYYYYY−YYYYYYYY−YYYYYYYY プログラムカウンタに指定された有効ワードアドレス
をロードする。
他の効果：なし BRANCH−IF−ZERO 0000 10XX −YYYYYYYY−YYYYYYYY−YYYYYYYY パラメータスタック上のトップ値をテストする。この
値がゼロに等しいとき、プログラムカウンタに指定され
た有効ワードアドレスをロードする。トップ値がゼロに
等しくないとき、プログラムカウンタを増分し、次の命
令を取り出し実行する。
他の効果：なし LOOP−IF−NOT−DONE 0000 11YY−(XXXX XXXX)−(XXXX XXXX)−(XXXX XXXX) ループカウンタがゼロでない場合、プログラムカウン
タに指定された有効ワードアドレスをロードする。ルー
プカウンタがゼロである場合、ループカウンタを減分
し、プログラムカウンタを増分し、次の命令を取り出し
実行する。
他の効果：なし ８ビット命令の考え方 マイクロプロセッサ50中の作業のほとんどは８ビット
命令によって行われる。このマイクロプロセッサで８ビ
ット命令が可能であるのは、暗示スタックアドレス指定
を多く用いているためである。32ビットアーキテクチャ
の多くは実行すべき動作の指定に８ビットを用いるが、
二つの出所と一つの行先を指定するには別の24ビットを
用いる。
数理演算および論理演算に関しては、マイクロプロセ
ッサ50は出所オペランドをトップスタック項目および次
のスタック項目として指定することによって、スタック
に固有の利点を生かしている。数理演算および論理演算
が行われ、オペランドがスタックから取り出され、結果
がスタックに戻される。この結果命令ビットおよびレジ
スタを非常に有効に活用することができる。このような
状況がHewlett Packardの計算機（これはスタックを用
いる）とスタックを用いないTexas Instrumentの計算機
の間に存在する。HP製品での同じ動作をするとTIの場合
のキーストロークの1/2か1/3のキーストロークしか要し
ない。
８ビット命令を利用できることで、さらに別のアーキ
テクチャ上の技術革新が可能となる。すなわち、単一の
32ビットメモリサイクルでの四つの命令の取り出しであ
る。複数命令取り出しの利点は次の通りである。
低速メモリを用いても高い実行速度が得られる。
費用をかけずにHarvard（別のデータバスおよび命令
バス）と同様の性能が得られる。
命令のグループを最適化する機会がある。
このミニキャッシュ内でループを行うことができる。
四つの命令グループ内部のマイクロループは探索とブロ
ック移動に有効である。
スキップ命令 マイクロプロセッサ50は４バイト命令グループと呼ば
れる32ビットのかたまりの中の命令を取り出す。これら
の四つのバイトは四つの８ビット命令あるいは８ビッ
ト、16ビットあるいは24ビットの命令が混合したものを
含む場合がある。マイクロプロセッサ中のスキップ命令
は４倍と命令グループ中の残りの命令すべてをスキップ
して次の４バイト命令グループを得るメモリ取り出しを
発生させる。条件つきスキップを３バイト分岐と組み合
わせると条件つき分岐が作成される。またスキップはあ
る４命令グループ中の残りのバイトを使用することがで
きない状況でも用いることができる。スキップは一つの
サイクルで実行され、三つのNOPのグループは三つのサ
イクルを要する。
SKIP−ALWAYS −この４バイト命令グループ中の残りの
いかなる命令もスキップする。プログラムカウンタの最
上位の30ビットを増分し、次の４バイト命令グループの
取り出しに進む。
SKIP−IF−ZERO−パラメータスタックのトップ項目がゼ
ロである場合、４バイト命令グループ中の残りのいかな
る命令もスキップする。プログラムカウンタの最上位の
30ビットを増分し、次の４バイト命令グループの取り出
しに進む。トップ項目がゼロでない場合、次の順次命令
を実行する。
SKIP−IF−POSITIVE−パラメータスタックのトップ項目
が“0"に等しい最上位ビット（符号ビット）を有する場
合、４バイト命令グループ中の残りのいかなる命令もス
キップする。プログラムカウンタの最上位の30ビットを
増分し、次の４バイト命令グループの取り出しに進む。
トップ項目が“0"でない場合、次の順次命令を実行す
る。
SKIP−IF−NO−CARRY−シフトあるいは算術演算からの
桁あげフラグが“1"に等しくない場合、４バイト命令グ
ループ中の残りのいかなる命令もスキップする。プロプ
ログラムカウンタの最上位の30ビットを増分し、次の４
バイト命令グループの取り出しに進む。桁あげが“1"に
等しい場合、次の順次の命令を実行する。
SKIP−NEVER−次の順次の命令を実行する（１マシンサ
イクル遅延する）。
SKIP−IF−NOT−ZERO−パラメータスタックのトップ項
目が“0"に等しくない場合、４バイト命令グループ中の
残りのいかなる命令もスキップする。プログラムカウン
タの最上位の30ビットを増分し、次の４バイト命令グル
ープの取り出しに進む。トップ項目が“0"に等しい場
合、次の順次命令を実行する。
SKIP−IF−NEGATIVE−パラメータスタックのトップ項目
の最上位ビット（符号ビット）が“1"にセットされてい
る場合、４バイト命令グループ中の残りのいかなる命令
もスキップする。プログラムカウンタの最上位の30ビッ
トを増分し、次の４バイト命令グループの取り出しに進
む。トップ項目の最上位ビット（符号ビット）が“0"に
セットされている場合、次の順次命令を実行する。
SKIP−IF−CARRY−シフトあるいは算術演算の結果桁あ
げフラグが“1"にセットされている場合、４バイト命令
グループ中の残りのいかなる命令もスキップする。プロ
グラムカウンタの最上位の30ビットを増分し、次の４バ
イト命令グループの取り出しに進む。桁あげフラグが
“0"である場合、次の順次命令を実行する。
マイクロループ マイクロループはこのマイクロプロセッサアーキテク
チャに特有の機能であり、４バイト命令中での制御され
たルーピングを可能とする。マイクロループ命令はルー
プカウンタが“0"であるかどうかをテストし、また別の
テストを行うこともできる。ループカウンタが“0"でな
く、またテストに合格した場合、４バイト命令グループ
の第１の命令に対して命令実行が継続され、ループカウ
ンタは減分される。マイクロループ命令は通常４バイト
命令グループの最終バイトであるが、これは任意のバイ
トとすることができる。ループカウンタが“0"である、
あるいはテストに合格しない場合、次の命令に対して命
令実行が継続される。マイクロループ命令が通常４バイ
ト命令グループの最終バイトである場合、プログラムカ
ウンタの最上位の30ビットが増分され、次の４バイト命
令グループがメモリから取り出される。“0"に等しいル
ープカウンタ上のループが終了すると、ループカウンタ
は“0"にとどまる。マイクロループは移動や探索といっ
た短い繰り返し作業をメモリからの取り出し命令を減速
することなく行うことを可能にする。
例： バイト１ FETCH−VIA−Ｘ−AUTOINCREMENT バイト２ STORE−VIA−Ｙ−AUTOINCREMENT バイト３ ULOOP−UNTIL−DONE バイト４ QQQQQQQQ この例はブロック移動を行う。転送を開始するにはＸ
に出所の開始アドレスがロードされる。Ｙには行先の開
始アドレスがロードされる。ループカウンタには移動す
べき32ビットワードの数がロードされる。このマイクロ
ループはそれがゼロに達するまで取り出しと記憶を行い
ループカウンタをカウントダウンする。QQQQQQQQはいか
なる命令も続きうることを意味する。
マイクロループ命令 ULOOP−UNTIL−DONE−ループカウンタが“0"でない場
合、４バイト命令グループ中の第１の命令について実行
を継続する。ループカウンタを減分する。ループカウン
タが“0"である場合、次の命令の実行を継続する。
ULOOP−IF−ZERO−ループカウンタが“0"でなく、パラ
メータスタックのトップ項目が“0"である場合、４バイ
ト命令グループ中の第１の命令について実行を継続す
る。ループカウンタを減分する。ループカウンタが“0"
である場合、あるいはトップ項目が“1"である場合、次
の命令の実行を継続する。
ULOOP−IF−POSITIVE−ループカウンタが“0"でなく、
最上位ビット（符号ビット）が“0"である場合、４バイ
ト命令グループ中の第１の命令について実行を継続す
る。ループカウンタを減分する。ループカウンタが“0"
である場合、あるいはトップ項目が“1"である場合、次
の命令の実行を継続する。
ULOOP−IF−NOT−CARRY−CLEAR−ループカウンタが“0"
でなく、トップと次で発見された浮動小数点の指数の位
置が合っていない場合、４バイト命令グループの第１の
命令について実行を継続する。ループカウンタを減分す
る。ループカウンタが“0"である場合、あるいはこれら
の指数の位置が合っている場合、次の命令の実行を継続
する。この命令は二つの浮動少数点数を位置合わせする
ための特殊なシフト命令と組み合わせるように特に設計
したものである。
ULOOP−NEVER−（DECREMENT−LOOP−COUNTER） ループカウンタを減分する。次の命令の実行を継続す
る。
ULOOP−IF−NOT−ZERO−ループカウンタが“0"でなく、
パラメータスタックのトップ項目が“0"である場合、４
バイト命令グループ中の第１の命令について実行を継続
する。ループカウンタを減分する。ループカウンタが
“0"である場合、あるいはトップ項目が“1"である場
合、次の命令の実行を継続する。
ULOOP−IF−NEGATIVE−ループカウンタが“0"でなく、
パラメータスタックのトップ項目の最上位ビット（符号
ビット）が“1"である場合、４バイト命令グループ中の
第１の命令について実行を継続する。ループカウンタを
減分する。ループカウンタが“0"である場合、あるいは
パラメータスタックの最上位ビットが“0"である場合、
次の命令の実行を継続する。
ULOOP−IF−CARRY−SET−ループカウンタが“0"でな
く、トップと次で発見された浮動少数点数の指数の位置
が合っていない場合、４バイト命令グループの第１の命
令について実行を継続する。ループカウンタを減分す
る。ループカウンタが“0"である場合、あるいはこれら
の指数の位置が合っている場合、次の命令の実行を継続
する。
サブルーチンあるいは割込みからのリターン サブルーチンの呼び出しおよび割込み応答によって通
常のプログラム実行の再指令が発生する。いずれの場合
も、現在のプログラムカウンタがリターンスタック上に
プッシュされ、マイクロプロセッサはサブルーチンある
いは割込みサービスルーチンを実行した後、プログラム
中の位置に戻ることができる。
注：サブルーチンの呼び出しおよび割込み応答の際に
は、プログラムカウンタはすでに増分されており、現在
実行中の４バイトグループに続く４バイト命令グループ
を指示している。命令復号ロジックはマイクロプロセッ
サが１サイクルでテストを行い、そのテストの結果を条
件とするリターンを実行することを可能とする。リター
ンはリターンスタックからアドレスを取り出し、それを
プログラムカウンタに記憶する。
リターン命令 RETURN−ALWAYS −リターンスタックからトップ項目を
取り出し、それをプログラムカウンタに転送する。
RETURN−IF−ZERO−パラメータスタックのトップ項目が
“0"である場合、リターンスタックからトップ項目を取
り出し、それをプログラムカウンタに転送する。そうで
ない場合、次の命令を実行する。
RETURN−IF−POSITIVE−パラメータスタックのトップ項
目の最上位ビット（符号ビット）が“1"である場合、リ
ターンスタックからトップ項目を取り出し、それをプロ
グラムカウンタに転送する。そうでない場合、次の命令
を実行する。
RETURN−IF−NOT−CARRY−CLEAR−トップと次で発見さ
れた浮動小数点の指数の位置が合っていない場合、リタ
ーンスタックからトップ項目を取り出し、それをプログ
ラムカウンタに転送する。そうでない場合、次の命令を
実行する。
RETURN−NEVER−次の命令を実行する。
（NOP） RETURN−IF−NOT−ZERO−パラメータスタックのトップ
項目が“0"でない場合、リターンスタックからトップ項
目を取り出し、それをプログラムカウンタに転送する。
そうでない場合、次の命令を実行する。
RETURN−IF−NEGATIVE−パラメータスタックのトップ項
目の最上位ビット（符号ビット）が“1"である場合、リ
ターンスタックからトップ項目を取り出し、それをプロ
グラムカウンタに転送する。そうでない場合、次の命令
を実行する。
RETURN−IF−CARRY−SET−トップと次で発見された浮動
小数点数の指数の位置が合っている場合、リターンスタ
ックからトップ項目を取り出し、それをプログラムカウ
ンタに転送する。そうでない場合、次の命令を実行す
る。
ダイナミックRAMからのメモリの処理 マイクロプロセッサ50は任意のRISC型アーキテクチャ
と同様に、チップ上で可能な限り多くの動作を最大速度
で処理するよう最適化されている。外部メモリ動作はオ
ンチップメモリの速度が4nsecから30nsecであるのに対
して80nsecから220nsecを要する。外部メモリをアクセ
スしなければならない時間がある。
外部メモリは三つのレジスタを用いてアクセスされ
る。
Ｘレジスタ−メモリアクセスに用いることができ、同
時に増分あるいは減分することのできる30ビットメモリ
ポインタ。
Ｙレジスタ−メモリアクセスに用いることができ、同
時に増分あるいは減分することのできる30ビットメモリ
ポインタ。
プログラムカウンタ−通常４バイト命令グループを指
示するのに用いられる30ビットメモリポインタ。外部メ
モリはPCに対するアドレスでアクセスすることができ
る。オペランドは他のコンピュータでは“即時”あるい
は“直定数”と呼ぶこともある。メモリポインタとして
用いられるときは、各動作の後PCも増分される。
メモリロードおよび記憶命令 FETCH−VIA−Ｘ−Ｘによって指示された32ビットメモリ
の内容を取り出し、それをパラメータスタック上にプッ
シュする。Ｘは変更されない。
FETCH−VIA−Ｙ−Ｙによって指示された32ビットメモリ
の内容を取り出し、それをパラメータスタック上にプッ
シュする。Ｙは変更されない。
FETCH−VIA−Ｘ−AUTOINCREMENT−Ｘによって指示され
た32ビットメモリの内容を取り出し、それをパラメータ
スタック上にプッシュする。取り出しの後、Ｘの最上位
の30ビットを増分し、次の32ビットワードアドレスを指
示する。
FETCH−VIA−Ｙ−AUTOINCREMENT−Ｙによって指示され
た32ビットメモリの内容を取り出し、それをパラメータ
スタック上にプッシュする。取り出しの後、Ｙの最上位
の30ビットを増分し、次の32ビットワードアドレスを指
示する。
FETCH−VIA−Ｘ−AUTODECREMENT−Ｘによって指示され
た32ビットメモリの内容を取り出し、それをパラメータ
スタック上にプッシュする。取り出しの後、Ｘの最上位
の30ビットを減分し、前の32ビットワードアドレスを指
示する。
FETCH−VIA−Ｙ−AUTODECREMENT−Ｙによって指示され
た32ビットメモリの内容を取り出し、それをパラメータ
スタック上にプッシュする。取り出しの後、Ｙの最上位
の30ビットを減分し、前の32ビットワードアドレスを指
示する。
STORE−VIA−Ｘ−パラメータスタックのトップ項目を取
り出し、それをＸによって指示された記憶場所に記憶す
る。Ｘは変更されない。
STORE−VIA−Ｙ−パラメータスタックのトップ項目を取
り出し、それをＹによって指示された記憶場所に記憶す
る。Ｙは変更されない。
STORE−VIA−Ｘ−AUTOINCREMENT−パラメータスタック
のトップ項目を取り出し、それをＸによって指示された
記憶場所に記憶する。記憶の後、Ｘの最上位の30ビット
を増分し、次の32ビットワードアドレスを指示する。
STORE−VIA−Ｙ−AUTOINCREMENT−パラメータスタック
のトップ項目を取り出し、それをＹによって指示された
記憶場所に記憶する。記憶の後、Ｙの最上位の30ビット
を増分し、次の32ビットワードアドレスを指示する。
STORE−VIA−Ｘ−AUTODECREMENT−パラメータスタック
のトップ項目を取り出し、それをＸによって指示された
記憶場所に記憶する。記憶の後、Ｘの最上位の30ビット
を減分し、次の32ビットワードアドレスを指示する。
STORE−VIA−Ｙ−AUTODECREMENT−パラメータスタック
のトップ項目を取り出し、それをＹによって指示された
記憶場所に記憶する。記憶の後、Ｙの最上位の30ビット
を減分し、次の32ビットワードアドレスを指示する。
FETCH−VIA−PC−プログラムカウンタによって指示され
た32ビットメモリの内容を取り出し、それをパラメータ
スタック上にプッシュする。取り出しの後、プログラム
カウンタの最上位の30ビットを増分し、次の32ビットワ
ードアドレスを指示する。
＊注：この命令が実行されるとき、PCはこの命令に続く
記憶場所を指示している。これには32ビット即時オペラ
ンドをローディングする効果がある。これは８ビット命
令であり、したがって４バイト命令取り出し中に他の８
ビット命令と結合される。ひとつの４バイト命令取り出
しで一つから四つまでのFETCH−VIA−PC命令を持つこと
ができる。PCはFETCH−VIA−PCが実行されるたびに増分
し、、したがってスタック上に即時オペランドをプッシ
ュすることが可能である。この四つのオペランドはこの
命令に続く四つの記憶場所で発見される。
BYTE−FETCH−VIA−Ｘ−Ｘの最上位の30ビットによって
指示された32ビットメモリの内容を取り出す。Ｘの二つ
の最下位ビットを用いて32ビットメモリ取り出しからの
四つのバイトのうちの一つを選択し、そのバイトを32ビ
ットフィールドで右寄せし、選択されたバイトを前に先
行ゼロを付けてパラメータスタック上にプッシュする。
BYTE−STORE−VIA−Ｘ−Ｘの最上位の30ビットによって
指示された32ビットメモリの内容を取り出す。パラメー
タスタックからトップ項目を取り出す。Ｘの二つの最下
位ビットを用いて最下位バイトを32ビットメモリデータ
に入れ、その32ビットのエンティティＸの最上位の30ビ
ットによって指示された場所に書き込む。
メモリアクセス命令の他の効果 いかなる取り出し命令もある値をパラメータスタック
74上にプッシュする。オンチップスタックがいっぱいで
ある場合、このスタックはオフチップメモリスタックに
オーバーフローし、その結果メモリサイクルが増える。
いかなる記憶命令もパラメータスタック74からある値を
取り出す。オンチップスタックが空である場合、オフチ
ップメモリスタックから値を取り出すためのメモリサイ
クルが生成される。
オンチップ変数の処理 高レベル言語はローカル変数の作成の可能であるもの
が多い。これらの変数は特定の作業手順に用いられ放棄
される。ネスティングされた作業手順の場合には、これ
らの変数の層を維持しなければならない。オンチップ記
憶装置はオフチップRAMより最大で５倍高速であり、し
たがってローカル変数をチップ上に維持する手段があれ
ば動作をより高速にすることができる。マイクロプロセ
ッサ50はローカル変数のオンチップ記憶、およびリター
ンスタックを介した複数レベルの変数のネスティングの
両方の能力を提供する。
リターンスタック134は16のオンチップRAM位置として
実施される。リターンスタック134の最も一般的な用途
はサブルーチンおよび割込み呼び出しからのリターンア
ドレスを記憶することである。このマイクロプロセッサ
はこれらの16の位置をアドレス指定可能なレジスタとし
て用いることを可能にする。これえらの16の位置は０−
15からのリターンスタック関連アドレスを示す二つの命
令によって読み出しおよび書き込みすることができる。
高レベル作業手順がネスティングされると、現在の作業
手順変数が前の作業手順変数をさらにリターンスタック
134にプッシュする。最後に、リターンスタックはオフ
チップRAMに自動的にオーバーフローする。
オンチップ変数命令 READ−LOCAL−VARIABLE XXXX−リターンスタックのトッ
プに対してXXXX番目の位置を読み出す（XXXXは0000−11
11の２値の数である）。この項目読み出しをパラメータ
スタックにプッシュする。
他の効果：パラメータスタックがいっぱいである場合、
このプッシュ動作はスタックの１項目が外部RAMに自動
的に記憶されるとき一つのメモリサイクルを発生させ
る。この位置を選択するロジックはモジュロ16減算を行
う。四つのローカル変数がすでにリターンスタック上に
プッシュされており、ある命令が５番目の項目を読み出
そうとする場合、未知のデータが返される。
WRITE−LOCAL−VARIABLE XXXX−リターンスタックのト
ップ項目を取り出し、それをリターンスタックのトップ
に対してXXXX番目の位置に書き込む。（XXXXは0000−11
11の２値の数である）。
他の効果：パラメータスタックが空である場合、このポ
ップ動作は外部RAMからパラメータスタック項目を取り
出すためのメモリサイクルを発生させる。この位置を選
択するロジックはモジュロ16減算を行う。四つのローカ
ル変数がすでにリターンスタック上にプッシュされてお
り、ある命令が５番目の項目への書き込みを行おうとす
る場合、リターンアドレスを破壊する、あるいは他の大
きな破壊が発生する可能性がある。
レジスタおよびフリップフロップ転送およびプッシュ命
令 DROP−パラメータスタックからトップ項目を取り出しそ
れを放棄する。
SWAP−トップパラメータ位置のデータをネクストパラメ
ータスタックのデータと交換する。
DUP−パラメータスタックのトップ項目を複製し、それ
をパラメータスタック上にプッシュする。
PUSH−LOOP−COUNTER−ループカウンタ中の値をパラメ
ータスタック上にプッシュする。
POP−RSTACK−PUSH−TO−STACK−リターンスタックから
トップ項目を取り出し、それをパラメータスタック上に
プッシュする。
PUSH−Ｘ−REG−Ｘレジスタ中の値をパラメータスタッ
ク上にプッシュする。
PUSH−STACK−POINTER−パラメータスタックの値をパラ
メータスタック上にプッシュする。
PUSH−RSTACK−POINTER−リターンスタックの値をリタ
ーンスタック上にプッシュする。
PUSH−MODE−BITS−モードレジスタの値をパラメータス
タック上にプッシュする。
PUSH−INPUT−10の専用入力ビットを読み出し、その値
（右寄せされ先行ゼロが加えられる）をパラメータスタ
ック上にプッシュする。
SET−LOOP−COUNTER−パラメータスタックからトップ項
目を取り出し、それをループカウンタに記憶する。
POP−STACK−PUSH−TO−RSTACK−パラメータスタックか
らトップ項目を取り出し、それをリターンスタックにプ
ッシュする。
SET−Ｘ−REG−パラメータスタックからトップ項目を取
り出し、それをＸレジスタに記憶する。
SET−STACK−POINTER−パラメータスタックからトップ
項目を取り出し、それをスタックポインタに記憶する。
SET−RSTACK−POINTER−パラメータスタックからトップ
項目を取り出し、それをリターンスタックポインタに記
憶する。
SET−MODE−BITS−パラメータスタックからトップ値を
取り出し、それをモードビットに記憶する。
SET−OUTPUT−パラメータスタックからトップ項目を取
り出し、それを10の専用出力ビットに出力する。
他の効果：パラメータスタックあるいはリターンスタッ
クをプッシュする、あるいは取り出す命令はスタックが
オンチップメモリとオフチップメモリの間でオーバーフ
ローするときメモリサイクルを発生させることがある。
短い直定数のローディング レジスタ転送命令の特殊なケースが８ビット直定数を
パラメータスタック上にプッシュするのに用いられる。
この命令はこのプッシュすべき８ビットが４バイト命令
グループの最終バイトにあることを必要とする。直定数
をロードするこの命令の演算コードは命令グループ中の
他の三つのバイトのうちのいずれにあってもよい。
例： この例ではQQQQQQQQは任意の他の８ビット命令を示
す。バイト１が実行されるときバイト４からの２値0000
1111（16進数の0f）がパラメータスタック上にプッシュ
される（右寄せされ先行ゼロが付けられる）。次にバイ
ト２とバイト３の命令が実行される。マイクロプロセッ
サの命令復号器はバイト４を実行しないことを知ってい
る。三つの同じ８ビットの値を次のようにプッシュする
ことが可能である。
SHORT−LITERAL−INSTRUCTION LOAD−SHORT−LITERAL−現在の４バイト命令グループの
バイト４で発見した８ビットの値をパラメータスタック
上にプッシュする。
ロジック命令 論理演算および数理演算ではスタックを一つあるいは
二つのオペランドの出所用に、また結果の行先として用
いた。スタックの構成は式の評価に特に便利な構成にな
っている。トップはパラメータスタック74のトップの値
を示す。ネクストはパラメータスタック74のトップの値
の次の値を示す。
AND−パラメータスタックからトップとネクストを取り
出し、これらの二つのオペランドに論理積演算を行いそ
の結果をパラメータスタック上にプッシュする。
OR−パラメータスタックからトップとネクストを取り出
し、これらの二つのオペランドに論理和演算を行い、そ
の結果をパラメータスタック上にプッシュする。
XOR−パラメータスタックからトップとネクストを取り
出し、これらの二つのオペランドに排他的論理和演算を
行い、その結果をパラメータスタック上にプッシュす
る。
BIT−CLEAR−パラメータスタックからトップとネクスト
を取り出し、ネクストのすべてのビットをトグルし、ト
ップに論理積演算を行い、その結果をパラメータスタッ
ク上にプッシュする（この命令を理解する別の方法とし
ては、これをネクストにセットされたトップの中のすべ
てのビットをクリアするものと考えることである）。
数理命令 数理命令はオペランドとして用いるためにパラメータ
スタック74のトップ項目とトップの次の項目を取り出
す。その結果はパラメータスタックにプッシュされる。
桁あげフラグがALU結果の“33番目のビット”をラッチ
するのに用いられる。
ADD−パラメータスタックからトップ項目とトップの次
の項目を取り出し、その値を加算し、その結果をパラメ
ータスタックにプッシュする。桁あげフラグを変更する
こもできる。
ADD−WITH−CARRY−パラメータスタックからトップ項目
とトップの次の項目を取り出し、その値を加算する。桁
あげフラグが“1"である場合、その結果を増分する。最
終結果をパラメータスタックにプッシュする。桁あげフ
ラグを変更することもできる。
ADD−Ｘ−パラメータスタックからトップ項目を取り出
し、パラメータスタックのトップから三番目の項目を読
み出す。その値を加算し、その結果をパラメータスタッ
クにプッシュする。桁あげフラグを変更することもでき
る。
SUB−パラメータスタックからトップ項目とトップの次
の項目を取り出す。トップからネクストを引き、その結
果をパラメータスタックにプッシュする。桁あげフラグ
を変更することもできる。
SUB−WITH−CARRY−パラメータスタックからトップ項目
とトップの次の項目を取り出す。トップからネクストを
引く。桁あげフラグが“1"である場合、その結果を増分
する。最終結果をパラメータスタックにプッシュする。
桁あげフラグを変更することもできる。
SUB−Ｘ SIGNED−MULT−STEP− UNSIGNED−MULT−STEP− SIGNED−FAST−MULT− FAST−MULT−STEP− UNSIGNED−DIV−STEP− GENERATE−POLYNOMINAL− ROUND− COMPARE−パラメータスタックからトップ項目とトップ
の次の項目を取り出す。トップからネクストを引く。そ
の結果が“0"に等しい最上位ビットを有する（結果は正
である）場合、その結果をパラメータスタックにプッシ
ュする。その結果が“1"に等しい最上位ビットを有する
（結果は負である）場合、トップの古い値をパラメータ
スタックにプッシュする。桁あげフラグが影響されるこ
ともある。
SHIFT/ROTATE SHIFT−LEFT−トップパラメータスタック項目を左に１
ビットシフトする。桁あげフラグはトップの最下位ビッ
トにシフトされる。
SHIFT−RIGHT−トップパラメータスタック項目を右に１
ビットシフトする。トップの最下位ビットが桁あげフラ
グにシフトされる。ゼロがトップの最上位ビットにシフ
トされる。
DOUBLE−SHIFT−LEFT−パラメータスタックのトップ項
目を64ビット数の最上位ワードとして、ネクストスタッ
ク項目を最下位ワードとして扱うと、結合された64ビッ
トのエンティティは左に１ビットシフトされる。桁あげ
フラグはネクストの最下位ビットにシフトされる。
DOUBLE−SHIFT−RIGHT−パラメータスタックのトップ項
目を64ビット数の最上位ワードとして、ネクストスタッ
ク項目を最下位ワードとして扱うと、結合された64ビッ
トのエンティティは右に１ビットシフトされる。ネクス
トの最下位ビットは桁あげフラグにシフトされる。ゼロ
はトップの最上位ビットにシフトされる。
他の命令 FLUSH−STACK−すべてのオンチップパラメータスタック
位置をオフチップRAMに移す（この命令は多重タスク化
アプリケーションに有用である）。この命令はオンチッ
プスタックの深さを保持するカウンタにアクセスし、０
から16までの外部メモリサイクルを要することがある。
FLUSH−RSTACK−すべてのオンチップリターンスタック
位置をオフチップRAMに移す（この命令は多重タスク化
アプリケーションに有用である）。この命令はオンチッ
プリターンスタックの深さを保持するカウンタにアクセ
スし、０から16までの外部メモリサイクルを要すること
がある。
当該技術に精通するものにはここに図示じ説明したこ
の発明の態様および細部にさまざまな変更を加えうるこ
とは明らかであろう。かかる変更は添付クレームの精神
と範囲に含まれるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムーア チャールズ エイチ アメリカ合衆国 カリフォルニア州 94062 ウッドサイド スター ヒル ロード 410 (72)発明者 フィッシュ ラッセル エイチ ザ サ ード アメリカ合衆国 カリフォルニア州 94043 マウンテン ヴィュー スウィ ート 85 ショアライン ブールヴァー ド 750 (56)参考文献 特開 昭57−20979（ＪＰ，Ａ) 特開 昭57−196334（ＪＰ，Ａ) 特開 昭63−200235（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 9/34

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】算術論理装置、前記の算術論理装置に接続
    された第１の後入れ先出しスタック、及びレジスタファ
    イルからなり、前記の第１の後入れ先出しスタックが前
    記の算術論理装置の第１の入力に接続されたトップ項目
    を記憶する手段と前記の算術論理装置の第２の入力に接
    続されたネクスト項目を記憶する手段を含み、前記の算
    術論理装置が前記のトップ項目を記憶する手段に接続さ
    れた出力を有し、前記のトップ項目を記憶する手段が前
    記のレジスタファイルに入力を提供するように接続され
    たマイクロプロセッサシステム。
  2. 【請求項２】中央処理装置、メモリ、前記の中央処理装
    置を前記のメモリに接続するバスからなり、前記の中央
    処理装置は算術論理装置と前記の算術論理装置に接続さ
    れた後入れ先出しスタックを含み、前記の後入れ先出し
    スタックが前記の算術論理装置の第１の入力に接続され
    たトップ項目を記憶する手段と前記の算術論理装置の第
    ２の入力に接続されたネクスト項目を記憶する手段を含
    み、前記の算術論理装置が前記のトップ項目を記憶する
    手段に接続された出力を有し、前記の後入れ先出しスタ
    ックがラッチとして構成された第１の複数のスタック要
    素と、ランダムアクセスメモリとして構成された第２の
    複数のスタック要素とを有し、前記の第１および第２の
    複数のスタック要素と前記の中央処理装置が単一の集積
    回路内に設けられ、前記の後入れ先出しスタックがさら
    に前記の単一の集積回路の外部のランダムアクセスメモ
    リとして構成された第３の複数のスタック要素を有する
    マイクロプロセッサシステム。
  3. 【請求項３】単一の集積回路中のメイン中央処理装置と
    別の直接メモリアクセス中央処理装置とからなるマイク
    ロプロセッサであり、前記のメイン中央処理装置は算術
    論理装置、前記の算術論理装置に入力を提供するように
    接続されたトップ項目レジスタとネクスト項目レジスタ
    付きの第１の後入れ先出しスタックを有し、前記の算術
    論理装置の出力は前記のトップ項目レジスタに接続さ
    れ、前記のトップ項目レジスタはまた内部データバスに
    入力を提供するように接続され、前記の内部データバス
    はループカウンタに双方向に接続され、前記のループカ
    ウンタは減分器に接続され、前記の内部データバスはス
    タックポインタ、リターンスタックポインタ、モードレ
    ジスタ、および命令レジスタに双方向に接続され、前記
    の内部データバスはメモリコントローラ、リターン後入
    れ先出しスタックのＹレジスタ、Ｘレジスタおよびプロ
    グラムカウンタに接続され、前記のＹレジスタ、Ｘレジ
    スタおよびプログラムカウンタは内部アドレスバスへの
    出力を提供し、前記の内部アドレスバスは前記のメモリ
    コントローラへのと増分器への入力を提供し、前記の増
    分器は前記の内部データバスに接続され、前記の直接メ
    モリアクセス中央処理装置は前記のメモリコントローラ
    への入力を提供し、前記のメモリコントローラはアドレ
    ス／データバスとランダムアクセスメモリへの接続のた
    めの複数の制御ラインを有するマイクロプロセッサ。
  4. 【請求項４】マイクロプロセッサシステムにおいて後入
    れ先出しスタックを動作させる方法であって、ラッチと
    して構成された第１の複数のスタック要素、ランダムア
    クセスメモリとして構成された第２の複数のスタック要
    素を提供し、第１および第２の複数のスタック要素をマ
    イクロプロセッサとともに単一の集積回路内に設け、こ
    の単一の集積回路の外部のランダムアクセスメモリとし
    て構成された第３の複数のスタック要素を提供し、後入
    れ先出しスタックに項目を記憶させ、第２の複数のスタ
    ック要素にアクセスすることなく第１の複数のスタック
    要素から第１の複数の項目を取り出し、第１の複数のス
    タック要素が空であるときは第２の複数のスタック要素
    から第１の複数の項目を取り出し、第３の複数のスタッ
    ク要素にアクセスすることなく第２の複数のスタック要
    素から第２の複数の項目を取り出し、第２の複数のスタ
    ック要素が空であるときは第３の複数のスタック要素か
    ら第２の複数の項目を取り出す方法。
JP2511130A 1989-08-03 1990-08-02 後入れ先出しスタックを備えるマイクロプロセッサ、マイクロプロセッサシステム、及び後入れ先出しスタックの動作方法 Expired - Lifetime JP2966085B2 (ja)

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