JP2001331341A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2001331341A JP2001331341A JP2000147749A JP2000147749A JP2001331341A JP 2001331341 A JP2001331341 A JP 2001331341A JP 2000147749 A JP2000147749 A JP 2000147749A JP 2000147749 A JP2000147749 A JP 2000147749A JP 2001331341 A JP2001331341 A JP 2001331341A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- outputs
- instruction fetch
- signal
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵの動作を外部で監視するためのインタフ
ェース装置を内蔵したマイクロコンピュータにおいて、
ＣＰＵの動作周波数に関わらずに低速で外部に動作情報
を通知するマイクロコンピュータを提供すること。 【解決手段】ＣＰＵ３１は、命令をフェッチした情報を
カウンタ装置３４に通知し、カウンタ装置３４ではフェ
ッチ回数をカウントしある所定数のフェッチが行われた
ところでインタフェース装置３６に対し、命令フェッチ
ステートの出力要求を通知する。
ェース装置を内蔵したマイクロコンピュータにおいて、
ＣＰＵの動作周波数に関わらずに低速で外部に動作情報
を通知するマイクロコンピュータを提供すること。 【解決手段】ＣＰＵ３１は、命令をフェッチした情報を
カウンタ装置３４に通知し、カウンタ装置３４ではフェ
ッチ回数をカウントしある所定数のフェッチが行われた
ところでインタフェース装置３６に対し、命令フェッチ
ステートの出力要求を通知する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵの動作を外部
で監視するためにその動作情報を外部に出力するインタ
フェース装置を内蔵したマイクロコンピュータに関する
ものである。
で監視するためにその動作情報を外部に出力するインタ
フェース装置を内蔵したマイクロコンピュータに関する
ものである。
【０００２】近年、マイクロコンピュータは、その動作
速度の高速化が求められ、そのためにチップにＣＰＵが
実行するプログラムを格納するＰＲＯＭ等の記憶装置を
搭載したり、動作クロック信号即ちシステムクロックの
高周波数化が進められている。このようなマイクロコン
ピュータには、その動作確認やプログラムのデバッグ等
を目的として外部に接続されたエミュレータ装置等の外
部監視装置にＣＰＵの動作情報を出力するためのインタ
フェース装置が内蔵される。
速度の高速化が求められ、そのためにチップにＣＰＵが
実行するプログラムを格納するＰＲＯＭ等の記憶装置を
搭載したり、動作クロック信号即ちシステムクロックの
高周波数化が進められている。このようなマイクロコン
ピュータには、その動作確認やプログラムのデバッグ等
を目的として外部に接続されたエミュレータ装置等の外
部監視装置にＣＰＵの動作情報を出力するためのインタ
フェース装置が内蔵される。
【０００３】そして、ＣＰＵの動作が高速化されると、
それに対応してエミュレータ装置を高速動作させる必要
があり、インタフェース装置はＣＰＵの動作に対する速
度で動作情報を出力しなければならない。しかし、エミ
ュレータ装置の高速化は容易ではなく、また高速な装置
の導入はマイクロコンピュータの製造コストの上昇を招
く。そのため、高速で動作するＣＰＵの動作情報を低速
でエミュレータ装置に出力することが求められている。
それに対応してエミュレータ装置を高速動作させる必要
があり、インタフェース装置はＣＰＵの動作に対する速
度で動作情報を出力しなければならない。しかし、エミ
ュレータ装置の高速化は容易ではなく、また高速な装置
の導入はマイクロコンピュータの製造コストの上昇を招
く。そのため、高速で動作するＣＰＵの動作情報を低速
でエミュレータ装置に出力することが求められている。
【０００４】
【従来の技術】図４は、従来のマイクロコンピュータの
要部ブロック回路図である。マイクロコンピュータ１１
は、ＣＰＵ１２と、ＣＰＵ１２の動作情報を外部に接続
された図示しないエミュレータ装置に出力するためのエ
ミュレータインタフェース装置１３とを含む。これら
は、図示しないＰＲＯＭ等の記憶装置、周辺回路ととも
に１つのチップ上に形成されている。
要部ブロック回路図である。マイクロコンピュータ１１
は、ＣＰＵ１２と、ＣＰＵ１２の動作情報を外部に接続
された図示しないエミュレータ装置に出力するためのエ
ミュレータインタフェース装置１３とを含む。これら
は、図示しないＰＲＯＭ等の記憶装置、周辺回路ととも
に１つのチップ上に形成されている。
【０００５】ＣＰＵ１２及びインタフェース装置１３に
はシステムクロックＳＣＬＫが供給され、それに基づい
て動作する。ＣＰＵ１２は、図示しないエミュレータ装
置から供給される制御信号に基づいて動作又は停止し、
その動作情報をインタフェース装置１３に出力する。イ
ンタフェース装置１３はエミュレータ装置からの制御信
号に応答して動作情報を出力し、エミュレータ装置はそ
の動作情報に基づいてＣＰＵ１２の動作を監視する。
はシステムクロックＳＣＬＫが供給され、それに基づい
て動作する。ＣＰＵ１２は、図示しないエミュレータ装
置から供給される制御信号に基づいて動作又は停止し、
その動作情報をインタフェース装置１３に出力する。イ
ンタフェース装置１３はエミュレータ装置からの制御信
号に応答して動作情報を出力し、エミュレータ装置はそ
の動作情報に基づいてＣＰＵ１２の動作を監視する。
【０００６】
【発明が解決しようとする課題】ところで、最近のマイ
クロコンピュータは高速化しており、高速なシステムク
ロックＳＣＬＫで動作するＣＰＵ１２の動作状態をリア
ルタイムでエミュレータ装置に送信するためにはマイク
ロコンピュータ１１の動作周波数でのデータ転送が可能
な高価なケーブルを用意する必要がある。また、別の方
法として、マイクロコンピュータに複数の安価なケーブ
ルを接続し、それら複数のケーブルを時分割で切替えて
使用する、即ち動作状態をパラレルにエミュレータ装置
に出力することで、マイクロコンピュータの動作周波数
よりもインタフェース周波数を低下させていた。
クロコンピュータは高速化しており、高速なシステムク
ロックＳＣＬＫで動作するＣＰＵ１２の動作状態をリア
ルタイムでエミュレータ装置に送信するためにはマイク
ロコンピュータ１１の動作周波数でのデータ転送が可能
な高価なケーブルを用意する必要がある。また、別の方
法として、マイクロコンピュータに複数の安価なケーブ
ルを接続し、それら複数のケーブルを時分割で切替えて
使用する、即ち動作状態をパラレルにエミュレータ装置
に出力することで、マイクロコンピュータの動作周波数
よりもインタフェース周波数を低下させていた。
【０００７】しかしながら、上記のように高価なケーブ
ルの使用はマイクロコンピュータの製造コストの増加を
招き、複数の安価なケーブルを接続するためのインタフ
ェース端子の増加はマイクロコンピュータ自体のコスト
増加を招く。このことは、競争力の低下へとつながる。
ルの使用はマイクロコンピュータの製造コストの増加を
招き、複数の安価なケーブルを接続するためのインタフ
ェース端子の増加はマイクロコンピュータ自体のコスト
増加を招く。このことは、競争力の低下へとつながる。
【０００８】また、ＣＰＵ１２とインタフェース装置１
３の間に動作情報を一旦記憶するバッファを設け、これ
により低速でエミュレータ装置に動作情報を出力するこ
とで、安価なケーブルの使用数を減らす方法がある。し
かし、この方法では、ＣＰＵ１２の動作速度とインタフ
ェース装置１３のインタフェース速度の差によって大容
量のバッファを設ける必要があり、それによって増大す
るゲート数に応じてマイクロコンピュータのチップ面積
が大きくなり、チップのコスト増加を招いてしまう。
３の間に動作情報を一旦記憶するバッファを設け、これ
により低速でエミュレータ装置に動作情報を出力するこ
とで、安価なケーブルの使用数を減らす方法がある。し
かし、この方法では、ＣＰＵ１２の動作速度とインタフ
ェース装置１３のインタフェース速度の差によって大容
量のバッファを設ける必要があり、それによって増大す
るゲート数に応じてマイクロコンピュータのチップ面積
が大きくなり、チップのコスト増加を招いてしまう。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的はＣＰＵの動作を外部で監
視するためのインタフェース装置を内蔵したマイクロコ
ンピュータにおいて、ＣＰＵの動作周波数に関わらずに
低速で外部に動作情報を通知することのできるマイクロ
コンピュータを提供することにある。
れたものであって、その目的はＣＰＵの動作を外部で監
視するためのインタフェース装置を内蔵したマイクロコ
ンピュータにおいて、ＣＰＵの動作周波数に関わらずに
低速で外部に動作情報を通知することのできるマイクロ
コンピュータを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、カウント装置はＣ
ＰＵが出力する命令フェッチ信号に基づいて第１のクロ
ック信号をカウントし、該カウント値に基づいて命令フ
ェッチステート出力要求を出力する。インタフェース装
置は、出力要求を受取り、監視装置に命令フェッチ情報
として命令フェッチステートを出力する。このように、
ＣＰＵが複数の命令をフェッチする毎にインタフェース
装置から命令フェッチステートが出力されるため、その
インタフェース装置の動作はＣＰＵのそれよりも低速で
よい。
め、請求項１に記載の発明によれば、カウント装置はＣ
ＰＵが出力する命令フェッチ信号に基づいて第１のクロ
ック信号をカウントし、該カウント値に基づいて命令フ
ェッチステート出力要求を出力する。インタフェース装
置は、出力要求を受取り、監視装置に命令フェッチ情報
として命令フェッチステートを出力する。このように、
ＣＰＵが複数の命令をフェッチする毎にインタフェース
装置から命令フェッチステートが出力されるため、その
インタフェース装置の動作はＣＰＵのそれよりも低速で
よい。
【００１１】カウンタ装置は、請求項２に記載の発明の
ように、カウント値と比較する所定値を予め記憶し、カ
ウント値と所定値とが一致する場合に出力要求を出力し
該カウント値をリセットする。
ように、カウント値と比較する所定値を予め記憶し、カ
ウント値と所定値とが一致する場合に出力要求を出力し
該カウント値をリセットする。
【００１２】カウンタ装置は、請求項３に記載の発明の
ように、所定値を記憶するレジスタを備え、該所定値を
変更に構成されている。これにより、ＣＰＵが高速化し
ても同じ監視装置でＣＰＵの動作を監視することができ
る。
ように、所定値を記憶するレジスタを備え、該所定値を
変更に構成されている。これにより、ＣＰＵが高速化し
ても同じ監視装置でＣＰＵの動作を監視することができ
る。
【００１３】請求項４に記載の発明のように、ＣＰＵは
分岐が発生した場合に分岐発生信号と分岐先アドレスと
を出力し、カウンタ装置は、分岐発生信号に応答してそ
の時のカウント値を命令フェッチ回数としてインタフェ
ース装置に出力し、インタフェース装置は分岐発生信号
に応答してＣＰＵの動作情報として分岐先アドレスと命
令フェッチ回数とを出力する。これにより、分岐した場
合のＣＰＵの動作を容易にトレースすることができる。
分岐が発生した場合に分岐発生信号と分岐先アドレスと
を出力し、カウンタ装置は、分岐発生信号に応答してそ
の時のカウント値を命令フェッチ回数としてインタフェ
ース装置に出力し、インタフェース装置は分岐発生信号
に応答してＣＰＵの動作情報として分岐先アドレスと命
令フェッチ回数とを出力する。これにより、分岐した場
合のＣＰＵの動作を容易にトレースすることができる。
【００１４】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図３に従って説明する。図１は、本実施
形態のマイクロコンピュータ２１のブロック図である。
このマイクロコンピュータ２１は、外部エミュレータ装
置２３とパーソナルコンピュータ（パソコン）２４から
なる外部監視装置２２に接続され、それにより動作が監
視される。
の形態を図１〜図３に従って説明する。図１は、本実施
形態のマイクロコンピュータ２１のブロック図である。
このマイクロコンピュータ２１は、外部エミュレータ装
置２３とパーソナルコンピュータ（パソコン）２４から
なる外部監視装置２２に接続され、それにより動作が監
視される。
【００１５】マイクロコンピュータ２１は、ＣＰＵ３１
と、そのＣＰＵ３１の動作プログラムを記憶したＰＲＯ
Ｍ３２及び図示しない周辺回路を含み、それらはシステ
ムバス３３を介して相互に接続されている。ＣＰＵ３１
は供給されるシステムクロックＳＣＬＫに基づいて動作
し、ＰＲＯＭ３２のプログラムに記述された命令をフェ
ッチしそれを実行する。
と、そのＣＰＵ３１の動作プログラムを記憶したＰＲＯ
Ｍ３２及び図示しない周辺回路を含み、それらはシステ
ムバス３３を介して相互に接続されている。ＣＰＵ３１
は供給されるシステムクロックＳＣＬＫに基づいて動作
し、ＰＲＯＭ３２のプログラムに記述された命令をフェ
ッチしそれを実行する。
【００１６】また、マイクロコンピュータ２１は、命令
フェッチ回数カウンタ装置３４、エミュレータクロック
発生回路３５、エミュレータインタフェース装置３６を
備えている。
フェッチ回数カウンタ装置３４、エミュレータクロック
発生回路３５、エミュレータインタフェース装置３６を
備えている。
【００１７】エミュレータクロック発生回路３５は、シ
ステムクロックＳＣＬＫが供給され、ＣＰＵ３１からエ
ミュレータモード信号ＩＭＯＤ及び周波数変更信号ＣＨ
Ｇが入力されている。クロック発生回路３５は、モード
信号ＩＭＯＤに応答してシステムクロックＳＣＬＫを分
周して生成したエミュレータクロックＩＣＬＫをエミュ
レータインタフェース装置３６に供給又は停止する。ま
た、クロック発生回路３５は、周波数変更信号ＣＨＧに
基づいて分周比を変更する。
ステムクロックＳＣＬＫが供給され、ＣＰＵ３１からエ
ミュレータモード信号ＩＭＯＤ及び周波数変更信号ＣＨ
Ｇが入力されている。クロック発生回路３５は、モード
信号ＩＭＯＤに応答してシステムクロックＳＣＬＫを分
周して生成したエミュレータクロックＩＣＬＫをエミュ
レータインタフェース装置３６に供給又は停止する。ま
た、クロック発生回路３５は、周波数変更信号ＣＨＧに
基づいて分周比を変更する。
【００１８】即ち、クロック発生回路３５は、ＣＰＵ３
１から指定された周波数のエミュレータクロックＩＣＬ
Ｋを生成し、モード信号ＩＭＯＤに基づいてそのクロッ
クＩＣＬＫの供給又は停止する。エミュレータインタフ
ェース装置３６は、供給されるエミュレータクロックＩ
ＣＬＫに基づいてＣＰＵ３１の動作状態を外部エミュレ
ータ装置２３に出力する。
１から指定された周波数のエミュレータクロックＩＣＬ
Ｋを生成し、モード信号ＩＭＯＤに基づいてそのクロッ
クＩＣＬＫの供給又は停止する。エミュレータインタフ
ェース装置３６は、供給されるエミュレータクロックＩ
ＣＬＫに基づいてＣＰＵ３１の動作状態を外部エミュレ
ータ装置２３に出力する。
【００１９】命令フェッチ回数カウンタ装置３４は、Ｃ
ＰＵ３１の命令フェッチ回数をカウントし、そのカウン
ト値に基づいてＣＰＵ３１が命令フェッチを所定回数行
うとエミュレータインタフェース装置３６にＣＰＵ３１
の動作状態として命令フェッチ情報を出力する。
ＰＵ３１の命令フェッチ回数をカウントし、そのカウン
ト値に基づいてＣＰＵ３１が命令フェッチを所定回数行
うとエミュレータインタフェース装置３６にＣＰＵ３１
の動作状態として命令フェッチ情報を出力する。
【００２０】詳述すると、ＣＰＵ３１は、システムクロ
ックＳＣＬＫに同期して命令をフェッチしたか否かを示
す命令フェッチ信号ＦＥＮをカウンタ装置３４に出力す
る。例えば、ＣＰＵ３１は、命令をフェッチした場合に
はＨレベルの命令フェッチ信号ＦＥＮを、命令をフェッ
チしない場合にはＬレベルの命令フェッチ信号ＦＥＮを
出力する。
ックＳＣＬＫに同期して命令をフェッチしたか否かを示
す命令フェッチ信号ＦＥＮをカウンタ装置３４に出力す
る。例えば、ＣＰＵ３１は、命令をフェッチした場合に
はＨレベルの命令フェッチ信号ＦＥＮを、命令をフェッ
チしない場合にはＬレベルの命令フェッチ信号ＦＥＮを
出力する。
【００２１】カウンタ装置３４はシステムクロックＳＣ
ＬＫが供給され、命令フェッチ信号ＦＥＮに基づいてシ
ステムクロックＳＣＬＫをカウントする。例えば、カウ
ンタ装置３４は、Ｈレベルの命令フェッチ信号ＦＥＮが
入力されているときにシステムクロックＳＣＬＫの立ち
上がりに応答してカウントアップ、即ちカウント値をイ
ンクリメント（＋１）する。これにより、カウンタ装置
３４のカウント値は、ＣＰＵ３１が命令をフェッチした
回数となる。
ＬＫが供給され、命令フェッチ信号ＦＥＮに基づいてシ
ステムクロックＳＣＬＫをカウントする。例えば、カウ
ンタ装置３４は、Ｈレベルの命令フェッチ信号ＦＥＮが
入力されているときにシステムクロックＳＣＬＫの立ち
上がりに応答してカウントアップ、即ちカウント値をイ
ンクリメント（＋１）する。これにより、カウンタ装置
３４のカウント値は、ＣＰＵ３１が命令をフェッチした
回数となる。
【００２２】そして、カウンタ装置３４は、そのカウン
ト値を予め設定した所定値とを比較し、一致するとエミ
ュレータインタフェース装置３６に命令フェッチステー
ト出力要求を出力し、カウント値をリセットする。イン
タフェース装置３６はその出力要求を受取ると、エミュ
レータクロックＩＣＬＫに基づいて命令フェッチステー
トを外部エミュレータ装置２３に出力する。従って、イ
ンタフェース装置３６は、ほぼ出力要求を受取る毎、即
ちＣＰＵ３１が命令フェッチをほぼ所定回数行う毎に命
令フェッチステートをその動作情報として出力する。こ
れにより、インタフェース装置３６は、ＣＰＵ３１の動
作速度よりも低速で動作する。
ト値を予め設定した所定値とを比較し、一致するとエミ
ュレータインタフェース装置３６に命令フェッチステー
ト出力要求を出力し、カウント値をリセットする。イン
タフェース装置３６はその出力要求を受取ると、エミュ
レータクロックＩＣＬＫに基づいて命令フェッチステー
トを外部エミュレータ装置２３に出力する。従って、イ
ンタフェース装置３６は、ほぼ出力要求を受取る毎、即
ちＣＰＵ３１が命令フェッチをほぼ所定回数行う毎に命
令フェッチステートをその動作情報として出力する。こ
れにより、インタフェース装置３６は、ＣＰＵ３１の動
作速度よりも低速で動作する。
【００２３】エミュレータ装置２３は、命令フェッチス
テートを入力すると、ＣＰＵ３１の動作を追跡（トレー
ス）するためのプログラムカウンタを所定値だけ進め
る。これにより、外部監視装置２２は、ＣＰＵ３１がど
こまでプログラムを実行したかが解る。
テートを入力すると、ＣＰＵ３１の動作を追跡（トレー
ス）するためのプログラムカウンタを所定値だけ進め
る。これにより、外部監視装置２２は、ＣＰＵ３１がど
こまでプログラムを実行したかが解る。
【００２４】また、ＣＰＵ３１はプログラムの実行にお
いて分岐が発生した場合に、その分岐発生信号ＢＥＮを
カウンタ装置３４及びインタフェース装置３６に出力す
るとともに、分岐先アドレスＢＡＤＲをインタフェース
装置３６に出力する。カウンタ装置３４は、分岐発生信
号ＢＥＮを入力すると、その時のカウント値を命令フェ
ッチ情報としてインタフェース装置３６に出力する。
いて分岐が発生した場合に、その分岐発生信号ＢＥＮを
カウンタ装置３４及びインタフェース装置３６に出力す
るとともに、分岐先アドレスＢＡＤＲをインタフェース
装置３６に出力する。カウンタ装置３４は、分岐発生信
号ＢＥＮを入力すると、その時のカウント値を命令フェ
ッチ情報としてインタフェース装置３６に出力する。
【００２５】インタフェース装置３６は、分岐発生信号
ＢＥＮを入力すると、カウンタ装置３４からのカウント
値と分岐先アドレスＢＡＤＲをＣＰＵ３１の動作情報と
してエミュレータ装置２３に出力する。
ＢＥＮを入力すると、カウンタ装置３４からのカウント
値と分岐先アドレスＢＡＤＲをＣＰＵ３１の動作情報と
してエミュレータ装置２３に出力する。
【００２６】エミュレータ装置２３は、命令フェッチス
テートとカウント値及び分岐先アドレスＢＡＤＲに基づ
いてＣＰＵ３１の動作を確認する。即ち、エミュレータ
装置２３は、プログラムカウンタに入力したカウント値
を加算する。これにより、エミュレータ装置２３は、ど
の命令で分岐が発生したかが解る。そして、エミュレー
タ装置２３は、入力した分岐先アドレスＢＡＤＲをプロ
グラムカウンタにセットする。このようにして、外部監
視装置２２は、分岐したＣＰＵ３１の動作を追跡する。
テートとカウント値及び分岐先アドレスＢＡＤＲに基づ
いてＣＰＵ３１の動作を確認する。即ち、エミュレータ
装置２３は、プログラムカウンタに入力したカウント値
を加算する。これにより、エミュレータ装置２３は、ど
の命令で分岐が発生したかが解る。そして、エミュレー
タ装置２３は、入力した分岐先アドレスＢＡＤＲをプロ
グラムカウンタにセットする。このようにして、外部監
視装置２２は、分岐したＣＰＵ３１の動作を追跡する。
【００２７】尚、外部監視装置２２は、エミュレータ装
置２３からＣＰＵ３１にブレーク信号ＢＲＫを出力し、
ＣＰＵ３１はそのブレーク信号ＢＲＫに応答して停止す
る。これにより、所望のブレークポイントにてＣＰＵ３
１の動作を停止させることができる。
置２３からＣＰＵ３１にブレーク信号ＢＲＫを出力し、
ＣＰＵ３１はそのブレーク信号ＢＲＫに応答して停止す
る。これにより、所望のブレークポイントにてＣＰＵ３
１の動作を停止させることができる。
【００２８】また、外部監視装置２２は、インタフェー
ス装置３６を介してＣＰＵ３１に制御のためのエミュレ
ーションデータＩＤＡＴＡを出力し、ＣＰＵ３１から出
力されるエミュレーションデータＩＤＡＴＡ及びステー
タスＩＳＴＡＴＵＳをインタフェース装置３６を介して
入力する。これにより、任意のアドレスからＣＰＵ３１
を動作させたり、ＣＰＵ３１の内部レジスタ等の情報を
受取る。
ス装置３６を介してＣＰＵ３１に制御のためのエミュレ
ーションデータＩＤＡＴＡを出力し、ＣＰＵ３１から出
力されるエミュレーションデータＩＤＡＴＡ及びステー
タスＩＳＴＡＴＵＳをインタフェース装置３６を介して
入力する。これにより、任意のアドレスからＣＰＵ３１
を動作させたり、ＣＰＵ３１の内部レジスタ等の情報を
受取る。
【００２９】ＣＰＵ３１がエミュレータ装置２３からの
データＩＤＡＴＡに基づいてエミュレータクロック発生
回路３５の分周比を変更するべく周波数変更信号ＣＨＧ
を出力する。これは、高い周波数で動作するＣＰＵ３１
の動作情報を外部エミュレータ装置２３が確実に受取る
ために有効である。即ち、ＣＰＵ３１の動作監視を開始
する（プログラムトレースを開始する）ときに、外部エ
ミュレータ装置２３とＣＰＵ３１の間でインタフェース
装置３６を介してデータ転送を行い、それに基づいて、
ＣＰＵ３１から転送されるデータを外部エミュレータ装
置２３が受取れるように、クロック発生回路３５の分周
比を大きくしてエミュレータクロックＩＣＬＫの周波数
を低くする。そして、その周波数変更信号ＣＨＧに基づ
いて命令フェッチ回数カウンタ装置３４が命令フェッチ
ステートを出力要求する所定値を変更する。これによ
り、ＣＰＵ３１の動作周波数に関わらずにそのＣＰＵ３
１の動作情報を低速な外部エミュレータ装置２３にて受
取り、ＣＰＵ３１の動作監視を行うことができる。
データＩＤＡＴＡに基づいてエミュレータクロック発生
回路３５の分周比を変更するべく周波数変更信号ＣＨＧ
を出力する。これは、高い周波数で動作するＣＰＵ３１
の動作情報を外部エミュレータ装置２３が確実に受取る
ために有効である。即ち、ＣＰＵ３１の動作監視を開始
する（プログラムトレースを開始する）ときに、外部エ
ミュレータ装置２３とＣＰＵ３１の間でインタフェース
装置３６を介してデータ転送を行い、それに基づいて、
ＣＰＵ３１から転送されるデータを外部エミュレータ装
置２３が受取れるように、クロック発生回路３５の分周
比を大きくしてエミュレータクロックＩＣＬＫの周波数
を低くする。そして、その周波数変更信号ＣＨＧに基づ
いて命令フェッチ回数カウンタ装置３４が命令フェッチ
ステートを出力要求する所定値を変更する。これによ
り、ＣＰＵ３１の動作周波数に関わらずにそのＣＰＵ３
１の動作情報を低速な外部エミュレータ装置２３にて受
取り、ＣＰＵ３１の動作監視を行うことができる。
【００３０】図２は、命令フェッチ回数カウンタ装置３
４のブロック図である。カウンタ装置３４は、フェッチ
回数保持レジスタ４１、インクリメンタ４２、選択回路
４３、定数保持レジスタ４４、比較検出回路４５、オー
バーフロー設定レジスタ４６及び情報保持回路４７を含
む。
４のブロック図である。カウンタ装置３４は、フェッチ
回数保持レジスタ４１、インクリメンタ４２、選択回路
４３、定数保持レジスタ４４、比較検出回路４５、オー
バーフロー設定レジスタ４６及び情報保持回路４７を含
む。
【００３１】フェッチ回数保持レジスタ４１は、システ
ムクロックＳＣＬＫと命令フェッチ信号ＦＥＮが入力さ
れ、システムクロックＳＣＬＫに応答して命令フェッチ
信号ＦＥＮがＨレベルの時に入力信号を保持し、その保
持した信号をインクリメンタ４２、比較検出回路４５及
び情報保持回路４７に出力する。インクリメンタ４２
は、保持レジスタ４１から入力した入力信号（値）をイ
ンクリメント（＋１）して選択回路４３に出力する。選
択回路４３には定数保持レジスタ４４から値が「１」の
信号が入力され、比較検出回路４５の出力信号と分岐発
生信号ＢＥＮが選択信号として入力される。選択回路４
３は、選択信号に応答してインクリメンタ４２からの信
号又は定数保持レジスタ４４からの信号をフェッチ回数
保持レジスタ４１に出力する。これらの回路４１〜４４
によってインクリメントカウンタが構成され、保持レジ
スタ４１からフェッチ回数が出力される。
ムクロックＳＣＬＫと命令フェッチ信号ＦＥＮが入力さ
れ、システムクロックＳＣＬＫに応答して命令フェッチ
信号ＦＥＮがＨレベルの時に入力信号を保持し、その保
持した信号をインクリメンタ４２、比較検出回路４５及
び情報保持回路４７に出力する。インクリメンタ４２
は、保持レジスタ４１から入力した入力信号（値）をイ
ンクリメント（＋１）して選択回路４３に出力する。選
択回路４３には定数保持レジスタ４４から値が「１」の
信号が入力され、比較検出回路４５の出力信号と分岐発
生信号ＢＥＮが選択信号として入力される。選択回路４
３は、選択信号に応答してインクリメンタ４２からの信
号又は定数保持レジスタ４４からの信号をフェッチ回数
保持レジスタ４１に出力する。これらの回路４１〜４４
によってインクリメントカウンタが構成され、保持レジ
スタ４１からフェッチ回数が出力される。
【００３２】比較検出回路４５は予めオーバーフロー設
定レジスタ４６に記憶された所定値が入力される。この
所定値は、命令フェッチステート出力要求を出力するた
めの値であり、図１のＣＰＵ３１の動作速度とインタフ
ェース装置３６のインタフェース速度の差に応じてＣＰ
Ｕ３１により設定される。従って、この所定値は任意に
変更が可能である。
定レジスタ４６に記憶された所定値が入力される。この
所定値は、命令フェッチステート出力要求を出力するた
めの値であり、図１のＣＰＵ３１の動作速度とインタフ
ェース装置３６のインタフェース速度の差に応じてＣＰ
Ｕ３１により設定される。従って、この所定値は任意に
変更が可能である。
【００３３】比較検出回路４５は所定値と保持レジスタ
４１からのカウント値を比較してそれらが一致するか否
かを検出し、それに応じた検出信号Ｋ１を選択回路４３
及び情報保持回路４７に出力する。
４１からのカウント値を比較してそれらが一致するか否
かを検出し、それに応じた検出信号Ｋ１を選択回路４３
及び情報保持回路４７に出力する。
【００３４】選択回路４３は、検出信号Ｋ１に基づい
て、所定値とカウント値が一致する場合に定数保持レジ
スタ４４からの信号を保持レジスタ４４に出力する。こ
れにより、カウント値が「１」にリセットされる。
て、所定値とカウント値が一致する場合に定数保持レジ
スタ４４からの信号を保持レジスタ４４に出力する。こ
れにより、カウント値が「１」にリセットされる。
【００３５】情報保持回路４７には、保持レジスタ４１
からのカウント値、比較検出回路４５からの検出信号Ｋ
１及び分岐発生信号ＢＥＮが入力される。情報保持回路
４７は、検出信号Ｋ１に応答して命令フェッチステート
出力要求を出力する。また、情報保持回路４７は、分岐
発生信号ＢＥＮに応答してカウント値を命令フェッチ回
数として出力する。
からのカウント値、比較検出回路４５からの検出信号Ｋ
１及び分岐発生信号ＢＥＮが入力される。情報保持回路
４７は、検出信号Ｋ１に応答して命令フェッチステート
出力要求を出力する。また、情報保持回路４７は、分岐
発生信号ＢＥＮに応答してカウント値を命令フェッチ回
数として出力する。
【００３６】分岐発生信号ＢＥＮは選択回路４３に入力
され、その選択回路４３は分岐発生信号ＢＥＮに応答し
て定数保持レジスタ４４からの信号を保持レジスタ４４
に出力する。これにより、分岐が発生した場合にカウン
ト値がリセットされる。
され、その選択回路４３は分岐発生信号ＢＥＮに応答し
て定数保持レジスタ４４からの信号を保持レジスタ４４
に出力する。これにより、分岐が発生した場合にカウン
ト値がリセットされる。
【００３７】次に、上記のように構成されたマイクロコ
ンピュータ２１の作用を図３に従って説明する。今、図
１のエミュレータクロック発生回路３５はシステムクロ
ックＳＣＬＫを４分周したエミュレータクロックＩＣＬ
Ｋを出力する。図２のオーバーフロー設定レジスタ４６
に所定値として３２ｈ（ｈは１６進数を表す）が設定さ
れている。
ンピュータ２１の作用を図３に従って説明する。今、図
１のエミュレータクロック発生回路３５はシステムクロ
ックＳＣＬＫを４分周したエミュレータクロックＩＣＬ
Ｋを出力する。図２のオーバーフロー設定レジスタ４６
に所定値として３２ｈ（ｈは１６進数を表す）が設定さ
れている。
【００３８】命令フェッチ回数カウンタ装置３４は、所
定値とカウント値とが一致すると、システムクロックＳ
ＣＬＫの立ち上がりに応答して命令フェッチステート出
力要求をアサート（Ｈレベル）し、カウント値を「１
ｈ」にリセットする。
定値とカウント値とが一致すると、システムクロックＳ
ＣＬＫの立ち上がりに応答して命令フェッチステート出
力要求をアサート（Ｈレベル）し、カウント値を「１
ｈ」にリセットする。
【００３９】エミュレータインタフェース装置３６は、
命令フェッチステート出力要求がアサートされると、エ
ミュレータクロックＩＣＬＫの立ち上がりに応答して命
令フェッチステートを出力する。
命令フェッチステート出力要求がアサートされると、エ
ミュレータクロックＩＣＬＫの立ち上がりに応答して命
令フェッチステートを出力する。
【００４０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ＣＰＵ３１は、命令をフェッチした情報をカウン
タ装置３４に通知し、カウンタ装置３４ではフェッチ回
数をカウントしある所定数のフェッチが行われたところ
でインタフェース装置３６に対し、命令フェッチステー
トの出力要求を通知する。その結果、マイクロコンピュ
ータ２１は外部監視装置２２に命令フェッチを毎サイク
ル伝える必要がなくなるので、インタフェース装置３５
の動作をＣＰＵ３１のそれよりも低速にすることができ
る。これにより、内部に動作状態を蓄積するバッファを
持つ必要が無くなることによりゲート数の増加を抑える
ことができる。
ば、以下の効果を奏する。 （１）ＣＰＵ３１は、命令をフェッチした情報をカウン
タ装置３４に通知し、カウンタ装置３４ではフェッチ回
数をカウントしある所定数のフェッチが行われたところ
でインタフェース装置３６に対し、命令フェッチステー
トの出力要求を通知する。その結果、マイクロコンピュ
ータ２１は外部監視装置２２に命令フェッチを毎サイク
ル伝える必要がなくなるので、インタフェース装置３５
の動作をＣＰＵ３１のそれよりも低速にすることができ
る。これにより、内部に動作状態を蓄積するバッファを
持つ必要が無くなることによりゲート数の増加を抑える
ことができる。
【００４１】（２）ＣＰＵ３１はシステムクロックＳＣ
ＬＫに基づいて演算処理を実行する。クロック発生回路
３５は、ＣＰＵ３１から指定された周波数のエミュレー
タクロックＩＣＬＫを発生し、インタフェース装置３６
はエミュレータクロックＩＣＬＫに基づいて外部へＣＰ
Ｕ３１の動作状態を通知する。その結果、ＣＰＵ３１の
動作速度が更に早くなる、又は異なる動作速度のＣＰＵ
３１の動作状態を外部監視装置２２を変更することなく
監視することができるため、設備コストの増加を抑える
ことができる。
ＬＫに基づいて演算処理を実行する。クロック発生回路
３５は、ＣＰＵ３１から指定された周波数のエミュレー
タクロックＩＣＬＫを発生し、インタフェース装置３６
はエミュレータクロックＩＣＬＫに基づいて外部へＣＰ
Ｕ３１の動作状態を通知する。その結果、ＣＰＵ３１の
動作速度が更に早くなる、又は異なる動作速度のＣＰＵ
３１の動作状態を外部監視装置２２を変更することなく
監視することができるため、設備コストの増加を抑える
ことができる。
【００４２】（３）分岐が発生した場合には、ＣＰＵ３
１が出力する分岐発生信号ＢＥＮに基づいて分岐先アド
レスＢＡＤＲとカウンタ装置３４のカウント値を命令フ
ェッチ回数として出力する。これにより、外部監視装置
２２は、ＣＰＵ３１に分岐が発生しても、その動作を容
易にトレースすることができる。
１が出力する分岐発生信号ＢＥＮに基づいて分岐先アド
レスＢＡＤＲとカウンタ装置３４のカウント値を命令フ
ェッチ回数として出力する。これにより、外部監視装置
２２は、ＣＰＵ３１に分岐が発生しても、その動作を容
易にトレースすることができる。
【００４３】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態において、命令フェッチ回数カウンタ装
置３４の構成を適宜変更して実施しても良い。
てもよい。 ○上記実施形態において、命令フェッチ回数カウンタ装
置３４の構成を適宜変更して実施しても良い。
【００４４】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１）監視装置に対してＣＰＵの命令フェッチ情報
を出力するマイクロコンピュータであって、第１のクロ
ック信号に基づいて命令をフェッチして処理を実行し、
命令フェッチ信号を出力するＣＰＵと、前記命令フェッ
チ信号に基づいて前記第１のクロック信号をカウント
し、該カウント値に基づいて命令フェッチステート出力
要求を出力するカウンタ装置と、前記出力要求を受取
り、監視装置に前記命令フェッチ情報として命令フェッ
チステートを出力するインタフェース装置と、を備えた
ことを特徴とするマイクロコンピュータ。 （付記２）前記カウンタ装置は、前記カウント値と比較
する所定値を予め記憶し、前記カウント値と前記所定値
とが一致する場合に前記出力要求を出力し該カウント値
をリセットすることを特徴とする付記１に記載のマイク
ロコンピュータ。 （付記３）前記カウンタ装置は、前記所定値を記憶する
レジスタを備え、該所定値を変更に構成されていること
を特徴とする付記２に記載のマイクロコンピュータ。 （付記４）前記ＣＰＵは分岐が発生した場合に分岐発生
信号と分岐先アドレスとを出力し、前記カウンタ装置
は、前記分岐発生信号に応答してその時のカウント値を
命令フェッチ回数としてインタフェース装置に出力し、
前記インタフェース装置は前記分岐発生信号に応答して
前記ＣＰＵの動作情報として前記分岐先アドレスと命令
フェッチ回数とを出力することを特徴とする付記１乃至
３のうちの何れか一項に記載のマイクロコンピュータ。 （付記５）前記第１のクロック信号を分周して第２のク
ロック信号を生成するクロック発生回路を備え、前記イ
ンタフェース装置は前記第２のクロック信号に基づい
て、前記カウンタ装置からのステート出力要求の受取り
と、監視装置への命令フェッチステートの出力とを行う
ことを特徴とする付記１乃至４のうちの何れか一項に記
載のマイクロコンピュータ。 （付記６）前記クロック発生回路は、前記ＣＰＵからの
モード信号に応答して前記第２のクロック信号を出力又
は停止することを特徴とする付記５に記載のマイクロコ
ンピュータ。 （付記７）前記クロック発生回路は、前記ＣＰＵからの
周波数変更信号に応答して前記第２のクロック信号を生
成する分周比を変更することを特徴とする付記５又は６
に記載のマイクロコンピュータ。
下のようになる。 （付記１）監視装置に対してＣＰＵの命令フェッチ情報
を出力するマイクロコンピュータであって、第１のクロ
ック信号に基づいて命令をフェッチして処理を実行し、
命令フェッチ信号を出力するＣＰＵと、前記命令フェッ
チ信号に基づいて前記第１のクロック信号をカウント
し、該カウント値に基づいて命令フェッチステート出力
要求を出力するカウンタ装置と、前記出力要求を受取
り、監視装置に前記命令フェッチ情報として命令フェッ
チステートを出力するインタフェース装置と、を備えた
ことを特徴とするマイクロコンピュータ。 （付記２）前記カウンタ装置は、前記カウント値と比較
する所定値を予め記憶し、前記カウント値と前記所定値
とが一致する場合に前記出力要求を出力し該カウント値
をリセットすることを特徴とする付記１に記載のマイク
ロコンピュータ。 （付記３）前記カウンタ装置は、前記所定値を記憶する
レジスタを備え、該所定値を変更に構成されていること
を特徴とする付記２に記載のマイクロコンピュータ。 （付記４）前記ＣＰＵは分岐が発生した場合に分岐発生
信号と分岐先アドレスとを出力し、前記カウンタ装置
は、前記分岐発生信号に応答してその時のカウント値を
命令フェッチ回数としてインタフェース装置に出力し、
前記インタフェース装置は前記分岐発生信号に応答して
前記ＣＰＵの動作情報として前記分岐先アドレスと命令
フェッチ回数とを出力することを特徴とする付記１乃至
３のうちの何れか一項に記載のマイクロコンピュータ。 （付記５）前記第１のクロック信号を分周して第２のク
ロック信号を生成するクロック発生回路を備え、前記イ
ンタフェース装置は前記第２のクロック信号に基づい
て、前記カウンタ装置からのステート出力要求の受取り
と、監視装置への命令フェッチステートの出力とを行う
ことを特徴とする付記１乃至４のうちの何れか一項に記
載のマイクロコンピュータ。 （付記６）前記クロック発生回路は、前記ＣＰＵからの
モード信号に応答して前記第２のクロック信号を出力又
は停止することを特徴とする付記５に記載のマイクロコ
ンピュータ。 （付記７）前記クロック発生回路は、前記ＣＰＵからの
周波数変更信号に応答して前記第２のクロック信号を生
成する分周比を変更することを特徴とする付記５又は６
に記載のマイクロコンピュータ。
【００４５】
【発明の効果】以上詳述したように、本発明によれば、
ＣＰＵの動作を外部で監視するためのインタフェース装
置を内蔵したマイクロコンピュータにおいて、ＣＰＵの
動作周波数に関わらずに低速で外部に動作情報を通知す
るマイクロコンピュータを提供することができる。
ＣＰＵの動作を外部で監視するためのインタフェース装
置を内蔵したマイクロコンピュータにおいて、ＣＰＵの
動作周波数に関わらずに低速で外部に動作情報を通知す
るマイクロコンピュータを提供することができる。
【図１】 一実施形態のマイクロコンピュータのブロッ
ク回路図である。
ク回路図である。
【図２】 命令フェッチ回数カウンタ装置のブロック回
路図である。
路図である。
【図３】 一実施形態の動作波形図である。
【図４】 従来のマイクロコンピュータのブロック回路
図である。
図である。
２１ マイクロコンピュータ ２２ 外部監視装置 ３１ ＣＰＵ ３４ 命令フェッチ回数カウント装置 ３５ エミュレータクロック発生回路 ３６ エミュレータインタフェース装置 ＳＣＬＫ 第１のクロック信号としてのシステムクロッ
ク ＩＣＬＫ 第２のクロック信号としてのエミュレータク
ロック ＦＥＮ 命令フェッチ信号 ＢＥＮ 分岐発生信号 ＢＡＤＲ 分岐先アドレス
ク ＩＣＬＫ 第２のクロック信号としてのエミュレータク
ロック ＦＥＮ 命令フェッチ信号 ＢＥＮ 分岐発生信号 ＢＡＤＲ 分岐先アドレス
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B042 GA13 GC03 MA09 MC24 5B048 AA12 DD10 5B062 DD06 JJ07 JJ08
Claims (4)
- 【請求項１】 監視装置に対してＣＰＵの命令フェッチ
情報を出力するマイクロコンピュータであって、 第１のクロック信号に基づいて命令をフェッチして処理
を実行し、命令フェッチ信号を出力するＣＰＵと、 前記命令フェッチ信号に基づいて前記第１のクロック信
号をカウントし、該カウント値に基づいて命令フェッチ
ステート出力要求を出力するカウンタ装置と、 前記出力要求を受取り、監視装置に前記命令フェッチ情
報として命令フェッチステートを出力するインタフェー
ス装置と、を備えたことを特徴とするマイクロコンピュ
ータ。 - 【請求項２】 前記カウンタ装置は、前記カウント値と
比較する所定値を予め記憶し、前記カウント値と前記所
定値とが一致する場合に前記出力要求を出力し該カウン
ト値をリセットすることを特徴とする請求項１に記載の
マイクロコンピュータ。 - 【請求項３】 前記カウンタ装置は、前記所定値を記憶
するレジスタを備え、該所定値を変更に構成されている
ことを特徴とする請求項２に記載のマイクロコンピュー
タ。 - 【請求項４】 前記ＣＰＵは分岐が発生した場合に分岐
発生信号と分岐先アドレスとを出力し、 前記カウンタ装置は、前記分岐発生信号に応答してその
時のカウント値を命令フェッチ回数としてインタフェー
ス装置に出力し、 前記インタフェース装置は前記分岐発生信号に応答して
前記ＣＰＵの動作情報として前記分岐先アドレスと命令
フェッチ回数とを出力することを特徴とする請求項１乃
至３のうちの何れか一項に記載のマイクロコンピュー
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147749A JP2001331341A (ja) | 2000-05-19 | 2000-05-19 | マイクロコンピュータ |
| US09/702,892 US6850879B1 (en) | 2000-05-19 | 2000-11-01 | Microcomputer with emulator interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147749A JP2001331341A (ja) | 2000-05-19 | 2000-05-19 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001331341A true JP2001331341A (ja) | 2001-11-30 |
Family
ID=18653893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147749A Withdrawn JP2001331341A (ja) | 2000-05-19 | 2000-05-19 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6850879B1 (ja) |
| JP (1) | JP2001331341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122543A (ja) * | 2005-10-31 | 2007-05-17 | Nec Electronics Corp | 半導体集積回路装置、それのデバッグシステム及びデバッグ方法。 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7778674B2 (en) * | 2004-12-29 | 2010-08-17 | St-Ericsson Sa | Communication apparatus having a SIM interface compatible with radio isolation |
| US20060267820A1 (en) * | 2005-05-16 | 2006-11-30 | Swoboda Gary L | Tracing sources with export routing information provided by the source |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500801B2 (ja) * | 1983-09-21 | 1996-05-29 | 株式会社日立製作所 | 端末処理装置 |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| US5455923A (en) * | 1992-07-30 | 1995-10-03 | Kaplinsky; Cecil H. | Memory system for loading peripherals on power up |
| US6134379A (en) * | 1997-03-20 | 2000-10-17 | Avid Technology, Inc. | Method and apparatus for synchronizing devices in an audio/video system |
-
2000
- 2000-05-19 JP JP2000147749A patent/JP2001331341A/ja not_active Withdrawn
- 2000-11-01 US US09/702,892 patent/US6850879B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122543A (ja) * | 2005-10-31 | 2007-05-17 | Nec Electronics Corp | 半導体集積回路装置、それのデバッグシステム及びデバッグ方法。 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6850879B1 (en) | 2005-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4749556B2 (ja) | 割込強制レジスタを含む柔軟な割込コントローラ | |
| JP3105223B2 (ja) | マイクロコンピュータ，マイクロプロセッサおよびコア・プロセッサ集積回路用デバッグ周辺装置 | |
| US4010448A (en) | Interrupt circuitry for microprocessor chip | |
| US8825922B2 (en) | Arrangement for processing trace data information, integrated circuits and a method for processing trace data information | |
| JP2003296136A (ja) | トレース装置 | |
| US20180239905A1 (en) | Method, checking device, and system for determining security of a processor | |
| US5659760A (en) | Microprocessor having interrupt vector generation unit and vector fetching command unit to initiate interrupt processing prior to returning interrupt acknowledge information | |
| KR100341936B1 (ko) | 로직lsi | |
| JPH10333939A (ja) | マイクロプロセッサ | |
| JP3260083B2 (ja) | デバッグシステム及びデバッグ方法 | |
| JP2001331341A (ja) | マイクロコンピュータ | |
| US10769038B2 (en) | Counter circuitry and methods including a master counter providing initialization data and fault detection data and wherein a threshold count difference of a fault detection count is dependent upon the fault detection data | |
| JPS62179033A (ja) | 集積回路マイクロプロセツサ | |
| CN112445688A (zh) | 生成图形处理器代码的不同踪迹 | |
| US6550015B1 (en) | Scalable virtual timer architecture for efficiently implementing multiple hardware timers with minimal silicon overhead | |
| JP3590282B2 (ja) | スーパースカラーマイクロプロセッサーの停止点インターラプト発生装置 | |
| US5192914A (en) | Clock control circuit for suppressing clock pulses | |
| JP3098409B2 (ja) | 命令をリアル・タイムで処理する装置または方法 | |
| US6510507B1 (en) | Page address look-up range ram | |
| US6463551B1 (en) | Debug circuit and microcomputer incorporating debug circuit | |
| US7325085B2 (en) | Motherboard and control method thereof | |
| KR100257772B1 (ko) | 수퍼스칼라 마이크로프로세서의 정지점 생성 장치 | |
| KR100257773B1 (ko) | 정지점 생성 장치에서의 주소 매치 회로 | |
| JP3366235B2 (ja) | データ読み出し制御装置 | |
| JPH06301551A (ja) | 割り込み処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |