JP2003296136A - トレース装置 - Google Patents

Abstract

(57)【要約】 【課題】 ソフトウェアのデバッグにおいて重要となる
トレース情報が失われるのを防止したトレース装置を提
供すること。 【解決手段】 比較器２２ａは、ＣＰＵ１のＰＣ１１の
値がターゲットアドレスレジスタ２１ａに設定されたタ
ーゲットアドレスと一致するときに、イベントＡを発生
する。初期状態において、リアルタイムトレースモード
でトレースが行なわれているとすると、イベントＡの発
生によってＲＳ−ＦＦ３７がセットされてフルトレース
モードでトレースが行なわれるようになる。したがっ
て、ターゲットアドレスレジスタ２１ａにデバッグを行
ないたいサブルーチンの開始アドレスを設定しておけ
ば、ＣＰＵ１がそのサブルーチンを実行するときに、ト
レースモードがフルトレースモードに変更されて、ソフ
トウェアのデバッグにおいて重要となるトレース情報が
失われるのを防止することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（Central
Processing Unit）が搭載されたハードウェアのデバッ
グやソフトウェアのデバッグに使用されるＣＰＵのトレ
ース情報を生成する技術に関し、特に、デバッグ時にお
いて重要となるトレース情報が失われるのを防止したト
レース装置に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ等の情報
機器や、家電機器等においてＣＰＵが広く使用されてい
る。ＣＰＵ自体の開発や、そのＣＰＵを搭載した情報機
器、家電機器等の開発において、ＣＰＵが実行したプロ
グラムの流れを解析することは重要である。このような
解析を可能にする１つの手法として、ＣＰＵの動作をＣ
ＰＵが搭載された半導体チップの外部に伝えるトレース
機能を半導体チップ内に持たせることを挙げることがで
きる。

【０００３】一方、ＣＰＵの処理速度の高速化に対する
要望も高まっており、これに対応すべくＣＰＵの動作周
波数がますます高くなる傾向にあり、ＣＰＵ外部の回路
の動作周波数に比べて格段に高くなってきている。その
ため、ＣＰＵ外部の回路の動作速度がトレース出力の速
度に追いつかなくなり、トレース機能に様々な工夫が施
されるようになってきている。

【０００４】従来のトレース装置においては、トレース
開始用ブレークポインタと、トレース終了用ブレークポ
インタとを有し、ＣＰＵのプログラムカウンタの値（以
下、ＰＣ値と呼ぶ。）がトレース開始用ブレークポイン
タの値と一致するとトレースが開始され、ＣＰＵのＰＣ
値がトレース終了用ブレークポインタの値と一致すると
トレースが終了されるものがある。

【０００５】また、従来のトレース装置が行なうトレー
スには、フルトレースとリアルタイムトレースとがあ
る。フルトレースはＣＰＵのトレース情報を全て出力す
るものであるため、ＣＰＵをストールしながらトレース
出力が行われる。一方、リアルタイムトレースはＣＰＵ
のトレース情報の一部が失われることを許容し、ＣＰＵ
をストールさせずにトレース出力が行なわれる。

【０００６】

【発明が解決しようとする課題】上述した従来のトレー
ス装置においては、ＣＰＵのＰＣ値がトレース開始用ブ
レークポインタの値と一致するとトレースが開始され、
ＣＰＵのＰＣ値がトレース終了用ブレークポインタの値
と一致するとトレースが終了されるので、ＣＰＵがプロ
グラムの実行を開始してからＣＰＵのＰＣ値がトレース
開始用ブレークポインタの値と一致するまでの間のトレ
ース情報、およびＣＰＵのＰＣ値がトレース終了用ブレ
ークポインタの値と一致した後のトレース情報が出力さ
れない。そのため、ソフトウェアのバグによってトレー
ス出力がない箇所でＣＰＵが予想外の動作をした場合に
は、その箇所の発見が遅れてしまい、ソフトウェアのデ
バッグが困難になるといった問題点があった。

【０００７】また、フルトレースは、ＣＰＵをストール
させながらＣＰＵを動作させるため、ＣＰＵの通常の動
作と異なる動作となってしまいバグが再現せず、デバッ
グに支障をきたすといった問題点もあった。また、リア
ルタイムトレースは、ＣＰＵに通常の動作と同じ動作を
行わせるが、トレースバッファのオーバフローによって
トレース情報のほとんどが失われてしまうため、ソフト
ウェアのバグの解析が困難であるといった問題点があっ
た。

【０００８】また、トレースには、ＣＰＵが分岐命令を
実行するたびに分岐先アドレスを出力する分岐トレース
と、ＣＰＵがアクセスしたデータを出力するデータトレ
ースと、分岐先アドレスおよびデータの両方を出力する
混在トレースとがある。しかし、混在トレースはトレー
ス情報が多いため、フルトレースを選択した場合にはさ
らにＣＰＵの動作が遅くなり、リアルタイムトレースを
選択した場合にはさらに多くのトレース情報が失われて
しまうといった問題点があった。

【０００９】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、ソフトウェアのデバ
ッグにおいて重要となるトレース情報が失われるのを防
止したトレース装置を提供することである。

【００１０】第２の目的は、トレース情報が失われるの
を最小限にしつつ、ソフトウェアのデバッグが行なえる
トレース装置を提供することである。

【００１１】第３の目的は、フルトレースモードでトレ
ースを行なう場合でも、通常のＣＰＵの動作に近い状態
でＣＰＵにプログラムを実行させることが可能なトレー
ス装置を提供することである。

【００１２】

【課題を解決するための手段】請求項１に記載のトレー
ス装置は、プロセッサをストールさせながらトレース情
報を生成するフルトレースモードと、プロセッサをスト
ールさせずにトレース情報を生成するリアルタイムトレ
ースモードとを切替えてトレース情報を生成するトレー
ス装置であって、所定の条件を満たす場合にイベントを
発生させるイベントユニットと、イベントの発生を検出
して、フルトレースモードとリアルタイムトレースモー
ドとの切替えを行なってトレース情報を生成するトレー
スユニットとを含む。

【００１３】トレースユニットは、イベントの発生を検
出して、フルトレースモードとリアルタイムトレースモ
ードとの切替えを行なってトレース情報を生成するの
で、プロセッサの動作を詳細に解析したい箇所において
はフルトレースモードでトレース装置を動作させ、詳細
に解析する必要がない箇所においてはリアルタイムトレ
ースモードでトレース装置を動作させることができる。
したがって、ソフトウェアのデバッグにおいて重要とな
るトレース情報が失われるのを防止することが可能とな
る。また、プロセッサの動作を詳細に解析する必要がな
い箇所においてはリアルタイムトレースモードでトレー
スが行なわれるので、通常のＣＰＵの動作に近い状態で
ＣＰＵを動作させることが可能となる。

【００１４】請求項２に記載のトレース装置は、請求項
１記載のトレース装置であって、トレースユニットは、
イベントが発生したときにトレースモードをフルトレー
スモードからリアルタイムトレースモードへ切替えるの
か、リアルタイムトレースモードからフルトレースモー
ドへ切替えるのかを示す情報が格納されるレジスタを含
む。

【００１５】したがって、イベントが発生したときにト
レースモードをフルトレースモードおよびリアルタイム
トレースモードのいずれに切替えるのかを設定すること
ができ、プロセッサの動作を詳細に解析したい箇所を容
易に設定することが可能となる。

【００１６】請求項３に記載のトレース装置は、請求項
１または２記載のトレース装置であって、トレースユニ
ットは、トレースモードがフルトレースモードおよびリ
アルタイムトレースモードのいずれであるかを示す情報
を保持して外部へ出力するレジスタを含む。

【００１７】したがって、外部においてトレース装置が
フルトレースモードおよびリアルタイムトレースモード
のいずれで動作しているのかを認識することが可能とな
る。

【００１８】請求項４に記載のトレース装置は、分岐ト
レースモード、データトレースモードおよび混在トレー
スモードのいずれかにトレースモードを切替えてプロセ
ッサのトレース情報を生成するトレース装置であって、
所定の条件を満たす場合にイベントを発生させるイベン
トユニットと、イベントの発生を検出して、分岐トレー
スモード、データトレースモードおよび混在トレースモ
ードの切替えを行なってトレース情報を生成するトレー
スユニットとを含む。

【００１９】トレースユニットは、イベントの発生を検
出して、分岐トレースモード、データトレースモードお
よび混在トレースモードの切替えを行なってトレース情
報を生成するので、プロセッサの動作を詳細に解析した
い箇所と、詳細に解析する必要がない箇所とでトレース
情報の種類を変更することができる。したがって、分岐
トレースモードまたはデータトレースモードの場合に
は、トレース情報の情報量を削減することができるの
で、プロセッサがストールされる時間を最小限にでき、
通常のプロセッサの動作に近い状態でソフトウェアのデ
バッグを行なうことが可能となる。

【００２０】請求項５に記載のトレース装置は、請求項
４記載のトレース装置であって、トレースユニットは、
イベントが発生したときにトレースモードを分岐トレー
スモード、データトレースモードおよび混在トレースモ
ードのいずれに切替えるのかを示す情報が格納されるレ
ジスタを含む。

【００２１】したがって、イベントが発生したときにト
レースモードを分岐トレースモード、データトレースモ
ードおよび混在トレースモードのいずれに切替えるのか
を設定することができ、プロセッサの動作を詳細に解析
したい箇所を容易に設定することが可能となる。

【００２２】請求項６に記載のトレース装置は、プロセ
ッサのトレース情報を生成して出力するトレース装置で
あって、所定の条件を満たす場合にイベントを発生させ
るイベントユニットと、イベントの発生を検出して、絶
対アドレスでトレース情報を生成するか、相対アドレス
でトレース情報を生成するかを判定してトレース情報を
生成するトレースユニットとを含む。

【００２３】トレースユニットは、イベントの発生を検
出して、絶対アドレスでトレース情報を生成するか、相
対アドレスでトレース情報を生成するかを判定してトレ
ース情報を生成するので、相対アドレスでトレース情報
を生成する箇所においてはトレース情報の情報量を削減
することができる。したがって、フルトレースモードで
トレースが行なわれているときに、プロセッサがストー
ルされる時間を最小限にでき、通常のプロセッサの動作
に近い状態でソフトウェアのデバッグを行なうことが可
能となる。また、リアルタイムトレースモードでトレー
スが行なわれているときに、トレース情報が失われるの
を最小限に抑えることが可能となる。

【００２４】請求項７に記載のトレース装置は、請求項
６記載のトレース装置であって、トレースユニットは、
イベントが発生したときに絶対アドレスでトレース情報
を生成するモードから相対アドレスでトレース情報を生
成するモードへ切替えるのか、相対アドレスでトレース
情報を生成するモードから絶対アドレスでトレース情報
を生成するモードへ切替えるのかを示す情報が格納され
るレジスタを含む。

【００２５】したがって、相対アドレスでトレース情報
を生成するモードへ切替えるのか、絶対アドレスでトレ
ース情報を生成するモードへ切替えるのかをを設定する
ことができ、プロセッサの動作を詳細に解析したい箇所
を容易に設定することが可能となる。

【００２６】請求項８に記載のトレース装置は、請求項
６または７記載のトレース装置であって、トレースユニ
ットは、今回のアドレスを保持する第１のアドレスレジ
スタと、前回のアドレスを保持する第２のアドレスレジ
スタと、第１のアドレスレジスタに保持される今回のア
ドレスから、第２のアドレスレジスタに保持される前回
のアドレスを減算する減算器と、イベントの発生を検出
して、第１のアドレスレジスタに保持されるアドレス
と、減算器によって減算されたアドレスとのいずれかを
選択してトレース情報として出力するセレクタと、セレ
クタから出力されたトレース情報を含んだパケットを生
成して出力するトレースバッファとを含む。

【００２７】したがって、減算器によって減算されたア
ドレスが選択された場合には、トレース情報の情報量を
削減できる。これによって、フルトレースモードでトレ
ースが行なわれているときに、プロセッサがストールさ
れる時間を最小限にでき、通常のプロセッサの動作に近
い状態でソフトウェアのデバッグを行なうことが可能と
なる。また、リアルタイムトレースモードでトレースが
行なわれているときに、トレース情報が失われるのを最
小限に抑えることが可能となる。

【００２８】請求項９に記載のトレース装置は、請求項
６または７記載のトレース装置であって、トレースユニ
ットは、アドレスを保持するアドレスレジスタと、イベ
ントの発生を検出して、アドレスレジスタに保持される
アドレスと、アドレスレジスタに保持されるアドレスの
所定の下位ビットとのいずれかを選択してトレース情報
として出力するセレクタと、セレクタから出力されたト
レース情報を含んだパケットを生成して出力するトレー
スバッファとを含む。

【００２９】したがって、アドレスレジスタに保持され
るアドレスの所定の下位ビットが選択された場合には、
トレース情報の情報量を削減できる。これによって、フ
ルトレースモードでトレースが行なわれているときに、
プロセッサがストールされる時間を最小限にでき、通常
のプロセッサの動作に近い状態でソフトウェアのデバッ
グを行なうことが可能となる。また、リアルタイムトレ
ースモードでトレースが行なわれているときに、トレー
ス情報が失われるのを最小限に抑えることが可能とな
る。

【００３０】請求項１０に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、ターゲットアドレスが設定されるタ
ーゲットアドレスレジスタと、プロセッサのプログラム
カウンタの値がターゲットアドレスレジスタに設定され
たターゲットアドレスと一致するときに、イベントを発
生させる比較器とを含む。

【００３１】したがって、トレースユニットは、プロセ
ッサがプログラムの所定箇所の処理を実行するときにト
レースモードを変更することが可能となる。

【００３２】請求項１１に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、ターゲットアドレスが設定されるタ
ーゲットアドレスレジスタと、プロセッサのオペランド
アクセス時におけるアドレスがターゲットアドレスレジ
スタに設定されたターゲットアドレスと一致するとき
に、イベントを発生させる比較器とを含む。

【００３３】したがって、トレースユニットは、プロセ
ッサが所定領域に対してオペランドアクセスを行なった
ときにトレースモードを変更することが可能となる。

【００３４】請求項１２に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、ターゲットデータが設定されるター
ゲットデータレジスタと、プロセッサのオペランドアク
セスデータがターゲットデータレジスタに設定されたタ
ーゲットデータと一致するときに、イベントを発生させ
る比較器とを含む。

【００３５】したがって、トレースユニットは、プロセ
ッサのオペランドアクセス時におけるデータが所定値で
あればトレースモードを変更することが可能となる。

【００３６】請求項１３に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、ターゲットアドレスが設定されるタ
ーゲットアドレスレジスタと、ターゲットデータが設定
されるターゲットデータレジスタと、アドレスバスに出
力されたアドレス値とターゲットアドレスレジスタに設
定されたターゲットアドレスとの一致を検出する第１の
比較器と、データバスに出力されたデータとターゲット
データレジスタに設定されたターゲットデータとの一致
を検出する第２の比較器と、第１の比較器が一致を検出
し、かつ第２の比較器が一致を検出するときにイベント
を発生させる論理回路とを含む。

【００３７】したがって、トレースユニットは、プロセ
ッサが所定領域に対して行なったオペランドアクセス時
におけるデータが所定値である場合にトレースモードを
変更することが可能となる。

【００３８】請求項１４に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、割込み要因を検出してプロセッサに
割込み要求を出力するとともに、イベントを発生させる
割込みコントロールユニットを含む。

【００３９】したがって、トレースユニットは、所定の
割込み要因が発生したときにトレースモードを変更する
ことが可能となる。

【００４０】請求項１５に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、割込み要因を検出してプロセッサに
割込み要求を出力する割込みコントロールユニットと、
割込みコントロールユニットによる割込み要求が予め定
められた回数となったときにイベントを発生させるカウ
ンタとを含む。

【００４１】したがって、トレースユニットは、所定の
割込み要因が所定回だけ発生した場合にのみトレースモ
ードを変更することが可能となる。

【００４２】請求項１６に記載のトレース装置は、請求
項１〜３のいずれかに記載のトレース装置であって、イ
ベントユニットは、予め定められた時間が経過したとき
にイベントを発生させるタイマを含む。

【００４３】したがって、トレースユニットは、予め定
められた時間が経過したときにトレースモードを変更す
ることが可能となる。

【００４４】請求項１７に記載のトレース装置は、請求
項１〜９のいずれかに記載のトレース装置であって、イ
ベントユニットは、第１のターゲットアドレスが設定さ
れる第１のターゲットアドレスレジスタと、第２のター
ゲットアドレスが設定される第２のターゲットアドレス
レジスタと、プロセッサのプログラムカウンタの値と第
１のターゲットアドレスレジスタに設定された第１のタ
ーゲットアドレスとの一致を検出する第１の比較器と、
プロセッサのプログラムカウンタの値と第２のターゲッ
トアドレスレジスタに設定された第２のターゲットアド
レスとの一致を検出する第２の比較器と、第１の比較器
が一致を検出した後、第２の比較器が一致を検出したと
きにイベントを発生させる論理回路とを含む。

【００４５】したがって、トレースユニットは、プロセ
ッサがプログラムの第１の所定箇所の処理を実行した
後、第２の所定箇所の処理を実行した場合にのみトレー
スモードを変更することが可能となる。

【００４６】

【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態におけるトレース装置が搭載さ
れた半導体装置の概略構成を示すブロック図である。こ
の半導体装置は、ＣＰＵ１と、イベントユニット２ａ
と、トレースユニット３ａとを含む。なお、イベントユ
ニット２ａとトレースユニット３ａとを合わせてトレー
ス装置と呼ぶことにする。

【００４７】イベントユニット２ａは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２１ａお
よび２１ｂと、ＣＰＵ１のＰＣ１１の値とターゲットア
ドレスレジスタ２１ａに保持されるターゲットアドレス
とを比較する比較器２２ａと、ＣＰＵ１のＰＣ１１の値
とターゲットアドレスレジスタ２１ｂに保持されるター
ゲットアドレスとを比較する比較器２２ｂとを含む。な
お、ターゲットアドレスレジスタ２１ａおよび２１ｂ
は、ＣＰＵ１がアクセス可能なレジスタである。

【００４８】比較器２２ａは、ＣＰＵ１のＰＣ値とター
ゲットアドレスレジスタ２１ａに設定されたターゲット
アドレスとを比較し、不一致の場合にはロウレベル（以
下、Ｌレベルと略す。）を出力し、一致の場合にはハイ
レベル（以下、Ｈレベルと略す。）を出力して、イベン
トＡが発生したことをトレースユニット３ａに通知す
る。同様に、比較器２２ｂは、ＣＰＵ１のＰＣ値とター
ゲットアドレスレジスタ２１ｂに設定されたターゲット
アドレスとを比較し、不一致の場合にはＬレベルを出力
し、一致の場合にはＨレベルを出力して、イベントＢが
発生したことをトレースユニット３ａに通知する。

【００４９】トレースユニット３ａは、スイッチ３１ａ
および３１ｂと、スイッチ３１ａを切替えるための値が
設定されるレジスタ３２ａと、スイッチ３１ｂを切替え
るための値が設定されるレジスタ３２ｂと、ＯＲゲート
３５ａおよび３５ｂと、ＡＮＤゲート３６と、ＲＳ−フ
リップフロップ（以下、ＲＳ−ＦＦと略す。）３７と、
トレースバッファ３９とを含む。なお、レジスタ３２ａ
および３２ｂは、ＣＰＵ１がアクセス可能なレジスタで
ある。

【００５０】トレースバッファ３９は、分岐トレースモ
ードの場合にはアドレスバス４１に出力された分岐アド
レスを順次取込み、この分岐アドレスを含んだパケット
を生成してトレース出力端子から出力する。また、トレ
ースバッファ３９は、データトレースモードの場合には
データバス４２に出力されたオペランドアクセスデータ
を順次取込み、このオペランドアクセスデータを含んだ
パケットを生成してトレース出力端子から出力する。さ
らには、トレースバッファ３９は、混在トレースモード
の場合にはアドレスバス４１に出力された分岐アドレス
およびデータバス４２に出力されたオペランドアクセス
データを順次取込み、この分岐アドレスまたはオペラン
ドアクセスデータを含んだパケットを生成してトレース
出力端子から出力する。

【００５１】トレースバッファ３９は、トレース出力端
子から８ビットのパケットを複数回出力することによっ
て、トレース情報を外部へ出力する。分岐トレースモー
ドの場合には、トレースバッファ３９は識別情報（４ビ
ット）と、分岐アドレス（４バイト）と、前回の分岐命
令から今回の分岐命令までの間に実行された命令数（１
２ビット）との合計６バイト（６パケット）の分岐トレ
ース情報をトレース出力端子から出力する。

【００５２】また、データトレースモードの場合には、
トレースバッファ３９は識別情報（１バイト）と、オペ
ランドアクセスデータ（４バイト）と、アドレス（４バ
イト）との合計９バイト（９パケット）のデータトレー
ス情報をトレース出力端子から出力する。

【００５３】さらには、混在トレースモードの場合に
は、トレースバッファ３９は上述した６バイトの分岐ト
レース情報および９バイトのデータトレース情報を選択
的にトレース出力端子から出力する。なお、トレースバ
ッファ３９がトレース情報を生成して８ビット単位でト
レース出力端子から出力する速度よりも、ＣＰＵ１が命
令を実行する速度の方が格段に速いため、トレースバッ
ファ３９がバッファフル状態になる。このとき、トレー
スバッファ３９は、buffer full信号にＨレベルを出力
する。

【００５４】レジスタ３２ａには、イベントＡが発生し
たときにトレース装置がフルトレースモードで動作する
のか、リアルタイムトレースモードで動作するのかを示
す値が設定される。同様に、レジスタ３２ｂには、イベ
ントＢが発生したときにトレース装置がフルトレースモ
ードで動作するのか、リアルタイムトレースモードで動
作するのかを示す値が設定される。

【００５５】たとえば、レジスタ３２ａおよび３２ｂに
設定された値によって、スイッチ３１ａおよび３１ｂが
図１に示すように接続されている場合には、イベントＡ
が発生するとＯＲゲート３５ｂがＨレベルを出力し、Ｒ
Ｓ−ＦＦ３７がセットされてフルトレースモード信号に
Ｈレベルが出力される。その結果、トレースバッファ３
９がバッファフル（buffer full信号がＨレベル）とな
ったときに、ＡＮＤゲート３６がＣＰＵストール信号に
Ｈレベルを出力してＣＰＵ１をストールする。すなわ
ち、フルトレースモードでトレースが行なわれる。この
場合には、トレースバッファ３９に空きができたときに
buffer full信号がＬレベルとなって、ＣＰＵ１による
命令実行が再開される。

【００５６】また、イベントＢが発生するとＯＲゲート
３５ａがＨレベルを出力し、ＲＳ−ＦＦ３７がリセット
されてフルトレースモード信号にＬレベルが出力され
る。その結果、ＡＮＤゲート３６はＣＰＵストール信号
にＬレベルを出力してＣＰＵ１に対してストールを行な
わない。すなわち、リアルタイムトレースモードでトレ
ースが行なわれる。この場合には、トレースバッファ３
９がバッファフルとなってbuffer full信号がＨレベル
となっても、ＡＮＤゲート３６の出力信号がＬレベルの
ままでありＣＰＵ１がストールされないので、トレース
情報が上書きされて古いトレース情報が失われることに
なる。

【００５７】なお、レジスタ３２ａおよび３２ｂに設定
された値によって、スイッチ３１ａおよび３１ｂがそれ
ぞれ逆の端子に接続された場合には、イベントＡの発生
によってリアルタイムトレースモードでトレースが行な
われ、イベントＢの発生によってフルトレースモードで
トレースが行なわれるようになる。

【００５８】たとえば、ソフトウェア上でバグがありそ
うなサブルーチンを予想できる場合には、ターゲットア
ドレスレジスタ２１ａにそのサブルーチンの先頭アドレ
スを設定し、ターゲットアドレスレジスタ２１ｂにその
サブルーチンの最後のアドレスを設定する。そして、レ
ジスタ３２ａおよび３２ｂの値によって図１に示すよう
にスイッチ３１ａおよび３１ｂを設定することによっ
て、ＣＰＵ１がサブルーチンを実行している間はフルト
レースモードでトレースが行なわれて、トレース情報が
失われないようにする。それ以外のときはリアルタイム
トレースモードでトレースが行なわれて、トレース情報
が失われることを許容するようにすることができる。

【００５９】以上説明したように、本発明の第１の実施
の形態におけるトレース装置によれば、ＣＰＵ１のＰＣ
値がターゲットアドレスレジスタ２１ａおよび２１ｂに
設定されたターゲットアドレスと一致したときにトレー
スモードが切替わるようにしたので、トレース情報を詳
細に解析する必要がある箇所と、それ以外の箇所とで別
のトレースモードでトレースが行なわれるようになり、
サブルーチンなどのデバッグを容易に行なうことが可能
となった。

【００６０】（第２の実施の形態）図２は、本発明の第
２の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、イベントユニット２ｂと、トレー
スユニット３ｂとを含む。なお、図１に示す第１の実施
の形態における半導体装置と同じ構成および機能を有す
る部分については、同じ参照番号を付すものとする。

【００６１】イベントユニット２ｂは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２３と、
ターゲットデータが設定されるターゲットデータレジス
タ２４と、アドレスバス４１に出力されたアドレス値と
ターゲットアドレスレジスタ２３に保持されるターゲッ
トアドレスとを比較する比較器２２ａと、データバス４
２に出力されたデータとターゲットデータレジスタ２４
に保持されるターゲットデータとを比較する比較器２２
ｂと、ＡＮＤゲート２５とを含む。なお、ターゲットア
ドレスレジスタ２３およびターゲットデータレジスタ２
４は、ＣＰＵ１がアクセス可能なレジスタである。

【００６２】比較器２２ａは、アドレスバス４１に出力
されたアドレス値とターゲットアドレスレジスタ２３に
設定されたターゲットアドレスとを比較し、不一致の場
合にはＬレベルを出力し、一致の場合にはＨレベルを出
力する。また、比較器２２ｂは、データバス４２に出力
されたデータとターゲットデータレジスタ２４に設定さ
れたターゲットデータとを比較し、不一致の場合にはＬ
レベルを出力し、一致の場合にはＨレベルを出力する。

【００６３】ＡＮＤゲート２５は、比較器２２ａおよび
２２ｂの両方の出力信号がＨレベルの場合に、Ｈレベル
を出力してイベントが発生したことをトレースユニット
３ｂに通知する。

【００６４】トレースユニット３ｂは、スイッチ３１
と、スイッチ３１を切替えるための値が設定されるレジ
スタ３２と、ＡＮＤゲート３６と、ＲＳ−ＦＦ３７と、
トレースバッファ３９とを含む。なお、レジスタ３２
は、ＣＰＵ１がアクセス可能なレジスタである。

【００６５】レジスタ３２には、イベントが発生したと
きにトレース装置がフルトレースモードで動作するの
か、リアルタイムトレースモードで動作するのかを示す
値が設定される。たとえば、レジスタ３２に設定された
値によって、スイッチ３１が図２に示すように接続され
ている場合には、イベントが発生するとＲＳ−ＦＦ３７
がセットされてフルトレースモード信号にＨレベルが出
力される。その結果、トレースバッファ３９がバッファ
フル（buffer full信号がＨレベル）となったときに、
ＡＮＤゲート３６がＣＰＵストール信号にＨレベルを出
力してＣＰＵ１をストールする。すなわち、フルトレー
スモードでトレースが行なわれる。初期状態において
は、ＲＳ−ＦＦ３７はＬレベルを出力しており、ＣＰＵ
１がリアルタイムトレースモードで動作しているものと
する。

【００６６】なお、レジスタ３２に設定された値によっ
て、スイッチ３１が逆の端子に接続された場合には、イ
ベントの発生によってフルトレースモードからリアルタ
イムトレースモードに変更されるようになる。

【００６７】たとえば、ＤＭＡＣ（Direct Memory Acce
ss Controller）のデータ転送が行なわれるときの動作
にバグがあるような場合には、ターゲットアドレスレジ
スタ２３およびターゲットデータレジスタ２４に、ＤＭ
ＡＣのデータ転送において発生する所定アドレスの所定
データを設定する。そして、レジスタ３２の値によって
図２に示すようにスイッチ３１を設定することによっ
て、ＤＭＡＣによって所定アドレスの所定データにアク
セスが行なわれたときにフルレースモードでトレースが
行なわれて、トレース情報が失われないようにすること
ができる。それ以外のときはリアルタイムトレースモー
ドでトレースが行なわれて、トレース情報が失われるこ
とを許容する。

【００６８】以上説明したように、本発明の第２の実施
の形態におけるトレース装置によれば、アドレスバス４
１に出力されたアドレス値がターゲットアドレスレジス
タ２３に設定されたターゲットアドレスと一致し、かつ
データバス４２に出力されたデータがターゲットデータ
レジスタ２４に設定されたデータと一致したときにトレ
ースモードが切替わるようにしたので、トレース情報を
詳細に解析する必要がある箇所と、それ以外の箇所とで
別のトレースモードでトレースが行なわれるようにな
り、たとえばＤＭＡ転送が発生する特定の箇所などのデ
バッグを容易に行なうことが可能となった。

【００６９】（第３の実施の形態）図３は、本発明の第
３の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、トレースユニット３ｃと、割込み
コントロールユニット（以下、ＩＣＵと略す。）５とを
含む。なお、図１および図２に示す第１および第２の実
施の形態における半導体装置と同じ構成および機能を有
する部分については、同じ参照番号を付すものとする。

【００７０】ＩＣＵ５は、所定の割込み要因が発生した
ときにＣＰＵ１に対して割込み要求を出力するととも
に、イベントＡ出力信号にＨレベルを出力して、トレー
スユニット３ｃにイベントＡが発生したことを通知す
る。また、ＣＰＵ１は、イベントＡに対応する割込みル
ーチンから割込みを受付ける前の状態に復帰するとき
に、割込みからの復帰信号にＨレベルを出力して、トレ
ースユニット３ｃに割込みルーチンの処理終了（イベン
トＢ）を通知する。

【００７１】トレースユニット３ｃは、カウンタ３３
と、ＡＮＤゲート３６と、ＲＳ−ＦＦ３７と、トレース
バッファ３９とを含む。なお、カウンタ３３は、ＣＰＵ
１によってカウント値が変更されるものとする。

【００７２】カウンタ３３は、ＩＣＵ５から出力される
イベントＡの回数をカウントし、オーバフローが発生し
たときＨレベルを出力する。このとき、ＲＳ−ＦＦ３７
がセットされてフルトレースモード信号にＨレベルが出
力される。その結果、トレースバッファ３９がバッファ
フル（buffer full信号がＨレベル）となったときに、
ＡＮＤゲート３６がＣＰＵストール信号にＨレベルを出
力してＣＰＵ１をストールする。すなわち、フルトレー
スモードでトレースが行なわれる。

【００７３】また、ＣＰＵ１はイベントＡに対応する割
込みルーチンの処理を終了するときに、割込みからの復
帰信号にＨレベルを出力してＲＳ−ＦＦ３７をリセット
する。その結果、ＲＳ−ＦＦ３７はＬレベルを出力し、
ＣＰＵ１がリアルタイムトレースモードで動作する。

【００７４】たとえば、２回目の割込み処理でバグが発
見されたような場合には、割込み処理以外の通常処理と
１回目の割込み処理とのトレース情報は失われてもよい
のでＣＰＵ１をストールさせずに動作させ、２回目の割
込み処理のときにトレースモードをフルトレースモード
に変更して、トレース情報が失われないようにすること
ができる。また、２回目の割込み処理が発生する直前の
ＣＰＵ１の動作もある程度解析することができるため、
割込み処理の前後におけるソフトウェアのバグの発見も
可能となる。

【００７５】以上説明したように、本発明の第３の実施
の形態におけるトレース装置によれば、ＩＣＵ５から出
力される所定の割込み要因に対応したイベントの回数を
カウントしてトレースモードをフルトレースモードに変
更するようにしたので、イベントに対応した割込みが所
定回だけ発生したときの割込み処理におけるソフトウェ
アのバグを発見することが可能となった。

【００７６】（第４の実施の形態）図４は、本発明の第
４の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、イベントユニット２ｄと、トレー
スユニット３ｄとを含む。なお、図１〜図３に示す第１
〜第３の実施の形態における半導体装置と同じ構成およ
び機能を有する部分については、同じ参照番号を付すも
のとする。

【００７７】イベントユニット２ｄは、タイマ２６を含
む。タイマ２６は、ＣＰＵ１によってカウント値が設定
される。タイマ２６は、設定された値となったときにイ
ベント出力信号にＨレベルを出力するとともに、タイマ
２６自身のカウント値をクリアする。

【００７８】トレースユニット３ｄは、レジスタ３４
と、ＡＮＤゲート３６ａ〜３６ｃと、ＲＳ−ＦＦ３７
と、トレースバッファ３９とを含む。なお、レジスタ３
４の出力信号は、ＰＡＤ４５を介してチップ外部へ出力
される。

【００７９】レジスタ３４は、ＲＳ−ＦＦ３７の出力信
号の値、すなわちトレース装置が現在フルトレースモー
ドで動作しているのか、リアルタイムトレースモードで
動作しているのかを示す値を保持する。たとえば、レジ
スタ３４がＬレベル（リアルタイムトレースモード）を
保持している場合において、タイマ２６が設定された値
となってイベントが発生するとＡＮＤゲート３６ｂの出
力信号がＨレベルとなり、ＲＳ−ＦＦ３７がセットされ
てフルトレースモード信号にＨレベルが出力される。そ
の結果、トレースモードがフルトレースモードに変更さ
れるとともに、レジスタ３４の出力信号がＨレベルとな
り、ＰＡＤ４５を介して外部にトレース装置がフルトレ
ースモードで動作していることを通知する。

【００８０】その後、タイマ２６が再度設定された値と
なってイベント出力信号にＨレベルを出力すると、ＡＮ
Ｄゲート３６ａの出力信号がＨレベルとなり、ＲＳ−Ｆ
Ｆ３７がリセットされてフルトレースモード信号にＬレ
ベルが出力される。その結果、トレースモードがリアル
タイムトレースモードに変更されるとともに、レジスタ
３４の出力信号がＬレベルとなり、ＰＡＤ４５を介して
外部にトレース装置がリアルタイムトレースモードで動
作していることを通知する。

【００８１】たとえば、プログラムを一定時間以上動作
させたときにＣＰＵ１がハングアップするといったバグ
がある場合に、タイマ２６にその時間を設定することに
よって一定時間までリアルタイムトレースモードでトレ
ースが行なわれ、一定時間経過後にフルトレースモード
でトレースが行なわれて、トレース情報が失われないよ
うにすることができる。したがって、ＣＰＵ１がハング
アップする直前からＣＰＵ１の動作を詳細に解析するこ
とができるようになる。

【００８２】以上説明したように、本発明の第４の実施
の形態におけるトレース装置によれば、タイマ２６に設
定された時間が経過したときにトレースモードを変更す
るようにしたので、たとえばプログラムを所定時間以上
動作させたときにＣＰＵ１が誤動作する場合に、その誤
動作が発生する直前からのＣＰＵ１の動作を詳細に解析
することができ、そのデバッグを容易に行なうことが可
能となった。

【００８３】（第５の実施の形態）図５は、本発明の第
５の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、イベントユニット２ｅと、トレー
スユニット３ｅとを含む。なお、図１〜図４に示す第１
〜第４の実施の形態における半導体装置と同じ構成およ
び機能を有する部分については、同じ参照番号を付すも
のとする。

【００８４】イベントユニット２ｅは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２１ａお
よび２１ｂと、ＣＰＵ１のＰＣ１１の値とターゲットア
ドレスレジスタ２１ａに保持されるターゲットアドレス
とを比較する比較器２２ａと、ＣＰＵ１のＰＣ１１の値
とターゲットアドレスレジスタ２１ｂに保持されるター
ゲットアドレスとを比較する比較器２２ｂとを含む。な
お、ターゲットアドレスレジスタ２１ａおよび２１ｂ
は、ＣＰＵ１がアクセス可能なレジスタである。

【００８５】比較器２２ａは、ＣＰＵ１のＰＣ値とター
ゲットアドレスレジスタ２１ａに設定されたターゲット
アドレスとを比較し、不一致の場合にはＬレベルを出力
し、一致の場合にはＨレベルを出力して、イベントＡが
発生したことをトレースユニット３ｅに通知する。同様
に、比較器２２ｂは、ＣＰＵ１のＰＣ値とターゲットア
ドレスレジスタ２１ｂに設定されたターゲットアドレス
とを比較し、不一致の場合にはＬレベルを出力し、一致
の場合にはＨレベルを出力して、イベントＢが発生した
ことをトレースユニット３ｅに通知する。

【００８６】トレースユニット３ｅは、ＡＮＤゲート３
６ａおよび３６ｂと、ＲＳ−ＦＦ３７および３８と、ト
レースバッファ３９とを含む。なお、初期状態において
ＲＳ−ＦＦ３７および３８は、出力信号にＬレベルを出
力しており、トレース装置がリアルタイムトレースモー
ドで動作しているものとする。

【００８７】イベントＡが発生すると、ＲＳ−ＦＦ３８
がセットされてその出力信号にＨレベルが出力される。
その後、イベントＢが発生するとＡＮＤゲート３６ａが
出力信号にＨレベルを出力し、ＲＳ−ＦＦ３７がセット
されてフルトレースモード信号にＨレベルが出力される
とともに、ＲＳ−ＦＦ３８がリセットされる。その結
果、トレースバッファ３９がバッファフル（buffer ful
l信号がＨレベル）となったときに、ＡＮＤゲート３６
ｂがＣＰＵストール信号にＨレベルを出力してＣＰＵ１
をストールする。すなわち、フルトレースモードでトレ
ースが行なわれる。トレースバッファ３９に空きができ
たときにbuffer full信号がＬレベルとなって、ＣＰＵ
１による命令実行が再開される。

【００８８】たとえば、ＣＰＵ１がサブルーチンＡを実
行した後にサブルーチンＢを実行するときのみＣＰＵ１
が誤動作し、サブルーチンＡを実行する前にサブルーチ
ンＢを実行するときにはＣＰＵ１が誤動作しない場合、
ターゲットアドレスレジスタ２１ａにサブルーチンＡの
先頭アドレスを設定し、ターゲットアドレスレジスタ２
１ｂにサブルーチンＢの先頭アドレスを設定することに
よって、ＣＰＵ１が誤動作する直前まではなるべくＣＰ
Ｕ１が通常動作となるようにし、ソフトウェアのバグが
ありそうな箇所でトレースモードをフルトレースモード
にすることによって、ＣＰＵ１の誤動作が発生する前後
におけるＣＰＵ１の動作を詳細に解析することが可能と
なる。

【００８９】以上説明したように、本発明の第５の実施
の形態におけるトレース装置によれば、ＣＰＵ１のＰＣ
値がターゲットアドレスレジスタ２１ａに設定されたタ
ーゲットアドレスと一致した後、さらにＣＰＵ１のＰＣ
値がターゲットアドレスレジスタ２１ｂに設定されたタ
ーゲットアドレスと一致するときにのみトレースモード
が切替わるようにしたので、たとえばＣＰＵ１が２つの
サブルーチンを所定の順番で処理した場合にのみＣＰＵ
１が誤動作するようなソフトウェアを容易にデバッグす
ることが可能となった。

【００９０】（第６の実施の形態）図６は、本発明の第
６の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、イベントユニット２ｆと、トレー
スユニット３ｆとを含む。なお、図１〜図５に示す第１
〜第５の実施の形態における半導体装置と同じ構成およ
び機能を有する部分については、同じ参照番号を付すも
のとする。

【００９１】ＣＰＵ１は、オペランドアクセス命令を実
行するときに（パイプライン処理における命令実行ステ
ージで）、ＯＡＥＮＤ信号にＨレベルを出力する。ま
た、ＣＰＵ１は、分岐命令を実行するときに（パイプラ
イン処理における命令実行ステージで）、ＪＭＰ信号に
Ｈレベルを出力する。

【００９２】イベントユニット２ｆは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２１ａ〜
２１ｃと、ＣＰＵ１のＰＣ１１の値とターゲットアドレ
スレジスタ２１ａに保持されるターゲットアドレスとを
比較する比較器２２ａと、ＣＰＵ１のＰＣ１１の値とタ
ーゲットアドレスレジスタ２１ｂに保持されるターゲッ
トアドレスとを比較する比較器２２ｂと、ＣＰＵ１のＰ
Ｃ１１の値とターゲットアドレスレジスタ２１ｃに保持
されるターゲットアドレスとを比較する比較器２２ｃと
を含む。なお、ターゲットアドレスレジスタ２１ａ〜２
１ｃは、ＣＰＵ１がアクセス可能なレジスタである。

【００９３】比較器２２ａは、ＣＰＵ１のＰＣ値とター
ゲットアドレスレジスタ２１ａに設定されたターゲット
アドレスとを比較し、不一致の場合にはＬレベルを出力
し、一致の場合にはＨレベルを出力して、イベントＡが
発生したことをトレースユニット３ｆに通知する。同様
に、比較器２２ｂは、ＣＰＵ１のＰＣ値とターゲットア
ドレスレジスタ２１ｂに設定されたターゲットアドレス
とを比較し、不一致の場合にはＬレベルを出力し、一致
の場合にはＨレベルを出力して、イベントＢが発生した
ことをトレースユニット３ｆに通知する。同様に、比較
器２２ｃは、ＣＰＵ１のＰＣ値とターゲットアドレスレ
ジスタ２１ｃに設定されたターゲットアドレスとを比較
し、不一致の場合にはＬレベルを出力し、一致の場合に
はＨレベルを出力して、イベントＣが発生したことをト
レースユニット３ｆに通知する。

【００９４】トレースユニット３ｆは、ＯＲゲート３５
ａ〜３５ｃと、ＡＮＤゲート３６ａ〜３６ｄと、ＲＳ−
ＦＦ３７ａ，３７ｂおよび３８と、トレースバッファ３
９’とを含む。なお、初期状態においてＲＳ−ＦＦ３７
ａは出力信号にＨレベルを出力し、ＲＳ−ＦＦ３７ｂお
よび３８は出力信号にＬレベルを出力しており、分岐ト
レースイネーブル信号がＨレベル（イネーブル）、デー
タトレースイネーブル信号がＬレベル（ディスエーブ
ル）になっているものとする。

【００９５】トレースバッファ３９’は、ＡＮＤゲート
３６ｄが分岐トレーススタート信号にＨレベルを出力し
たときに、アドレスバス４１に出力された分岐アドレス
を取込み、この分岐アドレスを含んだパケットを生成し
てトレース出力端子から出力する。また、トレースバッ
ファ３９’は、ＡＮＤゲート３６ｃがデータトレースス
タート信号にＨレベルを出力したときに、データバス４
２に出力されたオペランドアクセスデータを取込み、こ
のオペランドアクセスデータを含んだパケットを生成し
てトレース出力端子から出力する。

【００９６】初期状態においては、ＲＳ−ＦＦ３７ａが
出力信号にＨレベルを出力しているので、ＣＰＵ１が分
岐命令を実行してＪＭＰ信号にＨレベルが出力されるた
びに、トレースバッファ３９’から分岐トレース情報を
含んだパケットが出力される。一方、初期状態において
は、ＲＳ−ＦＦ３７ｂが出力信号にＬレベルを出力して
いるので、ＣＰＵ１がオペランドアクセス命令を実行し
てＯＡＥＮＤ信号にＨレベルが出力されても、トレース
バッファ３９’によってデータトレース情報を含んだパ
ケットは生成されない。

【００９７】この状態において、イベントＢまたはイベ
ントＣが発生したとしても、ＲＳ−ＦＦ３８の出力信号
はＬレベルであるので、ＡＮＤゲート３６ａおよび３６
ｂの出力信号はＬレベルのままであり、ＲＳ−ＦＦ３７
ａおよび３７ｂの出力信号は変化しない。

【００９８】ＣＰＵ１のＰＣ値とターゲットアドレスレ
ジスタ２１ａに保持されるターゲットアドレスとが一致
してイベントＡが発生すると、ＲＳ−ＦＦ３８がセット
されてその出力信号にＨレベルが出力される。それと同
時に、ＯＲゲート３５ｂおよび３５ｃの出力信号がＨレ
ベルとなるので、ＲＳ−ＦＦ３７ａおよび３７ｂの出力
信号がＨレベルとなる。その結果、分岐トレースイネー
ブル信号およびデータトレースイネーブル信号がともに
Ｈレベルとなって、ＣＰＵ１が分岐命令またはオペラン
ドアクセス命令を実行するたびに、トレースバッファ３
９’から分岐トレース情報またはデータトレース情報を
含んだパケットが出力される。すなわち、トレースモー
ドが混在トレースモードに変更される。

【００９９】その後、ＣＰＵ１のＰＣ値とターゲットア
ドレスレジスタ２１ｃに保持されるターゲットアドレス
とが一致してイベントＣが発生すると、ＲＳ−ＦＦ３７
ｂの出力信号がＨレベルを維持するととも、ＲＳ−ＦＦ
３７ａがリセットされてその出力信号がＬレベルとな
る。その結果、データトレースイネーブル信号がＨレベ
ルとなって、ＣＰＵ１がオペランドアクセス命令を実行
してＯＡＥＮＤ信号にＨレベルが出力されるたびに、ト
レースバッファ３９’からデータトレース情報を含んだ
パケットが出力される。一方、分岐トレースイネーブル
信号がＬレベルとなるので、ＣＰＵ１が分岐命令を実行
してＪＭＰ信号にＨレベルが出力されても、トレースバ
ッファ３９’によって分岐トレース情報を含んだパケッ
トは生成されない。すなわち、トレースモードがデータ
トレースモードに変更される。

【０１００】以上説明したように、本発明の第６の実施
の形態におけるトレース装置によれば、ＣＰＵ１のＰＣ
値がターゲットアドレスレジスタ２１ａ〜２１ｃに設定
されたターゲットアドレスのいずれかと一致したとき
に、トレースモードを分岐トレースモード、データトレ
ースモードおよび混在トレースモードのいずれかに変更
するようにしたので、プログラムのデバッグに必要なト
レース情報の種類をサブルーチン毎に切替えることがで
きるとともに、ＣＰＵ１がストールされる時間を最小限
にすることができ、通常のＣＰＵ１の動作に近い状態で
デバッグを行なうことが可能となった。

【０１０１】（第７の実施の形態）図７は、本発明の第
７の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、イベントユニット２ｇと、トレー
スユニット３ｇとを含む。なお、図１〜図６に示す第１
〜第６の実施の形態における半導体装置と同じ構成およ
び機能を有する部分については、同じ参照番号を付すも
のとする。

【０１０２】イベントユニット２ｇは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２３と、
ターゲットデータが設定されるターゲットデータレジス
タ２４と、アドレスバス４１に出力されたアドレス値と
ターゲットアドレスレジスタ２３に保持されるターゲッ
トアドレスとを比較する比較器２２ａと、データバス４
２に出力されたデータとターゲットデータレジスタ２４
に保持されるターゲットデータとを比較する比較器２２
ｂと、ＡＮＤゲート２５とを含む。なお、ターゲットア
ドレスレジスタ２３およびターゲットデータレジスタ２
４は、ＣＰＵ１がアクセス可能なレジスタである。

【０１０３】比較器２２ａは、アドレスバス４１に出力
されたアドレス値とターゲットアドレスレジスタ２３に
設定されたターゲットアドレスとを比較し、不一致の場
合にはＬレベルを出力し、一致の場合にはＨレベルを出
力する。また、比較器２２ｂは、データバス４２に出力
されたデータとターゲットデータレジスタ２４に設定さ
れたターゲットデータとを比較し、不一致の場合にはＬ
レベルを出力し、一致の場合にはＨレベルを出力する。

【０１０４】ＡＮＤゲート２５は、比較器２２ａおよび
２２ｂの両方の出力信号がＨレベルの場合に、Ｈレベル
を出力してイベントが発生したことをトレースユニット
３ｇに通知する。

【０１０５】トレースユニット３ｇは、スイッチ３１
と、スイッチ３１を切替えるための値が設定されるレジ
スタ３２と、ＯＲゲート３５ａおよび３５ｂと、ＡＮＤ
ゲート３６ａおよび３６ｂと、ＲＳ−ＦＦ３７ａおよび
３７ｂと、トレースバッファ３９’とを含む。なお、レ
ジスタ３２は、ＣＰＵ１がアクセス可能なレジスタであ
る。

【０１０６】レジスタ３２には、イベントが発生したと
きにトレース装置が分岐トレースモードで動作するの
か、データトレースモードで動作するのか、混在トレー
スモードで動作するのかを示す２ビットの値が設定され
る。たとえば、レジスタ３２に設定された値によって、
スイッチ３１が図７に示すように接続されている場合に
は、イベントが発生するとＲＳ−ＦＦ３７ａがセットさ
れ、ＲＳ−ＦＦ３７ｂがリセットされて、分岐トレース
イネーブル信号にＨレベルが出力され、データトレース
イネーブル信号にＬレベルが出力される。

【０１０７】その結果、ＣＰＵ１が分岐命令を実行して
ＪＭＰ信号にＨレベルが出力されるたびに、トレースバ
ッファ３９’から分岐トレース情報を含んだパケットが
出力される。また、ＣＰＵ１がオペランドアクセス命令
を実行してＯＡＥＮＤ信号にＨレベルが出力されても、
ＡＮＤゲート３６ａの出力信号がＬレベルのままである
ので、トレースバッファ３９’によってデータトレース
情報を含んだパケットは生成されない。すなわち、トレ
ース装置が分岐トレースモードで動作する。

【０１０８】なお、レジスタ３２に設定された値によっ
て、スイッチ３１が左の端子に接続された場合には、イ
ベントの発生によってトレースモードがデータトレース
モードに変更されるようになる。また、レジスタ３２に
設定された値によって、スイッチ３１が右の端子に接続
された場合には、イベントの発生によってトレースモー
ドが混在トレースモードに変更されるようになる。

【０１０９】たとえば、所定アドレスに所定データを書
込んだ後にＣＰＵ１がハングアップすることが判明して
いる場合に、ターゲットアドレスレジスタ２３およびタ
ーゲットデータレジスタ２４にそのアドレスおよびデー
タを設定することによって、ＣＰＵ１がハングアップす
る直前にどのアドレスに分岐しているか、どのオペラン
ドアクセスを行なっているか等を解析することができ、
ソフトウェアのデバッグが容易に行なえるようになる。

【０１１０】なお、図５に示す第５の実施の形態におけ
るトレース装置のように、ＡＮＤゲート３６ａの出力信
号をイベント出力信号とし、イベントＡが発生した後に
イベントＢが発生すれば分岐トレースイネーブル信号ま
たはデータトレースイネーブル信号を切替えるようにし
てもよい。

【０１１１】以上説明したように、本発明の第７の実施
の形態におけるトレース装置によれば、アドレスバス４
１に出力されたアドレス値がターゲットアドレスレジス
タ２３に設定されたターゲットアドレスと一致し、かつ
データバス４２に出力されたデータがターゲットデータ
レジスタ２４に設定されたデータと一致したときにトレ
ースモードが切替わるようにしたので、バグの状況に応
じてトレースバッファ３９’から出力されるトレース情
報の種類を切替えることができ、ソフトウェアのデバッ
グを容易に行なうことが可能となった。

【０１１２】（第８の実施の形態）図８は、本発明の第
８の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、トレースユニット３ｈと、ＩＣＵ
５とを含む。なお、図１〜図７に示す第１〜第７の実施
の形態における半導体装置と同じ構成および機能を有す
る部分については、同じ参照番号を付すものとする。

【０１１３】トレースユニット３ｈは、ＡＮＤゲート３
６と、ＲＳ−ＦＦ３７と、トレースバッファ３９’とを
含む。なお、初期状態において、ＲＳ−ＦＦ３７の出力
信号にＨレベルが出力されているものとする。

【０１１４】初期状態において、分岐トレースイネーブ
ル信号にＨレベルが出力されているので、ＣＰＵ１が分
岐命令を実行してＪＭＰ信号にＨレベルが出力される
と、ＡＮＤゲート３６が分岐トレーススタート信号にＨ
レベルを出力する。その結果、トレースバッファ３９’
から分岐トレース情報を含んだパケットが出力される。
また、ＣＰＵ１がオペランドアクセス命令を実行してＯ
ＡＥＮＤ信号がＨレベルになると、ＲＳ−ＦＦ３７の出
力信号に関係なく、トレースバッファ３９’からデータ
トレース情報を含んだパケットが出力される。すなわ
ち、トレース装置は混在トレースモードで動作する。

【０１１５】また、ＩＣＵ５がイベントＡ出力信号にＨ
レベルを出力すると、ＲＳ−ＦＦ３７の出力信号にＬレ
ベルが出力される。その結果、ＣＰＵ１が分岐命令を実
行してＪＭＰ信号にＨレベルが出力されても分岐トレー
ススタート信号がＬレベルのままであるので、トレース
バッファ３９’によって分岐トレース情報を含んだパケ
ットは生成されない。すなわち、トレース装置はデータ
トレースモードで動作する。

【０１１６】さらに、ＣＰＵ１はイベントＡに対応する
割込みルーチンの処理を終了するときに、割込みからの
復帰信号（イベントＢ出力信号）にＨレベルを出力して
ＲＳ−ＦＦ３７をセットする。その結果、ＲＳ−ＦＦ３
７はＨレベルを出力し、ＣＰＵ１が混在トレースモード
で動作する。

【０１１７】割込み処理以外の通常の処理においては、
プログラムの処理の流れを解析する必要があるので分岐
トレース情報も必要であるが、割込み処理ルーチンにお
いては比較的簡単な動作しか行なわれない場合が多いの
で、メモリのアクセス状態のみを解析したい場合があ
る。このような場合に、ＣＰＵ１がストールされるのを
必要最小限に抑えつつ、必要なデータトレース情報だけ
を取得することが可能となる。

【０１１８】なお、図３に示す第３の実施の形態におけ
るトレース装置のように、カウンタ３３の出力信号をイ
ベントＡ出力信号とし、ＩＣＵ５からの割込み要求が所
定回あったときに分岐トレースイネーブル信号を切替え
るようにしてもよい。

【０１１９】以上説明したように、本発明の第８の実施
の形態におけるトレース装置によれば、所定の割込み要
因に対応したイベントが発生したときに、混在トレース
モードからデータトレースモードに変更されるようにし
たので、割込み処理におけるオペランドアクセスを詳細
に解析することができるようになり、容易にソフトウェ
アのバグを発見することが可能となった。

【０１２０】（第９の実施の形態）図９は、本発明の第
９の実施の形態におけるトレース装置が搭載された半導
体装置の概略構成を示すブロック図である。この半導体
装置は、ＣＰＵ１と、イベントユニット２ｉと、トレー
スユニット３ｉとを含む。なお、図１〜図８に示す第１
〜第８の実施の形態における半導体装置と同じ構成およ
び機能を有する部分については、同じ参照番号を付すも
のとする。

【０１２１】イベントユニット２ｉは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２１ａ〜
２１ｃと、ＣＰＵ１のＰＣ１１の値とターゲットアドレ
スレジスタ２１ａに保持されるターゲットアドレスとを
比較する比較器２２ａと、ＣＰＵ１のＰＣ１１の値とタ
ーゲットアドレスレジスタ２１ｂに保持されるターゲッ
トアドレスとを比較する比較器２２ｂと、ＣＰＵ１のＰ
Ｃ１１の値とターゲットアドレスレジスタ２１ｃに保持
されるターゲットアドレスとを比較する比較器２２ｃと
を含む。なお、ターゲットアドレスレジスタ２１ａ〜２
１ｃは、ＣＰＵ１がアクセス可能なレジスタである。

【０１２２】比較器２２ａは、ＣＰＵ１のＰＣ値とター
ゲットアドレスレジスタ２１ａに設定されたターゲット
アドレスとを比較し、不一致の場合にはＬレベルを出力
し、一致の場合にはＨレベルを出力して、イベントＡが
発生したことをトレースユニット３ｉに通知する。同様
に、比較器２２ｂは、ＣＰＵ１のＰＣ値とターゲットア
ドレスレジスタ２１ｂに設定されたターゲットアドレス
とを比較し、不一致の場合にはＬレベルを出力し、一致
の場合にはＨレベルを出力して、イベントＢが発生した
ことをトレースユニット３ｉに通知する。同様に、比較
器２２ｃは、ＣＰＵ１のＰＣ値とターゲットアドレスレ
ジスタ２１ｃに設定されたターゲットアドレスとを比較
し、不一致の場合にはＬレベルを出力し、一致の場合に
はＨレベルを出力して、イベントＣが発生したことをト
レースユニット３ｉに通知する。

【０１２３】トレースユニット３ｉは、ＡＮＤゲート３
６と、ＲＳ−ＦＦ３７および３８と、トレースバッファ
３９と、３２ビットのアドレスを保持するアドレスバッ
ファ３０１および３０２と、セレクタ３０３と、減算器
３０４と、３２ビット幅のアドレスを８ビット幅のアド
レスに変換するバッファ３０５と、トレース出力コント
ローラ３０６とを含む。なお、初期状態においてＲＳ−
ＦＦ３７は出力信号にＨレベルを出力し、ＲＳ−ＦＦ３
８は出力信号にＬレベルを出力しており、アドレス情報
出力信号がＨレベルになっているものとする。

【０１２４】アドレスバッファ３０１は、現在アドレス
バス４１に出力されている３２ビットのアドレスを保持
している。また、アドレスバッファ３０２は、前回アド
レスバスに出力されていた３２ビットのアドレスを保持
している。減算器３０４は、アドレスバッファ３０１に
保持される現在のアドレスから、アドレスバッファ３０
２に保持される前回のアドレスを減算し、減算結果を８
ビットの差分アドレスとしてセレクタ３０３へ出力す
る。

【０１２５】バス幅変換用のバッファ３０５は、アドレ
スバッファ３０１に保持される現在の３２ビットのアド
レスを、４つの８ビットのアドレスに変換して順次セレ
クタ３０３へ出力する。

【０１２６】セレクタ３０３は、ＲＳ−ＦＦ３７から出
力されるアドレス情報出力信号がＨレベルであれば、バ
ッファ３０５の出力信号を選択して出力する。また、セ
レクタ３０３は、ＲＳ−ＦＦ３７から出力されるアドレ
ス情報出力信号がＬレベルであれば、減算器３０４の出
力信号を選択して出力する。

【０１２７】トレース出力コントローラ３０６は、ＲＳ
−ＦＦ３７から出力されるアドレス情報出力信号を参照
して、セレクタ３０３から出力されるアドレスがバス幅
が変換されたアドレスであるのか、減算されたアドレス
であるのかを判断し、トレースバッファ３９からのパケ
ット出力を制御する。アドレス情報出力信号がＨレベル
であれば、トレース出力コントローラ３０６は、４つの
８ビットのアドレスを含んだパケットを生成するように
トレースバッファ３９を制御する。この場合、上述した
ように６パケットのトレース情報が生成されて出力され
る。

【０１２８】また、アドレス情報出力信号がＬレベルで
あれば、トレース出力コントローラ３０６は、８ビット
の差分アドレスを含んだパケットを生成するようにトレ
ースバッファ３９を制御する。この場合、３パケットの
トレース情報が生成されて出力されるため、３バイト分
のトレース情報を削減することができる。

【０１２９】なお、セレクタ３０３は、アドレス情報出
力信号がＬレベルのときに減算器３０４から出力される
差分アドレスを選択するのではなく、アドレスバッファ
３０１に保持される現在の３２ビットのアドレスのうち
下位８ビットだけを出力するようにしてもよい。

【０１３０】初期状態においては、ＲＳ−ＦＦ３７がア
ドレス情報出力信号にＨレベルを出力しているので、セ
レクタ３０３はバッファ３０５から出力されるバス幅が
変換されたアドレスを選択して出力する。その結果、ト
レースバッファ３９から３２ビット分のアドレス情報を
含んだトレース情報が出力される。

【０１３１】ＣＰＵ１のＰＣ値とターゲットアドレスレ
ジスタ２１ａに保持されるターゲットアドレスとが一致
してイベントＡが発生すると、ＲＳ−ＦＦ３８がセット
されてその出力信号にＨレベルが出力される。この状態
においては、ＲＳ−ＦＦ３７の出力信号が変化しないの
で、バス幅が変換された４つの８ビットのアドレスがト
レースバッファ３９へ出力される。

【０１３２】次に、ＣＰＵ１のＰＣ値とターゲットアド
レスレジスタ２１ｂに保持されるターゲットアドレスと
が一致してイベントＢが発生すると、ＲＳ−ＦＦ３７が
リセットされてアドレス情報出力信号がＬレベルに変化
するので、８ビットの差分アドレスがトレースバッファ
３９へ出力される。このとき、ＲＳ−ＦＦ３８がリセッ
トされてその出力信号にＬレベルが出力されるので、再
度イベントＢが発生したとしても、ＲＳ−ＦＦ３７がリ
セットされることはない。

【０１３３】続いて、ＣＰＵ１のＰＣ値とターゲットア
ドレスレジスタ２１ｃに保持されるターゲットアドレス
とが一致してイベントＣが発生すると、ＲＳ−ＦＦ３７
がセットされてアドレス情報出力信号が再びＨレベルに
なるので、バス幅が変換された４つの８ビットのアドレ
スがトレースバッファ３９へ出力される。

【０１３４】以上説明したように、本発明の第９の実施
の形態におけるトレース装置によれば、ＣＰＵ１のＰＣ
値がターゲットアドレスレジスタ２１ａ〜２１ｃに設定
されたターゲットアドレスのいずれかと一致したとき
に、バス幅が変換されたアドレスと差分アドレスとを切
替えてトレース情報を生成するようにしたので、ソフト
ウェアを詳細に解析したい箇所においても、トレース情
報の量が少なくなってトレースバッファ３９のオーバフ
ローを少なくすることができる。したがって、トレース
装置がフルトレースモードで動作している場合でも、通
常のＣＰＵ１の動作に近い状態でソフトウェアのデバッ
グを行なうことが可能となった。

【０１３５】また、アドレス情報出力信号がＬレベルの
ときに、セレクタ３０３がアドレスバッファ３０１に保
持される現在の３２ビットのアドレスのうち下位８ビッ
トだけを出力するようにすれば、ソフトウェアのうち上
位２４ビットが同じである領域内のデバッグにおけるト
レース情報の量を削減することができる。

【０１３６】たとえば、あるサブルーチン内で発生する
アドレスの上位２４ビットが常に同じであることが判明
している場合、そのサブルーチンのデバッグを行なうと
きに、ターゲットアドレスレジスタ２１ｂにそのサブル
ーチンの先頭アドレスを設定し、ターゲットアドレスレ
ジスタ２１ｃにそのサブルーチンの最後のアドレスを設
定する。これによって、ＣＰＵ１がそのサブルーチンの
処理を実行している場合には、アドレスを８ビットにし
てトレース情報を生成することができるようになる。し
たがって、トレース装置がフルトレースモードで動作し
ている場合でも、通常のＣＰＵ１の動作に近い状態でソ
フトウェアのデバッグを行なうことが可能となる。

【０１３７】（第１０の実施の形態）図１０は、本発明
の第１０の実施の形態におけるトレース装置が搭載され
た半導体装置の概略構成を示すブロック図である。この
半導体装置は、ＣＰＵ１と、イベントユニット２ｊと、
トレースユニット３ｊとを含む。なお、図１〜図９に示
す第１〜第９の実施の形態における半導体装置と同じ構
成および機能を有する部分については、同じ参照番号を
付すものとする。

【０１３８】イベントユニット２ｊは、ターゲットアド
レスが設定されるターゲットアドレスレジスタ２３と、
ターゲットデータが設定されるターゲットデータレジス
タ２４と、アドレスバス４１に出力されたアドレス値と
ターゲットアドレスレジスタ２３に保持されるターゲッ
トアドレスとを比較する比較器２２ａと、データバス４
２に出力されたデータとターゲットデータレジスタ２４
に保持されるターゲットデータとを比較する比較器２２
ｂと、ＡＮＤゲート２５とを含む。なお、ターゲットア
ドレスレジスタ２３およびターゲットデータレジスタ２
４は、ＣＰＵ１がアクセス可能なレジスタである。

【０１３９】比較器２２ａは、アドレスバス４１に出力
されたアドレス値とターゲットアドレスレジスタ２３に
設定されたターゲットアドレスとを比較し、不一致の場
合にはＬレベルを出力し、一致の場合にはＨレベルを出
力する。また、比較器２２ｂは、データバス４２に出力
されたデータ値とターゲットデータレジスタ２４に設定
されたターゲットデータとを比較し、不一致の場合には
Ｌレベルを出力し、一致の場合にはＨレベルを出力す
る。

【０１４０】ＡＮＤゲート２５は、比較器２２ａおよび
２２ｂの両方の出力信号がＨレベルの場合に、Ｈレベル
を出力してイベントが発生したことをトレースユニット
３ｊに通知する。

【０１４１】トレースユニット３ｊは、スイッチ３１
と、スイッチ３１を切替えるための値が設定されるレジ
スタ３２と、ＲＳ−ＦＦ３７と、トレースバッファ３９
と、３２ビットのアドレスを保持するアドレスバッファ
３０１および３０２と、セレクタ３０３と、減算器３０
４と、３２ビット幅のアドレスを８ビット幅のアドレス
に変換するバッファ３０５と、トレース出力コントロー
ラ３０６とを含む。なお、初期状態においてＲＳ−ＦＦ
３７は出力信号にＬレベルを出力しているものとする。

【０１４２】アドレス情報出力信号がＬレベルであれ
ば、トレース出力コントローラ３０６は、４つの８ビッ
トのアドレスを含んだパケットを生成するようにトレー
スバッファ３９を制御する。この場合、上述したように
６パケットのトレース情報が生成されて出力される。

【０１４３】アドレス情報出力信号がＨレベルであれ
ば、トレース出力コントローラ３０６は、８ビットの差
分アドレスを含んだパケットを生成するようにトレース
バッファ３９を制御する。この場合、３パケットのトレ
ース情報が生成されて出力されるため、３バイト分のト
レース情報を削減することができる。なお、セレクタ３
０３は、アドレス情報出力信号がＨレベルのときに減算
器３０４から出力される差分アドレスを選択するのでは
なく、アドレスバッファ３０１に保持される現在の３２
ビットのアドレスのうち下位８ビットだけを出力するよ
うにしてもよい。

【０１４４】初期状態においては、ＲＳ−ＦＦ３７がア
ドレス情報出力信号にＬレベルを出力しているので、セ
レクタ３０３はバッファ３０５から出力されるバス幅が
変換されたアドレスを選択して出力する。その結果、ト
レースバッファ３９から３２ビット分のアドレス情報を
含んだトレース情報が出力される。

【０１４５】アドレスバス４１に出力されたアドレス値
とターゲットアドレスレジスタ２３に保持されるターゲ
ットアドレスとが一致し、かつデータバス４２に出力さ
れたデータとターゲットデータレジスタ２４に保持され
るターゲットデータとが一致してイベントが発生する
と、ＲＳ−ＦＦ３７がセットされてアドレス情報出力信
号にＨレベルが出力される。この状態においては、８ビ
ットの差分アドレスがトレースバッファ３９へ出力され
る。

【０１４６】以上説明したように、本発明の第１０の実
施の形態におけるトレース装置によれば、アドレスバス
４１に出力されたアドレス値がターゲットアドレスレジ
スタ２３に設定されたターゲットアドレスと一致し、か
つデータバス４２に出力されたデータがターゲットデー
タレジスタ２４に設定されたターゲットデータと一致し
たときに、バス幅が変換されたアドレスと差分アドレス
とを切替えてトレース情報を生成するようにしたので、
ソフトウェアの詳細に解析したい箇所においても、トレ
ース情報の量が少なくなってトレースバッファ３９のオ
ーバフローを少なくすることができる。したがって、ト
レース装置がフルトレースモードで動作している場合で
も、通常のＣＰＵ１の動作に近い状態でソフトウェアの
デバッグを行なうことが可能となった。

【０１４７】また、アドレス情報出力信号がＨレベルの
ときに、セレクタ３０３がアドレスバッファ３０１に保
持される現在の３２ビットのアドレスのうち下位８ビッ
トだけを出力するようにすれば、ソフトウェアのうち上
位２４ビットが同じである領域内のデバッグにおけるト
レース情報の量を削減することができる。

【０１４８】たとえば、ＣＰＵ１が所定アドレスの所定
データをアクセスし、それ以降のオペランドアクセスの
アドレスの上位２４ビットが同じであることが判明して
いる場合に、ターゲットアドレス２３にその所定アドレ
スを設定し、ターゲットデータレジスタ２４にその所定
データを設定することによって、オペランドアクセス時
におけるアドレスを８ビットにしてトレース情報を生成
することができるようになる。したがって、トレース装
置がフルトレースモードで動作している場合でも、通常
のＣＰＵ１の動作に近い状態でソフトウェアのデバッグ
を行なうことが可能となった。

【０１４９】なお、図３に示す第３の実施の形態におけ
るトレース装置のように、カウンタ３３の出力信号をイ
ベント出力信号とし、ＩＣＵ５からの割込み要求が所定
回あったときにアドレス情報出力信号を切替えるように
してもよい。また、図５に示す第５の実施の形態におけ
るトレース装置のように、ＡＮＤゲート３６ａの出力信
号をイベント出力信号とし、イベントＡが発生した後に
イベントＢが発生すればアドレス情報出力信号を切替え
るようにしてもよい。さらには、図８に示す第８の実施
の形態におけるトレース装置のように、ＩＣＵ５から出
力される割込み要求信号をイベント出力信号とし、ＩＣ
Ｕ５からの割込み要求があったときにアドレス情報出力
信号を切替えるようにしてもよい。

【０１５０】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。

【０１５１】

【発明の効果】請求項１に記載のトレース装置によれ
ば、トレースユニットが、イベントの発生を検出して、
フルトレースモードとリアルタイムトレースモードとの
切替えを行なってトレース情報を生成するので、プロセ
ッサの動作を詳細に解析したい箇所においてはフルトレ
ースモードでトレース装置を動作させ、詳細に解析する
必要がない箇所においてはリアルタイムトレースモード
でトレース装置を動作させることができる。したがっ
て、ソフトウェアのデバッグにおいて重要となるトレー
ス情報が失われるのを防止することが可能となった。ま
た、プロセッサの動作を詳細に解析する必要がない箇所
においてはリアルタイムトレースモードでトレースが行
なわれるので、通常のＣＰＵの動作に近い状態でＣＰＵ
を動作させることが可能となった。

【０１５２】請求項２に記載のトレース装置によれば、
イベントが発生したときにトレースモードをフルトレー
スモードおよびリアルタイムトレースモードのいずれに
切替えるのかを設定することができ、プロセッサの動作
を詳細に解析したい箇所を容易に設定することが可能と
なった。

【０１５３】請求項３に記載のトレース装置によれば、
外部においてトレース装置がフルトレースモードおよび
リアルタイムトレースモードのいずれで動作しているの
かを認識することが可能となった。

【０１５４】請求項４に記載のトレース装置によれば、
トレースユニットが、イベントの発生を検出して、分岐
トレースモード、データトレースモードおよび混在トレ
ースモードの切替えを行なってトレース情報を生成する
ので、プロセッサの動作を詳細に解析したい箇所と、詳
細に解析する必要がない箇所とでトレース情報の種類を
変更することができる。したがって、分岐トレースモー
ドまたはデータトレースモードの場合には、トレース情
報の情報量を削減することができるので、プロセッサが
ストールされる時間を最小限にでき、通常のプロセッサ
の動作に近い状態でソフトウェアのデバッグを行なうこ
とが可能となった。

【０１５５】請求項５に記載のトレース装置によれば、
イベントが発生したときにトレースモードを分岐トレー
スモード、データトレースモードおよび混在トレースモ
ードのいずれに切替えるのかを設定することができ、プ
ロセッサの動作を詳細に解析したい箇所を容易に設定す
ることが可能となった。

【０１５６】請求項６に記載のトレース装置によれば、
トレースユニットが、イベントの発生を検出して、絶対
アドレスでトレース情報を生成するか、相対アドレスで
トレース情報を生成するかを判定してトレース情報を生
成するので、相対アドレスでトレース情報を生成する箇
所においてはトレース情報の情報量を削減することがで
きる。したがって、フルトレースモードでトレースが行
なわれているときに、プロセッサがストールされる時間
を最小限にでき、通常のプロセッサの動作に近い状態で
ソフトウェアのデバッグを行なうことが可能となった。
また、リアルタイムトレースモードでトレースが行なわ
れているときに、トレース情報が失われるのを最小限に
抑えることが可能となった。

【０１５７】請求項７に記載のトレース装置によれば、
相対アドレスでトレース情報を生成するモードへ切替え
るのか、絶対アドレスでトレース情報を生成するモード
へ切替えるのかをを設定することができ、プロセッサの
動作を詳細に解析したい箇所を容易に設定することが可
能となった。

【０１５８】請求項８に記載のトレース装置によれば、
減算器によって減算されたアドレスが選択された場合に
は、トレース情報の情報量を削減できる。これによっ
て、フルトレースモードでトレースが行なわれていると
きに、プロセッサがストールされる時間を最小限にで
き、通常のプロセッサの動作に近い状態でソフトウェア
のデバッグを行なうことが可能となった。また、リアル
タイムトレースモードでトレースが行なわれているとき
に、トレース情報が失われるのを最小限に抑えることが
可能となった。

【０１５９】請求項９に記載のトレース装置によれば、
アドレスレジスタに保持されるアドレスの所定の下位ビ
ットが選択された場合には、トレース情報の情報量を削
減できる。これによって、フルトレースモードでトレー
スが行なわれているときに、プロセッサがストールされ
る時間を最小限にでき、通常のプロセッサの動作に近い
状態でソフトウェアのデバッグを行なうことが可能とな
った。また、リアルタイムトレースモードでトレースが
行なわれているときに、トレース情報が失われるのを最
小限に抑えることが可能となった。

【０１６０】請求項１０に記載のトレース装置によれ
ば、トレースユニットは、プロセッサがプログラムの所
定箇所の処理を実行するときにトレースモードを変更す
ることが可能となった。

【０１６１】請求項１１に記載のトレース装置によれ
ば、トレースユニットは、プロセッサが所定領域に対し
てオペランドアクセスを行なったときにトレースモード
を変更することが可能となった。

【０１６２】請求項１２に記載のトレース装置によれ
ば、トレースユニットは、プロセッサのオペランドアク
セス時におけるデータが所定値であればトレースモード
を変更することが可能となった。

【０１６３】請求項１３に記載のトレース装置によれ
ば、トレースユニットは、プロセッサが所定領域に対し
て行なったオペランドアクセス時におけるデータが所定
値である場合にトレースモードを変更することが可能と
なった。

【０１６４】請求項１４に記載のトレース装置によれ
ば、トレースユニットは、所定の割込み要因が発生した
ときにトレースモードを変更することが可能となった。

【０１６５】請求項１５に記載のトレース装置によれ
ば、トレースユニットは、所定の割込み要因が所定回だ
け発生した場合にのみトレースモードを変更することが
可能となった。

【０１６６】請求項１６に記載のトレース装置によれ
ば、トレースユニットは、予め定められた時間が経過し
たときにトレースモードを変更することが可能となっ
た。

【０１６７】請求項１７に記載のトレース装置によれ
ば、トレースユニットは、プロセッサがプログラムの第
１の所定箇所の処理を実行した後、第２の所定箇所の処
理を実行した場合にのみトレースモードを変更すること
が可能となった。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図２】 本発明の第２の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図３】 本発明の第３の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図４】 本発明の第４の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図５】 本発明の第５の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図６】 本発明の第６の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図７】 本発明の第７の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図８】 本発明の第８の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図９】 本発明の第９の実施の形態におけるトレース
装置が搭載された半導体装置の概略構成を示すブロック
図である。

【図１０】 本発明の第１０の実施の形態におけるトレ
ース装置が搭載された半導体装置の概略構成を示すブロ
ック図である。

【符号の説明】

１ ＣＰＵ、２ａ〜２ｊ イベントユニット、３ａ〜３
ｊ トレースユニット、５ ＩＣＵ、１１ ＰＣ、２１
ａ，２１ｂ，２１ｃ，２３ ターゲットアドレスレジス
タ、２２ａ，２２ｂ，２２ｃ 比較器、２４ ターゲッ
トデータレジスタ、２６ タイマ、３１ａ，３１ｂ ス
イッチ、３２，３２ａ，３２ｂ，３４レジスタ、３３
カウンタ、３５ａ，３５ｂ，３５ｃ ＯＲゲート、２
５，３６，３６ａ，３６ｂ，３６ｃ，３６ｄ ＡＮＤゲ
ート、３７，３７ａ，３７ｂ，３８ ＲＳ−ＦＦ、３
９，３９’ トレースバッファ、４１ アドレスバス、
４２データバス、４５ ＰＡＤ、３０１，３０２ アド
レスバッファ、３０３ セレクタ、３０４ 減算器、３
０５ バッファ、３０６ トレース出力コントローラ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 プロセッサをストールさせながらトレー
   ス情報を生成するフルトレースモードと、前記プロセッ
   サをストールさせずにトレース情報を生成するリアルタ
   イムトレースモードとを切替えてトレース情報を生成す
   るトレース装置であって、 所定の条件を満たす場合にイベントを発生させるイベン
   トユニットと、 前記イベントの発生を検出して、前記フルトレースモー
   ドと前記リアルタイムトレースモードとの切替えを行な
   ってトレース情報を生成するトレースユニットとを含
   む、トレース装置。
2. 【請求項２】 前記トレースユニットは、イベントが発
   生したときにトレースモードをフルトレースモードから
   リアルタイムトレースモードへ切替えるのか、リアルタ
   イムトレースモードからフルトレースモードへ切替える
   のかを示す情報が格納されるレジスタを含む、請求項１
   記載のトレース装置。
3. 【請求項３】 前記トレースユニットは、トレースモー
   ドが前記フルトレースモードおよびリアルタイムトレー
   スモードのいずれであるかを示す情報を保持して外部へ
   出力するレジスタを含む、請求項１または２記載のトレ
   ース装置。
4. 【請求項４】 分岐トレースモード、データトレースモ
   ードおよび混在トレースモードのいずれかにトレースモ
   ードを切替えてプロセッサのトレース情報を生成するト
   レース装置であって、 所定の条件を満たす場合にイベントを発生させるイベン
   トユニットと、 前記イベントの発生を検出して、前記分岐トレースモー
   ド、前記データトレースモードおよび前記混在トレース
   モードの切替えを行なってトレース情報を生成するトレ
   ースユニットとを含む、トレース装置。
5. 【請求項５】 前記トレースユニットは、イベントが発
   生したときにトレースモードを分岐トレースモード、デ
   ータトレースモードおよび混在トレースモードのいずれ
   に切替えるのかを示す情報が格納されるレジスタを含
   む、請求項４記載のトレース装置。
6. 【請求項６】 プロセッサのトレース情報を生成して出
   力するトレース装置であって、 所定の条件を満たす場合にイベントを発生させるイベン
   トユニットと、 前記イベントの発生を検出して、絶対アドレスでトレー
   ス情報を生成するか、相対アドレスでトレース情報を生
   成するかを判定してトレース情報を生成するトレースユ
   ニットとを含む、トレース装置。
7. 【請求項７】 前記トレースユニットは、イベントが発
   生したときに絶対アドレスでトレース情報を生成するモ
   ードから相対アドレスでトレース情報を生成するモード
   へ切替えるのか、相対アドレスでトレース情報を生成す
   るモードから絶対アドレスでトレース情報を生成するモ
   ードへ切替えるのかを示す情報が格納されるレジスタを
   含む、請求項６記載のトレース装置。
8. 【請求項８】 前記トレースユニットは、今回のアドレ
   スを保持する第１のアドレスレジスタと、 前回のアドレスを保持する第２のアドレスレジスタと、 前記第１のアドレスレジスタに保持される今回のアドレ
   スから、前記第２のアドレスレジスタに保持される前回
   のアドレスを減算する減算器と、 前記イベントの発生を検出して、前記第１のアドレスレ
   ジスタに保持されるアドレスと、前記減算器によって減
   算されたアドレスとのいずれかを選択してトレース情報
   として出力するセレクタと、 前記セレクタから出力されたトレース情報を含んだパケ
   ットを生成して出力するトレースバッファとを含む、請
   求項６または７記載のトレース装置。
9. 【請求項９】 前記トレースユニットは、アドレスを保
   持するアドレスレジスタと、 前記イベントの発生を検出して、前記アドレスレジスタ
   に保持されるアドレスと、前記アドレスレジスタに保持
   されるアドレスの所定の下位ビットとのいずれかを選択
   してトレース情報として出力するセレクタと、 前記セレクタから出力されたトレース情報を含んだパケ
   ットを生成して出力するトレースバッファとを含む、請
   求項６または７記載のトレース装置。
10. 【請求項１０】 前記イベントユニットは、ターゲット
    アドレスが設定されるターゲットアドレスレジスタと、 前記プロセッサのプログラムカウンタの値が前記ターゲ
    ットアドレスレジスタに設定されたターゲットアドレス
    と一致するときに、イベントを発生させる比較器とを含
    む、請求項１〜９のいずれかに記載のトレース装置。
11. 【請求項１１】 前記イベントユニットは、ターゲット
    アドレスが設定されるターゲットアドレスレジスタと、 前記プロセッサのオペランドアクセス時におけるアドレ
    スが前記ターゲットアドレスレジスタに設定されたター
    ゲットアドレスと一致するときに、イベントを発生させ
    る比較器とを含む、請求項１〜９のいずれかに記載のト
    レース装置。
12. 【請求項１２】 前記イベントユニットは、ターゲット
    データが設定されるターゲットデータレジスタと、 前記プロセッサのオペランドアクセスデータが前記ター
    ゲットデータレジスタに設定されたターゲットデータと
    一致するときに、イベントを発生させる比較器とを含
    む、請求項１〜９のいずれかに記載のトレース装置。
13. 【請求項１３】 前記イベントユニットは、ターゲット
    アドレスが設定されるターゲットアドレスレジスタと、 ターゲットデータが設定されるターゲットデータレジス
    タと、 アドレスバスに出力されたアドレス値と前記ターゲット
    アドレスレジスタに設定されたターゲットアドレスとの
    一致を検出する第１の比較器と、 データバスに出力されたデータと前記ターゲットデータ
    レジスタに設定されたターゲットデータとの一致を検出
    する第２の比較器と、 前記第１の比較器が一致を検出し、かつ前記第２の比較
    器が一致を検出するときにイベントを発生させる論理回
    路とを含む、請求項１〜９のいずれかに記載のトレース
    装置。
14. 【請求項１４】 前記イベントユニットは、割込み要因
    を検出して前記プロセッサに割込み要求を出力するとと
    もに、イベントを発生させる割込みコントロールユニッ
    トを含む、請求項１〜９のいずれかに記載のトレース装
    置。
15. 【請求項１５】 前記イベントユニットは、割込み要因
    を検出して前記プロセッサに割込み要求を出力する割込
    みコントロールユニットと、 前記割込みコントロールユニットによる割込み要求が予
    め定められた回数となったときにイベントを発生させる
    カウンタとを含む、請求項１〜９のいずれかに記載のト
    レース装置。
16. 【請求項１６】 前記イベントユニットは、予め定めら
    れた時間が経過したときにイベントを発生させるタイマ
    を含む、請求項１〜３のいずれかに記載のトレース装
    置。
17. 【請求項１７】 前記イベントユニットは、第１のター
    ゲットアドレスが設定される第１のターゲットアドレス
    レジスタと、 第２のターゲットアドレスが設定される第２のターゲッ
    トアドレスレジスタと、 前記プロセッサのプログラムカウンタの値と前記第１の
    ターゲットアドレスレジスタに設定された第１のターゲ
    ットアドレスとの一致を検出する第１の比較器と、 前記プロセッサのプログラムカウンタの値と前記第２の
    ターゲットアドレスレジスタに設定された第２のターゲ
    ットアドレスとの一致を検出する第２の比較器と、 前記第１の比較器が一致を検出した後、前記第２の比較
    器が一致を検出したときにイベントを発生させる論理回
    路とを含む、請求項１〜９のいずれかに記載のトレース
    装置。