JP2003196333A - システムｌｓｉの設計方法及びこれを記憶した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 基本命令プロセッサと専用命令プロセッサと
がハードウエア資源を共有する際に、自由度高く通信イ
ンタフェースの設計が可能で、かつ、低コストで製作可
能なシステムＬＳＩの設計方法を提供する。 【解決手段】 システムＬＳＩ全体の機能を記述したア
ルゴリズム記述１を、ハードウエア部分とソフトウエア
部分とに分割する。ハードウエア部分は、高級言語を用
いて、基本命令プロセッサ記述２と、専用命令プロセッ
サ記述３と、フレキシブルインタフェース記述４とでプ
ロセッサ１０の機能を記述し、それを動作合成してＲＴ
Ｌ記述５とシミュレーション用記述６とを得る。機能を
アルゴリズムで記述したプロセッサ１０の記述を動作合
成することで、通信インタフェースの帯域の自由度が高
まり、基本命令プロセッサと専用命令プロセッサの間で
ハードウエア資源の共有が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システムＬＳＩの
設計方法及びこれを記録した記録媒体に関し、特に、基
本命令プロセッサと専用命令プロセッサの間でデータ転
送を行う通信インタフェースの帯域の自由度が高く設計
でき、ハードウエア資源の共有により低コストで製作で
きるシステムＬＳＩの設計方法、及び、これを記録した
記録媒体に関する。

【０００２】

【従来の技術】近年では、ＳＯＣ（System On Chip）又
はシステムＬＳＩと呼ばれる、１つのチップでシステム
の回路機能の全てを実現するＬＳＩが実現している。ま
た、半導体製造プロセスの微細化に伴い、システムＬＳ
Ｉに集積できるゲート数は飛躍的に増加し、それに伴い
システムＬＳＩの処理能力も向上している。

【０００３】システムＬＳＩは、画像処理や暗号化処
理、フィルタ処理、復号処理など多彩な処理に使用さ
れ、その入出力信号の種類、処理のアルゴリズム、或い
は、要求される時間的性能なども様々である。システム
ＬＳＩでは、処理のアルゴリズムは益々複雑化し、且つ
短時間での処理が要求される傾向にある。このため、最
近のシステムＬＳＩは、使用される信号処理に特化した
ものとして設計される。

【０００４】図５は、従来のソフト・ハード協調設計シ
ステムを使用したシステムＬＳＩの設計フローを示して
いる。一般に、動作合成を使用したソフト・ハード協調
設計システムは、Ｃ言語のような汎用プログラム言語、
又は、専用の動作レベル記述言語などの高級言語で記述
したアルゴリズム記述１を、レジスタ等のメモリ部及び
加算器等の実行処理部によるハードウエア資源を用いて
ハードウエア化できる論理合成用ＲＴＬ（レジスタ転送
レベル）記述５のような低位レベル記述に変換する。

【０００５】アルゴリズム記述１には、システムＬＳＩ
の全機能が記述されている。機能の大部分をハードウエ
アで実現すると、処理速度は高速となるが、回路規模は
大きくなり、製造コストがかさむ。また、大部分をソフ
トウエアで実現すると、回路規模は小さくなるが、処理
速度は低速となる。そこで、設計の初期段階では同図に
示すように、回路規模や処理時間、コストなどの制約条
件を勘案して、アルゴリズム記述１に記載された機能
を、ハードウエア資源を用いて実現するものと、ソフト
ウエア資源を用いて実現するものとに振り分け、その機
能を分割する（ステップＳ２０１）。

【０００６】全てのハードウエア資源を、始めから設計
すると、その開発には費用と時間がかかる。このため、
これまでに蓄積された資産を活かして、ハードウエアＩ
Ｐ（intellectual Property）として保有する設計済み
のハードウェアマクロを、可能な限り再利用して設計す
る。ハードウエアＩＰは、再利用しやすいように、汎用
性の高いものとして設計されており、容易にシステムＬ
ＳＩ構成に組み込める。

【０００７】ハードウエアは、汎用的な演算処理を行う
マイクロプロセッサなどの基本命令プロセッサ１１と、
入出力部分など用途に特化した特定処理を行う専用命令
プロセッサ１２とを組み合わせて設計される。基本命令
プロセッサ１１には、既に設計済みのハードウエアＩＰ
が使用される。一般に、基本命令プロセッサ１１は、シ
ステムＬＳＩを設計する部門とは別の、プロセッサ設計
を専門とする部門によりＲＴ設計で設計され、シミュレ
ーション用記述６ａとともに提供される。

【０００８】使用する基本命令プロセッサ１１が決まる
と、専用命令プロセッサ１２の設計に移行する（ステッ
プＳ２０２）。専用命令プロセッサ１２と基本命令プロ
セッサ１１とは、バスを介してデータの通信を行うた
め、専用命令プロセッサ１２の設計に際して、そのバス
インタフェースは基本命令プロセッサ１１のバス仕様に
合わせて設計される。専用命令プロセッサ１２の設計で
は、その機能が高級言語で記述される。

【０００９】専用命令プロセッサ１２の記述から、動作
合成によって専用命令プロセッサＲＴＬ記述５ｂとシミ
ュレーション用記述５ｂとが得られる（ステップＳ２０
３）。得られた専用命令プロセッサＲＴＬ記述５ｂが、
制約として設定された回路規模以内で実現できるか否か
を判断し（ステップＳ２０４）、設定された回路規模を
超えるときには、ステップＳ２０１に戻り、システムＬ
ＳＩの設計をやり直す。回路規模のチェックが良である
ときには、設計済みである基本命令プロセッサＲＴＬ記
述５ａと専用命令プロセッサＲＴＬ記述５ｂとが、バス
のＲＴＬ記述５ｃを介して接続される（ステップＳ２０
５）

【００１０】次いで、ソフトウエア設計では、アプリケ
ーションプログラムと、専用命令プロセッサ１２を働か
せるためのデバイスドライバとを高級言語で記述する
（ステップＳ２０６）。アプリケーションプログラムと
デバイスドライバとは、コンパイラでコンパイルされ、
基本命令プロセッサ１１又は専用命令プロセッサ１２が
直接理解できる機械語命令に変換される（ステップＳ２
０７）。得られた機械語命令と、シミュレーション用記
述６ａ、６ｂ、及び、バス部シミュレーション用記述６
ｃを結合したシミュレーション用記述とが、命令セット
シミュレータにかけられ（ステップＳ２０８）、システ
ムＬＳＩ構成と同じ環境によってシミュレーションが行
われる。

【００１１】命令セットシミュレータでは、ハードウエ
アとソフトウエアとをシミュレートし、ハードウエアや
ソフトウエアの設計に誤りのないことが確認される（ス
テップＳ２０９）。ステップＳ２０９では、同時に、実
際の使用条件下でのシステムＬＳＩ構成の処理能力が測
られ、その時間的性能が、要求される条件を満たすか否
かが判断される（ステップＳ２１０）。結果が否である
ときには、ステップＳ２０１に戻り、再度ハードウエア
とソフトウエアの機能分割からやり直す。結果が良であ
るときには、システムＬＳＩの設計は完了し、その後、
基本命令プロセッサＲＴＬ記述５ａと、専用命令プロセ
ッサＲＴＬ記述５ｂと、バスＲＴＬ記述５ｃとが論理合
成され、システムＬＳＩの実際のゲート回路が決定す
る。

【００１２】図６は、上記設計により得られたシステム
ＬＳＩの構成を示している。システムＬＳＩは、基本命
令プロセッサ１１及び専用命令プロセッサ１２で構成さ
れ、命令制御バス７１及びデータ通信バス７２を介して
接続されている。基本命令プロセッサ１１と、専用命令
プロセッサ１２とは、それぞれ命令制御部である命令デ
コーダ２１、３１、データメモリ制御部２２、３２、及
び、実行処理制御部２３、３３と、データメモリ群２
４、３４と、実行処理群２５、３５と、命令制御インタ
フェース４１ａ、４１ｂと、データメモリインタフェー
ス４２ａ、４２ｂと、実行処理インタフェース４３ａ、
４３ｂとを備える。また、基本命令プロセッサ１１は、
命令フェッチレジスタ２０を備えている。

【００１３】命令制御インタフェース４１ａには、命令
データバス５１ａと命令制御バス５２ａとが接続され
る。データメモリインタフェース４２aには、メモリ選
択バス５３ａとメモリアクセスバス５４ａとが接続され
る。実行処理インタフェース４３ａには、実行処理選択
バス５５ａと、実行処理アクセスバスと５６ａとが接続
される。

【００１４】また、命令制御インタフェース４１ａは、
メモリ制御バス６１ａを介してデータメモリインタフェ
ース４２ａを制御する制御信号、及び、実行処理制御バ
ス６２ａを介して実行処理インタフェース４３ａを制御
する制御信号を生成する。データメモリインタフェース
４２ａは、命令制御インタフェース４１ａから受信した
制御信号に従って、メモリ選択バス５３ａによってデー
タメモリを選択し、メモリアクセスバス５４ａを介した
メモリ値の読み書きのタイミングを制御する。実行処理
インタフェース４３ａは、命令制御インタフェース４１
ａから受信した制御信号に従って、実行処理選択バス５
５ａによって実行処理を選択し、実行処理アクセスバス
５６ａでのデータの入出力を制御し、リードアクセスバ
ス６３ａ及びライトアクセスバス６４ａを介してデータ
メモリ群の内容を読み書きする。

【００１５】命令制御インタフェース４１ｂには、命令
データバス５１ｂと命令制御バス５２ｂとが接続され
る。データメモリインタフェース４２ｂには、メモリ選
択バス５３ｂとメモリアクセスバス５４ｂとが接続され
る。実行処理インタフェース４３ｂには、実行処理選択
バス５５ｂと、実行処理アクセスバスと５６ｂとが接続
される。

【００１６】また、命令制御インタフェース４１ｂは、
メモリ制御バス６１ｂを介してデータメモリインタフェ
ース４２ｂを制御する制御信号、及び、実行処理制御バ
ス６２ｂを介して実行処理インタフェース４３ｂを制御
する制御信号を生成する。データメモリインタフェース
４２ｂは、命令制御インタフェース４１ｂから受信した
制御信号に従って、メモリ選択バス５３ｂによってデー
タメモリを選択し、メモリアクセスバス５４ｂを介した
メモリ値の読み書きのタイミングを制御する。実行処理
インタフェース４３ｂは、命令制御インタフェース４１
ｂから受信した制御信号に従って、実行処理選択バス５
５ｂによって実行処理を選択し、実行処理アクセスバス
５６ｂでのデータの入出力を制御し、リードアクセスバ
ス６３ｂ及びライトアクセスバス６４ｂを介してデータ
メモリ群の内容を読み書きする。

【００１７】命令制御インタフェース４１ａ、４１ｂ
は、命令制御バス７１により接続されている。また、デ
ータメモリインタフェース４２ａ、４２ｂは、データ通
信バス７２により接続されている。専用命令プロセッサ
１２は、命令制御バス７１により、命令フェッチレジス
タ２０にアクセスし、データ通信バス７２を介してデー
タメモリ群２４の内容を読み書きする。専用命令プロセ
ッサ１２が、データメモリ群２４に、同時にアクセスで
きるデータメモリ数は、データ通信バス７２のバス帯域
によって定められている。

【００１８】

【発明が解決しようとする課題】上記従来の設計方法で
は、基本命令プロセッサ１１と専用命令プロセッサ１２
の間のインタフェース及びバスは、基本命令プロセッサ
１１の仕様に基づいて決定される固定的なものであり、
互いの資源は固定的な条件でのみ共有されていた。例え
ば、専用命令プロセッサ１２から、同時に多量のデータ
メモリ群２４にアクセスする際に、データ通信バス７２
の帯域がそのアクセス数よりも少ないときには、１クロ
ックで処理を終えることができず、数クロックを費やし
ていた。

【００１９】基本命令プロセッサ１１は、汎用性の高い
演算資源を実行処理群２５に保有しているが、実行処理
群２５と実行処理群３５の間には、バスが存在しないた
めに、実行処理群３５から実行処理群２５にアクセスす
ることはできない。このため、基本命令プロセッサ１１
と専用命令プロセッサ１２とが、同じタイプの演算資源
を使用する場合であっても、実行処理群２５と実行処理
群３５のそれぞれに演算資源を設ける必要があった。

【００２０】また、動作検証の際に命令セットシミュレ
ータに入力するシミュレーション用記述は、基本命令プ
ロセッサ１１、専用命令プロセッサ１２、及び、バス部
のそれぞれの設計の際に作成され、別々に用意されてい
た。命令セットシミュレータでは、それらを結合して動
作検証するため、基本命令プロセッサ１１と専用命令プ
ロセッサ１２の間の通信は、バス部分の設計が完了した
後に、専用命令プロセッサ１２のデバイスドライバとと
もに低位レベルで検証を要し、その検証は複雑であっ
た。

【００２１】上記問題を解決する技術として、近年、特
定用途向けにゲート規模や処理速度、消費電力などの要
求パラメータから、メモリサイズ等の資源を変更して基
本命令プロセッサ構成を再構築できるXtensaプロセッサ
が知られている（Design Wave Magazine 1999 Decembe
r）。ただし、このプロセッサでは、専用命令の追加用
のインタフェースを規定し、再構築する基本命令プロセ
ッサとは分離されていた。

【００２２】また、特定用途向けに専用命令プロセッサ
構成を動作レベル記述言語からＲＴＬ記述に動作合成し
て専用命令化し、基本命令プロセッサ構成から命令実行
できるＶＵＰＵプロセッサも知られている（Design Wav
e Magazine 1999 December）。ただし、このプロセッサ
では、基本命令プロセッサ構成と専用命令追加用インタ
フェースを規定し、基本命令プロセッサ構成と、構築す
る専用命令プロセッサ構成とは分離されていた。

【００２３】本発明のシステムＬＳＩの設計方法は、基
本命令プロセッサと専用命令プロセッサの間のデータ転
送を行う通信インタフェースについて、その帯域の自由
度が高く設計でき、ハードウエア資源を共有することに
より低コストで製作できるＬＳＩの設計方法及びこれを
記憶した記録媒体を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、本発明のシステムＬＳＩの設計方法は、基本命令プ
ロセッサ、専用命令プロセッサ、及び、前記基本命令プ
ロセッサと前記専用命令プロセッサとの間でデータ転送
を行う通信インタフェースを備え、所定のソフトウエア
に基づいて動作するステムＬＳＩの設計方法において、
前記基本命令プロセッサと、前記専用命令プロセッサ
と、前記通信インタフェースとをアルゴリズムで記述す
るステップと、前記基本命令プロセッサ、前記専用プロ
セッサ、及び、前記通信インタフェースの記述から動作
合成するステップとを有することを特徴とする。

【００２５】本発明のシステムＬＳＩの設計方法では、
基本命令プロセッサと、新しく設計する専用命令プロセ
ッサと、それらの間でデータ転送を行う通信インタフェ
ースとをアルゴリズムで記述した後に、これらを動作合
成するため、通信インタフェースについて自由度が高い
システムＬＳＩを構成することができる。アルゴリズム
を記述するステップでは、例えばＣ言語とＣ＋＋言語と
が混在して記述しても良いし、同一言語を用いて記述し
ても良い。

【００２６】また、本発明の記録媒体は、上記本発明の
システムＬＳＩの設計方法を実現するプログラムを記録
したことを特徴とする。

【００２７】また、本発明のシステムＬＳＩの設計方法
では、前記基本命令プロセッサ及び前記専用命令プロセ
ッサの各一方は、他方のハードウエア資源を共有するこ
とが好ましい。この場合、共通のハードウエア資源を双
方のプロセッサにそれぞれ配置することがなく、無駄を
省くことができる。ハードウエア資源には、メモリ資源
や演算資源、マルチプレクサ、或いは、それらを接続す
るバスの配線資源などの資源が含まれる。

【００２８】本発明のシステムＬＳＩの設計方法では、
前記動作合成ステップが、前記通信インタフェースの帯
域を決定するステップを有することが好ましい。通信イ
ンタフェースの帯域を基本命令プロセッサ記述と専用命
令プロセッサ記述から適切に設定することで、帯域を過
不足なく設定できる。

【００２９】本発明のシステムＬＳＩの設計方法では、
前記動作合成ステップが、前記基本命令プロセッサ、前
記専用命令プロセッサ、及び、前記通信インタフェース
をシミュレーションする記述を出力することが好まし
い。この場合、基本命令プロセッサと、専用命令プロセ
ッサと、通信インタフェースとをまとめて動作検証でき
るため、検証作業が容易となる。

【００３０】本発明のシステムＬＳＩの設計方法は、前
記シミュレーション記述とソフトウエア記述とに基づい
てＬＳＩの動作をシミュレーションするステップを更に
有することが好ましい。この場合、システムＬＳＩの実
際の動作を検証できる。

【００３１】本発明のシステムＬＳＩの設計方法は、前
記動作合成ステップの後に生じた前記専用命令プロセッ
サの仕様変更又は不具合部分の修正に代えて、前記基本
命令プロセッサにおける基本命令、又は、前記基本命令
及び前記専用命令プロセッサにおける専用命令を記述す
るソフトウエア記述部分の修正を行うことが好ましい。
回路パターンが決定した後に、仕様変更や不具合修正の
ために、回路パターンを作り直すのには、時間とコスト
がかかる。このため、回路パターン化されている他の命
令を組み合わせて使用するようにソフトウエアを修正
し、仕様変更又は不具合修正箇所の命令を回避すること
で、仕様変更又は不具合修正をすることができる。

【００３２】本発明のシステムＬＳＩの設計方法は、前
記専用命令プロセッサに、プログラマブル論理回路を含
む冗長回路部分を形成し、前記専用命令プロセッサの仕
様変更又は不具合部分の修正に代えて、前記冗長回路部
分を使用することが好ましい。冗長回路部分は、システ
ムＬＳＩの中に再構築可能なプログラマブル論理回路な
どとして用意され、システムＬＳＩの配線修正、又は、
プログラマブル論理回路によって、或いはこれら双方を
組み合わせることで、仕様変更又は不具合修正をするこ
とができる。

【００３３】本発明のシステムＬＳＩの設計方法では、
前記基本命令プロセッサ記述を、基本命令プロセッサラ
イブラリから抽出された所望の命令で構成し、前記専用
命令プロセッサ記述の少なくとも一部の命令を、前記基
本命令プロセッサライブラリに登録することが好まし
い。この場合、基本命令プロセッサは、所望の命令のみ
を有するプロセッサとして柔軟に再構築できる。また、
専用命令プロセッサの専用命令とした命令の少なくとも
一部をライブラリに登録することで、その後の設計で
は、これを基本命令プロセッサの命令として取り込め
る。このように、ライブラリを活用することで、開発に
かかる時間と費用を抑えることができる。

【００３４】本発明のシステムＬＳＩの設計方法は、複
数の前記専用命令プロセッサを少なくとも１つの基本命
令プロセッサと組み合わせることが好ましい。この場
合、複数の処理をそれぞれの専用命令プロセッサが担当
するため、高速な処理が可能となる。基本命令プロセッ
サは１以上複数が配置できる。

【００３５】本発明のシステムＬＳＩの設計方法は、前
記基本命令プロセッサ、前記専用命令プロセッサ、及
び、前記通信インタフェースがＣ言語、Ｃ言語の拡張言
語、又は、オブジェクト指向言語によって記述されるこ
とが好ましい。高級言語の中でも、Ｃ言語はシステムの
設計に適しているため、システムＬＳＩの設計に際して
は、Ｃ言語で機能を記述することが好ましい。Ｃ言語拡
張言語には、Ｃ言語をベースとするＣ＋＋言語や、Ｃ言
語を動作合成に適した言語に変更したような言語や、オ
ブジェクト指向言語も含まれる。

【００３６】

【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて、本発明を詳細に説明する。図１
は、本発明の一実施形態例のソフト・ハード協調設計シ
ステムを用いたＬＳＩ設計の処理手順を示している。ま
た、図２は、本設計で得られるシステムＬＳＩの機能構
成をブロック図として示している。動作合成を使用した
ソフト・ハード協調設計システムは、Ｃ言語のような汎
用プログラム言語、又は、専用の動作レベル記述言語な
どの高級言語で、機能を記述したアルゴリズム記述１
を、図１に示す処理手順によって、レジスタ等のメモリ
部及び加算器等の実行処理部で構成を用いてハードウエ
ア化するのに適した、低位レベル記述である論理合成用
ＲＴＬ（レジスタ転送レベル）記述５に変換する。

【００３７】まず、システムＬＳＩのアルゴリズム記述
１は、回路規模や処理時間、消費電力などを考慮して、
ハードウエア部分とソフトウエア部分とに分割される
（ステップＳ１）。ハードウエア部分の設計では、ま
ず、プロセッサ１０の中核として使用する、既に設計済
みの命令を有する基本命令プロセッサ１１を選定する。
次いで、アルゴリズム記述１の機能を、基本命令プロセ
ッサ１１のみの機能では処理速度の面などで実現困難な
場合に、特定処理を実行する専用命令プロセッサ１２を
追加する。つまり、プロセッサ１０は、設計済みの命令
を組み合わせて構成する基本命令プロセッサ１１と新た
に専用命令を追加して得られた専用命令プロセッサ１２
とで構成される。

【００３８】プロセッサ１０の設計では、その機能を高
級言語で記述する（ステップＳ２）。プロセッサ１０の
記述は、基本命令プロセッサ記述２と、専用命令プロセ
ッサ記述３と、フレキシブルインタフェース記述４とか
らなる。基本命令プロセッサ１１の機能を記述した基本
命令プロセッサ記述２は、アルゴリズム記述１を実現す
るのに必要な命令のみをライブラリから抽出し、それら
を組み合わせて記述する。専用命令プロセッサ１２の機
能は、専用命令プロセッサ記述３として記述する。ま
た、基本命令プロセッサ１１と専用命令プロセッサ１２
とを接続するフレキシブルインタフェース１３は、フレ
キシブルインタフェース記述４として記述する。

【００３９】フレキシブルインタフェース１３は、命令
制御インタフェース４１と、メモリアクセスインタフェ
ース４２と、実行処理インタフェース４３とで構成され
る。後述するように、各インタフェース間を結ぶバスの
本数などの帯域は、基本命令プロセッサ記述２及び専用
命令プロセッサ記述３の記述内容によって決定される。
また、基本命令プロセッサ１１と専用命令プロセッサ１
２とは、フレキシブルインタフェース１３を介して互い
の資源を共有可能である。

【００４０】プロセッサ１０の記述を動作合成すると
（ステップＳ３）、ＲＴＬ記述５とシミュレーション用
記述６とが得られる。シミュレーション記述６は、プロ
セッサ１０をクロックサイクルレベルで動作検証するた
めに用いられる。得られたＲＴＬ記述５によって、回路
規模がチェックされ、制約として設定された回路規模以
内に収まらないときには、ステップＳ１に戻り、設計を
やり直す（ステップＳ４）。回路規模チェックが、良で
ある場合には、ハードウエア部分の構成が定まる。

【００４１】ソフトウエア部分の設計では、アプリケー
ションプログラムを高級言語で記述し（ステップＳ
５）、システムＬＳＩの動作を決定する。プログラムの
内容が定まると、コンパイラでコンパイルし（ステップ
Ｓ６）、プロセッサ１０が直接理解できる機械語命令セ
ットが生成される（ステップＳ７）。機械語命令セット
と、ステップＳ３で得られたシミュレーション用記述６
とが、命令セットシミュレータに掛けられ、設計に誤り
がないかが確認される（ステップＳ８）。

【００４２】命令セットシミュレータでは、処理能力で
ある時間性能が測られる。時間性能が、制約として設定
された処理時間を超えるときには、ステップＳ１へ戻
り、ハードウエア部分とソフトウエア部分の分割から、
設計をやり直す（ステップＳ９）。設定された時間以内
であれば、システムＬＳＩの設計は完了し、プロセッサ
１０と、プロセッサ１０で動作するアプリケーションプ
ログラムとが確定する。

【００４３】図２に示すように、最終的に得られたプロ
セッサ１０は、基本命令プロセッサ１１と、専用命令プ
ロセッサ１２と、フレキシブルインタフェース１３とに
より構成される。基本命令プロセッサ１１と、専用命令
プロセッサ１２とは、それぞれ命令制御部である命令デ
コーダ２１、３１、データメモリ制御部２２、３２、及
び、実行処理制御部２３、３３と、データメモリ群２
４、３４と、実行処理群２５、３５とを備える。また、
基本命令プロセッサ１１は、命令フェッチレジスタ２０
を備えている。

【００４４】フレキシブルインタフェース１３は、命令
制御インタフェース４１と、データメモリインタフェー
ス４２と、実行処理インタフェース４３とから構成され
る。命令制御インタフェース４１には、命令データバス
５１と命令制御バス５２とが接続される。データメモリ
インタフェース４２には、メモリ選択バス５３とメモリ
アクセスバス５４とが接続される。実行処理インタフェ
ース４３には、実行処理選択バス５５と、実行処理アク
セスバスと５６とが接続される。

【００４５】また、命令制御インタフェース４１は、メ
モリ制御バス６１を介してデータメモリインタフェース
４２を制御する制御信号、及び、実行処理制御バス６２
を介して実行処理インタフェース４３を制御する制御信
号を生成する。データメモリインタフェース４２は、命
令制御インタフェースから受信した制御信号に従って、
メモリ選択バス５３によってデータメモリを選択し、メ
モリアクセスバス５４を介したメモリ値の読み書きのタ
イミングを制御する。実行処理インタフェース４３は、
命令制御インタフェース４１から受信した制御信号に従
って、実行処理選択バス５５によって実行処理を選択
し、実行処理アクセスバス５６でのデータの入出力を制
御し、リードアクセスバス６３ａ及びライトアクセスバ
ス６４ａを介してデータメモリ群の内容を読み書きす
る。

【００４６】命令制御インタフェース４１は、メモリ制
御バス６１及びメモリ選択バス５３を介してデータメモ
リ群２４及び３４にメモリ選択の信号を送り、実行処理
制御バス６２及び実行処理選択バス５５を介して実行処
理群２５及び３５に実行処理選択の信号を送る。実行処
理インタフェース４３は、リードアクセスバス６３、ラ
イトアクセスバス６４、及び、メモリアクセスバス５４
を介して、データメモリ群２４及び３４のメモリ値を読
み書きし、実行処理アクセスバス５６を介して他の実行
処理のユニットにアクセスをする。それぞれのバスが、
同時にアクセス又は選択できる数であるバスの帯域は、
プロセッサ１０の記述内容により決定される。

【００４７】プロセッサ１０の動作について説明する。
図示しないプログラムメモリから読み出された命令は、
命令フェッチレジスタ２０に記憶される。命令デコーダ
２１又は３１は、命令フェッチレジスタ２０を参照して
命令を解読する。命令が解読されると、その指示内容に
従って、データメモリ制御２２又は３２と、実行処理制
御部２３又は３３とは、命令制御インタフェース４１及
びメモリ制御バス６１を介して、データメモリインタフ
ェース３２に、命令制御インタフェース４１及び実行処
理制御バス６２を介して実行処理インタフェース３３
に、それぞれ信号を送る。

【００４８】信号を受け取ったデータメモリインタフェ
ース４２は、メモリ選択バス５３を介して該当するデー
タメモリを選択する。実行処理インタフェース４３は、
実行処理選択バス５５を介して１つ又は複数の実行処理
を選択し、リードアクセスバス６３、ライトアクセスバ
ス６４、及び、メモリアクセスバス５４を介してデータ
メモリの値を読み書きする。また、実行処理アクセスバ
ス５６を介して、実行処理群３５の何れかの実行処理か
ら、実行処理群２５の何れかの実行処理にアクセス可能
であるため、基本命令プロセッサ１１の演算資源を専用
命令プロセッサ１２の演算資源と同時に使用できる。メ
モリ選択バス５３、メモリアクセスバス５４、実行処理
選択バス５５、実行処理アクセスバス５６、メモリ制御
バス６１、実行処理制御バス６２、リードアクセスバス
６３、及び、ライトアクセスバス６４の同時選択又はア
クセス本数は、図１の基本命令プロセッサ記述２、及
び、専用命令プロセッサ記述３により決定するフレキシ
ブルインタフェース記述４により決定する。

【００４９】図３は、プロセッサ１０の記述の具体的な
例を示す。図２及び図３を参照して、フレキシブルイン
タフェースを更に詳しく説明する。プロセッサ記述は、
Ｃ言語をベースにした高級言語で記述される。１行目か
ら６行目までは命令コードの定義、８行目から１２行目
までがメモリ資源の定義、１４行目から２７行目までが
基本命令プロセッサの動作の記述部分、及び、２９行目
から３７行目までが専用命令プロセッサの動作の記述部
分である。

【００５０】ここで、プロセッサ記述１０の記述のう
ち、Ｃ言語にはない記述について説明する。１０行目か
ら１２行目までに記述されるreg(x:y)は、ＭＳＢ（最上
位ビット）がｘビット目から始まるｙビット語長のメモ
リの確保を意味する。例えば８行目のｐｃは、８ビット
のプログラムカウンタを意味する。ter(m:n)は、ＭＳＢ
がｍビット目から始まるｎビット語長のバス信号の確保
を意味する。例えば１６行目では、ｏｐｃ、ｏｐｒ１、
ｏｐｒ２、及び、ｏｐｒ３の４つのバス信号線が、それ
ぞれ４ビットの信号線として確保される。演算
子「：：」は、ビットを結合する特殊演算子である。１
８行目では、それぞれが４ビットのｏｐｃ、ｏｐｒ１、
ｏｐｒ２、及び、ｏｐｒ３を結合し、１６ビットのバス
と同等に扱うことを意味する。また、１４行目のproces
sは、動作合成ツールが１つの合成単位を認識するため
の記述である。

【００５１】図３のプロセッサ１０の記述から、基本命
令プロセッサ１１は、２０行目から２４行目までに規定
されるＡＤＤ、ＳＵＢ、ＭＯＶ、ＪＭＰ、及びＳＥＴの
５つの基本命令で動作し、専用命令プロセッサ１２は、
３２行目及び３３行目で規定されるように８ビットの乗
算を行い、その乗算結果と８ビットのメモリ値を２つ結
合した１６ビットのアキュムレータとの和をとるユーザ
命令で動作する。

【００５２】また、基本命令プロセッサ１１の構成は、
９行目及び１２行目から、データメモリ群２２のメモリ
資源は、８ビット構成で且つメモリ数が１６個である。
実行処理群２３は、その記述から演算資源がａｄｄ(加
算)、ｓｕｂ（減算）、及びｉｎｃ（インクリメント）
であることがわかる。専用命令プロセッサ１２の構成
は、実行処理群３５の演算資源が、ｍｕｌ（乗算）とａ
ｃｃ（アキュムレータ）とであることが読み取れる。

【００５３】フレキシブルインタフェース１３のバスの
帯域については、まず、基本命令プロセッサ１１の構成
から、１６行目及び１８行目から命令データバス５１は
１６ビットのバスで、メモリアクセスバス５３は、１サ
イクルで必要とされる処理が完了するためには、リード
が２本及びライトが１本必要となることがわかる。専用
プロセッサ１２のユーザ命令を追加することによって、
メモリアクセスバス５３は、リードが４本及びライトが
２本、それぞれ必要となる。つまり、専用プロセッサ１
２の追加により、リードは２本、ライトは１本、それぞ
れのバスを追加する。

【００５４】専用命令プロセッサ１２のユーザ命令を実
行する実行処理群３５から、実行処理アクセスバス５６
を介して、基本命令プロセッサ１１の演算資源であるａ
ｄｄ及びｉｎｃにアクセスできる。３３行目では１６ビ
ットの加算を行うが、実行処理群２５の８ビット加算器
であるａｄｄを使用できるため、実行処理群３５には、
１６ビット加算器は必要なく、８ビット加算器を１つ追
加し、２つの８ビット加算器を使用することにより、１
６ビット加算を実現する。つまり、双方のプロセッサ
は、演算資源を共有できる。基本命令プロセッサ１１と
専用命令プロセッサ１２とは、同時には動作しないた
め、演算資源の共有化により回路の冗長性を低くするこ
とができる。

【００５５】本実施形態例のシステムＬＳＩの設計方法
では、機能を記述した基本命令プロセッサ記述２、専用
命令プロセッサ記述３、及び、フレキシブルインタフェ
ース記述４をまとめて動作合成することにより、双方の
プロセッサ間でデータ転送を行うバスの構成を、双方の
プロセッサの設計に合わせて柔軟に構成することができ
る。基本命令プロセッサ１１は、高級言語で記述される
ため、ＲＴ設計していた従来と比べて、再構築が容易と
なる。双方のプロセッサに共通のインタフェースを設け
ることにより、バスを介して、専用命令プロセッサ１１
が基本命令プロセッサ１２のメモリ資源や演算資源に直
接にアクセスできるため、回路の無駄を省くことができ
る。

【００５６】従来、シミュレーション用記述は、基本命
令プロセッサ用と、専用命令プロセッサ用と、バス部用
とが別々に用意され、それらを結合して命令セットシミ
ュレータで検証する必要があったが、動作合成により、
全ての機能を含むシミュレーション用記述６が生成され
るため、検証作業が容易となる。

【００５７】なお、本発明のシステムＬＳＩの設計方法
を利用して設計されたプロセッサ全体を、従来の設計方
法での基本命令プロセッサに代えて使用し、システムＬ
ＳＩの設計をしてもよい。図４は、従来のシステムＬＳ
Ｉの設計方法と、本実施形態例のシステムＬＳＩの設計
方法とを組み合わせて設計したシステムＬＳＩの設計の
手順を示す。図５に示した従来のシステムＬＳＩの設計
方法とは、基本命令プロセッサ１１として使用する部分
を、本実施形態例のシステムＬＳＩの設計方法で得られ
たプロセッサ１０を使用する点で相違する。ステップＳ
２０３では、専用ハードウエアは、動作合成によって得
られるが、これに代えてＲＴ設計で設計したハードウエ
アＩＰを使用してもよい。

【００５８】上記のように、従来の設計方法と、本実施
形態例の設計方法を組み合わせることで、システムＬＳ
Ｉの機能全体を動作合成によって生成するものではない
が、周辺ハードウエアとして有用なハードウエアＩＰが
存在する場合などを含めて、その周辺ハードウエアと本
発明のシステムＬＳＩの設計方法で設計されたプロセッ
サとを組み合わせてシステムＬＳＩを設計することがで
きる。

【００５９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のＬＳＩ構成方法は、上記実
施形態例にのみ限定されるものでなく、上記実施形態例
の構成から種々の修正及び変更を施したＬＳＩ構成方法
も、本発明の範囲に含まれる。例えば、動作合成される
基本命令プロセッサ及び専用命令プロセッサは、それぞ
れ１以上複数を配置できる。

【００６０】

【発明の効果】以上説明したように、本発明のシステム
ＬＳＩの設計方法及びこれを記録した記録媒体では、機
能をアルゴリズムで記述した基本命令プロセッサ記述と
専用命令プロセッサ記述と通信インタフェース記述とを
動作合成するため、双方のプロセッサ間のインタフェー
ス及びバスの帯域を柔軟に設計できる。また、双方のプ
ロセッサ間で演算資源の共有が可能となるので、ハード
ウエア資源の無駄を省くことができ、製作コストを低く
抑えることができる。更に、基本命令プロセッサと専用
命令プロセッサとを１つのプロセッサとしてシミュレー
トできるため、動作検証が容易となる。

【図面の簡単な説明】

【図１】本発明の一実施形態例のシステムＬＳＩの設計
方法の処理手順を示すフローチャート。

【図２】図１のシステムＬＳＩの設計方法により得られ
るシステムＬＳＩの機能を示すブロック図。

【図３】プロセッサ１０の具体的な記述例を示すアルゴ
リズム。

【図４】従来の設計方法と、図１の設計方法とを組み合
わせたシステムＬＳＩの設計方法の手順を示すフローチ
ャート。

【図５】従来のシステムＬＳＩの設計方法の手順を示す
フローチャート。

【図６】図４のシステムＬＳＩの設計方法により得られ
るシステムＬＳＩの機能を示すブロック図。

【符号の説明】

１：アルゴリズム記述 ２：基本命令プロセッサ記述 ３：専用命令プロセッサ記述 ４：フレキシブルインタフェース記述 ５：論理合成用ＲＴＬ記述 ６：プロセッサシミュレーション用記述 １０：プロセッサ １１：基本命令プロセッサ １２：専用命令プロセッサ １３：フレキシブルインタフェース ２０：フェッチレジスタ ２１、３１：命令デコーダ ２２、３２：データメモリ制御部 ２３、３３：実行処理制御部 ２４、３４：データメモリ群 ２５、３５：実行処理群 ４１：命令制御インタフェース ４２：データメモリインタフェース ４３：実行処理インタフェース ５１：命令データバス ５２：命令制御バス ５３：メモリ選択バス ５４：メモリアクセスバス ５５：実行処理選択バス ５６：実行処理アクセスバス ６１：メモリ制御バス ６２：実行処理制御バス ６３：リードアクセスバス ６４：ライトアクセスバス ７１：命令制御バス ７２：データ通信バス

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年１２月２日（２００２．１２．
２）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims (13)

【特許請求の範囲】
1. 【請求項１】 基本命令プロセッサ、専用命令プロセッ
   サ、及び、前記基本命令プロセッサと前記専用命令プロ
   セッサとの間でデータ転送を行う通信インタフェースを
   備え、所定のソフトウエアに基づいて動作するステムＬ
   ＳＩの設計方法において、 前記基本命令プロセッサと、前記専用命令プロセッサ
   と、前記通信インタフェースとをアルゴリズムで記述す
   るステップと、 前記基本命令プロセッサ、前記専用プロセッサ、及び、
   前記通信インタフェースの記述から動作合成するステッ
   プとを有することを特徴とするシステムＬＳＩの設計方
   法。
2. 【請求項２】 前記アルゴリズムで記述するステップで
   は、同じ言語を用いて記述することを特徴とする、請求
   項１に記載のシステムＬＳＩの設計方法。
3. 【請求項３】 前記基本命令プロセッサ及び前記専用命
   令プロセッサの各一方は、他方のハードウエア資源を共
   有する、請求項１又は２に記載のＬＳＩの設計方法。
4. 【請求項４】 前記動作合成ステップが、前記通信イン
   タフェースの帯域を決定するステップを有する、請求項
   １〜３に何れかに記載のシステムＬＳＩの設計方法。
5. 【請求項５】 前記動作合成ステップが、前記基本命令
   プロセッサ、前記専用命令プロセッサ、及び、前記通信
   インタフェースをシミュレーションする記述を出力す
   る、請求項１〜４の何れかに記載のシステムＬＳＩの設
   計方法。
6. 【請求項６】 前記シミュレーション記述とソフトウエ
   ア記述とに基づいてＬＳＩの動作をシミュレーションす
   るステップを更に有する、請求項５に記載のシステムＬ
   ＳＩの設計方法。
7. 【請求項７】 前記動作合成ステップの後に生じた前記
   専用命令プロセッサの仕様変更又は不具合部分の修正に
   代えて、前記基本命令プロセッサにおける基本命令、又
   は、前記基本命令及び前記専用命令プロセッサにおける
   専用命令を記述するソフトウエア記述部分の修正を行
   う、請求項１〜６の何れかに記載のシステムＬＳＩの設
   計方法。
8. 【請求項８】 前記専用命令プロセッサに、プログラマ
   ブル論理回路を含む冗長回路部分を形成し、前記専用命
   令プロセッサの仕様変更又は不具合部分の修正に代え
   て、前記冗長回路部分を使用する、請求項１〜７の何れ
   かに記載のシステムＬＳＩの設計方法。
9. 【請求項９】 前記基本命令プロセッサ記述を、基本命
   令プロセッサライブラリから抽出された所望の命令で構
   成する、請求項１〜８の何れかに記載のシステムＬＳＩ
   の設計方法。
10. 【請求項１０】 前記専用命令プロセッサ記述の少なく
    とも一部の命令を、前記基本命令プロセッサライブラリ
    に登録する、請求項９に記載のシステムＬＳＩの設計方
    法。
11. 【請求項１１】 複数の前記専用命令プロセッサを少な
    くとも１つの基本命令プロセッサと組み合わせる、請求
    項１〜１０の何れかに記載のシステムＬＳＩの設計方
    法。
12. 【請求項１２】 前記基本命令プロセッサ、前記専用命
    令プロセッサ、及び、前記通信インタフェースが、Ｃ言
    語、Ｃ言語の拡張言語、又は、オブジェクト指向言語に
    よって記述される、請求項１〜１１の何れかに記載のシ
    ステムＬＳＩの設計方法。
13. 【請求項１３】 請求項１〜１２の何れかに記載のシス
    テムＬＳＩの設計方法を実現するプログラムを記録した
    記録媒体。