DE10128373A1 - Datenverarbeitungsvorrichtung - Google Patents

Datenverarbeitungsvorrichtung

Info

Publication number
DE10128373A1
DE10128373A1 DE10128373A DE10128373A DE10128373A1 DE 10128373 A1 DE10128373 A1 DE 10128373A1 DE 10128373 A DE10128373 A DE 10128373A DE 10128373 A DE10128373 A DE 10128373A DE 10128373 A1 DE10128373 A1 DE 10128373A1
Authority
DE
Germany
Prior art keywords
processor
data processing
system memory
processing device
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10128373A
Other languages
English (en)
Inventor
Alexander Benedix
Sebastian Kuhne
Bernd Klehn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10128373A priority Critical patent/DE10128373A1/de
Priority to US10/167,786 priority patent/US20020188819A1/en
Publication of DE10128373A1 publication Critical patent/DE10128373A1/de
Ceased legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00Arrangements for software engineering
    • G06F8/40Transformation of program code
    • G06F8/52Binary to binary
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/3017Runtime instruction translation, e.g. macros
    • G06F9/30174Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G06F9/3879Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

Die Erfindung betrifft eine Datenverarbeitungsvorrichtung mit einem Prozessor (1) mit einem Cache-Speicher (2), einem mit dem Prozessor (1) verbindbaren Systemspeicher (3, 13) und einer Übersetzungseinheit (4, 14), durch die ein externer Befehl oder eine Gruppe externer Befehle durch Übersetzungsprozesse in interne Befehle umwandelbar sind. Die erfindungsgemäße Datenverarbeitungsvorrichtung ist dadurch gekennzeichnet, daß die Übersetzungseinheit (4, 14) durch eine dem Systemspeicher zugeordnete Recheneinheit (5) gebildet ist zur Durchführung der Übersetzungsprozesse unter Verwendung des Systemspeichers (3, 13).

Description

  • Die Erfindung betrifft eine Datenverarbeitungsvorrichtung mit einem Prozessor mit einem Cache-Speicher, einen mit dem Prozessor verbindbaren Systemspeicher und einer Übersetzungseinheit, durch die externer Befehl oder eine Gruppe externer Befehle durch einen Übersetzungsprozeß in interne Befehle umwandelbar sind.
  • Solche Datenverarbeitungsvorrichtungen werden bei Computersystemen in sogenannter Hardware-Software-Hybridtechnik eingesetzt. Bei derartigen Systemen gibt es einen externen Befehlssatz und einen sich davon unterscheidenden internen Befehlssatz. Der interne Befehlssatz kann auf die spezielle Hardwarestruktur des Prozessors optimiert werden, ohne daß es zu Kompatibilitätsschwierigkeiten mit dem externen Befehlssatz gibt, der ursprünglich für andere Prozessortypen vorgesehen ist.
  • Derartige Datenverarbeitungsvorrichtungen sind beispielsweise von den Prozessoren der Firma Transmeta bekannt. In der Beschreibung deren CRUSOE-Prozessors in "The Technology behind CRUSOE Processors", http:/ / www.transmeta.com/crusoe/download /pdf/crusoetechwp.pdf, Januar 2000, ist ein Hardware- Software-Hybridsystem offenbart, bei dem die Übersetzungseinheit durch eine spezielle auf dem Hauptprozessor laufende Software gebildet ist. Solche häufig dynamischen Softwareübersetzungsvorgänge bremsen die Verarbeitung der eigentlichen auf dem Prozessor laufenden Verarbeitungsprozesse.
  • Aufgabe der Erfindung ist es daher, eine Datenverarbeitungsvorrichtung anzugeben, bei der Übersetzungsprozesse derart durchgeführt werden, daß die Belastung für den Prozessor reduziert ist.
  • Diese Aufgabe wird erfindungsgemäß durch eine Datenverarbeitungsvorrichtung der eingangs genannten Art gelöst, die dadurch gekennzeichnet ist, daß die Übersetzungseinheit durch eine dem Systemspeicher zugeordnete Recheneinheit gebildet ist zur Durchführung der Übersetzungsprozesse unter Verwendung des Systemspeichers.
  • Der Vorteil einer solchen Vorrichtung liegt darin, daß der Prozessor zur Durchführung der "eigentlichen Arbeit" nicht mit dem Übersetzungsprozeß belastet wird, sondern dieser auf eine separate Recheneinheit ausgelagert werden kann. Diese Recheneinheit ist dem Systemspeicher zugeordnet, so daß die oftmals speicherintensiven Übersetzungsprozesse optimiert abgearbeitet werden können und nicht der Cache-Speicher des Prozessors verwendet werden muß.
  • In einer besonders geeigneten Ausführung bildet die Recheneinheit mit einem RAM-Systemspeicher einen separaten Baustein, in dem der Systemspeicher und die Recheneinheit auf einem einzigen Halbleiterplättchen integriert sind. Der Systemspeicher kann dabei auch wie ein üblicher DRAM verwendet werden.
  • In einer besonders vorteilhaften Art des Zusammenwirkens übergibt der Prozessor der Recheneinheit die Anfangs- und Endadresse der zu übersetzenden Befehle sowie Zieladressen der übersetzten Befehle vor, so daß der Prozessor nach Ende des Übersetzungsprozesses die übersetzten Befehle direkt aus dem Systemspeicher in seinen Cache-Speicher laden kann.
  • Darüber hinaus ist es günstig, wenn die Recheneinheit über einen speziellen Befehlssatz verfügt, der für die Durchführung von Übersetzungsprozessen optimiert ist.
  • Die Erfindung wird nachfolgend anhand eines Ausführungsbeispieles näher erläutert. Die Figur zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Datenverarbeitungsvorrichtung.
  • Die Datenverarbeitungsvorrichtung in der Figur besitzt einen Prozessor 1 mit einem Cache-Speicher 2, in den die zur Ausführung vorgesehenen Programmteile jeweils geladen werden. Mit dem Prozessor 1 ist ein Speicherbaustein 4 verbunden. Dieser besitzt einen RAM (Random Access Memory), wobei ein Bereich als Systemspeicher 3 ausgeführt ist. Weiterhin besitzt der Speicherbaustein 4 eine Recheneinheit 5, die mit dem Speicher zusammenwirkt.
  • Neben dem Speicherbaustein 4 besitzt die dargestellte Datenverarbeitungsvorrichtung eine Festplatteneinheit 14. Ein Teil deren Speichers ist als Festplatten-Systemspeicher 13 ausgeführt, andere Bereiche können aber in DRAM-Technologie ausgeführt sein. Auch die Festplatteneinheit 14 besitzt eine Recheneinheit 5.
  • Im Betrieb einer erfindungsgemäßen Datenverarbeitungsvorrichtung erkennt der Prozessor 1, daß Befehle eines externen Befehlssatzes zu verarbeiten sind, die zuvor übersetzt werden müssen. Die zu übersetzenden Befehle legt er in einem Targetspeicherbereich 8 ab und teilt der Recheneinheit 5 die Anfangs- und Endadresse 6 und 7 dieses Bereiches mit. Zudem wird der Recheneinheit 5 mitgeteilt, in welchem Speicherbereich 9 die übersetzten Befehle abgelegt werden sollen. Daraufhin ist es für die Recheneinheit 5 möglich, die gewünschten Befehle zu übersetzen, wobei bei der Berechnung auch ein lokaler Programmspeicher 10 Verwendung finden kann. Der DRAM- Systemspeicherbereich 3 kann durch den Prozessor 1 wie bei einem herkömmlichen Arbeitsspeicher genutzt werden. Eine Beeinträchtigung der Leistungsfähigkeit des Prozessors 1 beziehungsweise des Zusammenwirkens des Prozessors 1 mit dem Systemspeicher 3 oder 13 findet nicht statt.
  • Nach Ende der Übersetzungprozesse können die übersetzten Befehle aus dem Speicherbereich 9 durch den Prozessor 1 abgerufen und in dem Prozessor 1 der Ausführung gebracht werden.
  • Zur Optimierung der Hardware-Software-Hybridtechnik ist vorgesehen, nicht nur einzelne Befehle in den Befehlssatz des Prozessors einzusetzen, sondern eine gesamte Gruppe von Befehlen aus dem externen Befehlssatz in entsprechende Befehle des Prozessors 1 umzusetzen. Die Möglichkeiten des Prozessors 1 können so besser ausgenutzt werden, beispielsweise wenn sein Befehlssatz hardwareoptimiert oder stromsparend ausgelegt ist.
  • Die Erfindung beschränkt sich nicht nur auf eine Recheneinheit mit dem damit verbundenen Speicher als Unterstützung bei der Durchführung von Übersetzungsprozessen, sondern es sind auch andere Recheneinheiten mit entsprechenden Speichern verwendbar. In dem Ausführungsbeispiel der Figur geschieht dies durch die Festplatteneinheit 14. Der Aufbau und die Funktionsweise ist identisch mit dem Speicherbaustein 4, abgesehen davon, daß statt einem DRAM-Systemspeichers 3 ein Festplatten-Systemspeicher 13 zur Anwendung kommt. Bezugszeichenliste 1 Prozessor
    2 Cache-Speicher
    3 RAM-Systemspeicher
    4 Speicherbaustein
    5 Recheneinheit
    6 Anfangsadresse
    7 Endadresse
    8 Targetspeicher
    9 Speicherbereich
    10 Programmspeicher
    13 Festplatten-Systemspeicher
    14 Festplatteneinheit

Claims (5)

1. Datenverarbeitungsvorrichtung mit
einem Prozessor (1) mit einem Cache-Speicher (2),
einem mit dem Prozessor (1) verbindbaren Systemspeicher (3, 13) und einer Übersetzungseinheit (4, 14), durch die ein externer Befehl oder eine Gruppe externer Befehle durch einen Übersetzungsprozeß in interne Befehle umwandelbar sind,
dadurch gekennzeichnet, daß die Übersetzungseinheit (4, 14) durch eine dem Systemspeicher (3, 13) zugeordnete Recheneinheit (5) gebildet ist zur Durchführung der Übersetzungsprozesse unter Verwendung des Systemspeichers (3, 13).
2. Datenverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Recheneinheit (5) die Anfangs- und Endadresse (6, 7) der zu übersetzenden Befehle und die Zieladresse der übersetzten Befehle durch den Prozessor (1) zuweisbar sind.
3. Datenverarbeitungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Systemspeicher (3, 13) einen der Recheneinheit (5) zugeordneten lokalen Programmspeicher (10) besitzt.
4. Datenverarbeitungsvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Recheneinheit (5) ein von dem Hauptprozessor (1) abweichenden und/oder eingeschränkten Befehlssatz aufweist.
5. Datenverarbeitungsvorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Systemspeicher (3) ein RAM (Random Access Memory) ist und die Recheneinheit (5) mit dem RAM-Systemspeicher (3) auf einem Halbleiterplättchen integriert ist.
DE10128373A 2001-06-12 2001-06-12 Datenverarbeitungsvorrichtung Ceased DE10128373A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10128373A DE10128373A1 (de) 2001-06-12 2001-06-12 Datenverarbeitungsvorrichtung
US10/167,786 US20020188819A1 (en) 2001-06-12 2002-06-12 Data processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10128373A DE10128373A1 (de) 2001-06-12 2001-06-12 Datenverarbeitungsvorrichtung

Publications (1)

Publication Number Publication Date
DE10128373A1 true DE10128373A1 (de) 2003-01-02

Family

ID=7687968

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10128373A Ceased DE10128373A1 (de) 2001-06-12 2001-06-12 Datenverarbeitungsvorrichtung

Country Status (2)

Country Link
US (1) US20020188819A1 (de)
DE (1) DE10128373A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10445094B2 (en) * 2016-05-27 2019-10-15 Arm Limited Method and apparatus for reordering in a non-uniform compute device
US10795815B2 (en) 2016-05-27 2020-10-06 Arm Limited Method and apparatus for maintaining data coherence in a non-uniform compute device
US10552152B2 (en) 2016-05-27 2020-02-04 Arm Limited Method and apparatus for scheduling in a non-uniform compute device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075937A (en) * 1998-03-18 2000-06-13 International Business Machines Corporation Preprocessing of stored target routines for controlling emulation of incompatible instructions on a target processor and utilizing target processor feedback for controlling non-sequential incompatible instruction emulation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031992A (en) * 1996-07-05 2000-02-29 Transmeta Corporation Combining hardware and software to provide an improved microprocessor
US5930491A (en) * 1997-06-18 1999-07-27 International Business Machines Corporation Identification of related instructions resulting from external to internal translation by use of common ID field for each group
US6223339B1 (en) * 1998-09-08 2001-04-24 Hewlett-Packard Company System, method, and product for memory management in a dynamic translator
US6223263B1 (en) * 1998-09-09 2001-04-24 Intel Corporation Method and apparatus for locking and unlocking a memory region
US6412065B1 (en) * 1999-06-25 2002-06-25 Ip First, L.L.C. Status register associated with MMX register file for tracking writes
US6880152B1 (en) * 1999-10-13 2005-04-12 Transmeta Corporation Method of determining a mode of code generation
US6714904B1 (en) * 1999-10-13 2004-03-30 Transmeta Corporation System for using rate of exception event generation during execution of translated instructions to control optimization of the translated instructions
US6668287B1 (en) * 1999-12-15 2003-12-23 Transmeta Corporation Software direct memory access
US6845353B1 (en) * 1999-12-23 2005-01-18 Transmeta Corporation Interpage prologue to protect virtual address mappings
US6813522B1 (en) * 2000-12-29 2004-11-02 Emc Corporation Method of sharing memory in a multi-processor system including a cloning of code and data
US6829719B2 (en) * 2001-03-30 2004-12-07 Transmeta Corporation Method and apparatus for handling nested faults
JP2003196333A (ja) * 2001-12-28 2003-07-11 Nec Electronics Corp システムlsiの設計方法及びこれを記憶した記録媒体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075937A (en) * 1998-03-18 2000-06-13 International Business Machines Corporation Preprocessing of stored target routines for controlling emulation of incompatible instructions on a target processor and utilizing target processor feedback for controlling non-sequential incompatible instruction emulation

Also Published As

Publication number Publication date
US20020188819A1 (en) 2002-12-12

Similar Documents

Publication Publication Date Title
DE60211254T2 (de) Fernereignis Behandlung in ein Paketnetzwerk
DE69527814T2 (de) Integrierte Halbleiterschaltung mit zwei Versorgungsspannungen
DE3486267T2 (de) Verfahren zum dynamischen Aufruf eines Dienstprogramms von einem Anwendungsprogramm aus.
DE112010003762B4 (de) Flash-Speicher-Steuereinheit
DE4118331A1 (de) Bussystem zur anwendung bei einem informationsverarbeitungsgeraet
DE68921550T2 (de) Verfahren und Gerät zur Bildung eines Pattern-Layouts einer integrierten Halbleiterschaltung.
DE102020113949A1 (de) Interconnect von Fabric-Die zu Fabric-Die für modularisierte integrierte Schaltungsvorrichtungen
DE69017367T2 (de) Schaltung zur Prüfbarkeit.
DE3107568A1 (de) Datenverarbeitungseinrichtung
DE10128373A1 (de) Datenverarbeitungsvorrichtung
DE10109848B4 (de) Programmierbarer Logik Controller und Programmerzeugungsvorrichtung zum Erzeugen eines Sequenzprogramms für einen programmierbaren Logik Controller
DE102010028227A1 (de) Coprozessor mit Ablaufsteuerung
DE4328909A1 (de) Informationsverarbeitungssystem mit einer Mehrzahl von Prozessoren
EP1610218B1 (de) Tragbarer Datenträger, System mit einem solchen Datenträger und Verfahren zum Betreiben eines solchen Datenträgers
AT354783B (de) Programmierbare schaltung zur datenverarbeitung
DE3782108T2 (de) Festwertspeicher.
DE10105627A1 (de) Mehrfachanschlussspeichereinrichtung
DE2848621C2 (de) Verfahren zur rechnergesteuerten Simulation der Funktion einer mit Logikschaltkreisen aufzubauenden Schaltungsanordnung
DE68922163T2 (de) Vektorprozessoren und Vektorregistersteuerung.
DE10125388A1 (de) Programmgesteuerte Einheit
DE69516817T2 (de) Peripheriegerät zur Ausführung von Bitfeldbefehlen
DE19630861A1 (de) Datenverarbeitungseinrichtung mit einem Mikroprozessor und einer zusätzlichen Recheneinheit
DE2836873C2 (de) Speichersystem mit wahlfreiem Zugriff
DE102007038542A1 (de) Begleit-Chip für einen Mikrokontroller
DE3215062C2 (de) Schaltungsanordnung zur Prüfung der Verarbeitbarkeit von Speicheroperanden für logische und dezimale Befehle vor Befehlsausführung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection