JP2000056966A - マイクロプロセッサシステムおよびマイクロプロセッサ動作解析防止方法 - Google Patents
マイクロプロセッサシステムおよびマイクロプロセッサ動作解析防止方法Info
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- JP2000056966A JP2000056966A JP10236425A JP23642598A JP2000056966A JP 2000056966 A JP2000056966 A JP 2000056966A JP 10236425 A JP10236425 A JP 10236425A JP 23642598 A JP23642598 A JP 23642598A JP 2000056966 A JP2000056966 A JP 2000056966A
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Abstract
(57)【要約】
【課題】 メモリの内容を読みとられた場合でも、プロ
グラムの解析が困難であり、したがって、マイクロプロ
セッサの動作の解析が困難であるマイクロプロセッサシ
ステムおよびマイクロプロセッサ動作解析防止方法を提
供することを目的とするものである。 【解決手段】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスおよびデータ
バスとによって構成されているシステムにおいて、上記
マイクロプロセッサの内部で発生されたアドレスを所定
の規則で変換し、この変換されたアドレスを上記メモリ
に送るものである。
グラムの解析が困難であり、したがって、マイクロプロ
セッサの動作の解析が困難であるマイクロプロセッサシ
ステムおよびマイクロプロセッサ動作解析防止方法を提
供することを目的とするものである。 【解決手段】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスおよびデータ
バスとによって構成されているシステムにおいて、上記
マイクロプロセッサの内部で発生されたアドレスを所定
の規則で変換し、この変換されたアドレスを上記メモリ
に送るものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカード等に用
いるマイクロプロセッサシステムおよびマイクロプロセ
ッサ動作解析防止方法に関するものである。
いるマイクロプロセッサシステムおよびマイクロプロセ
ッサ動作解析防止方法に関するものである。
【０００２】
【従来の技術】図７は、従来のマイクロプロセッサＭＰ
Ｕの構成を示すブロック図である。
Ｕの構成を示すブロック図である。
【０００３】従来のマイクロプロセッサＭＰＵは、電子
情報通信学会編「ＵＬＳＩ設計技術」の第１１５頁、図
４．２に示されているものである。
情報通信学会編「ＵＬＳＩ設計技術」の第１１５頁、図
４．２に示されているものである。
【０００４】マイクロプロセッサＭＰＵは、算術論理ユ
ニット（ＡＬＵ）１１と、汎用レジスタ１２と、プログ
ラムカウンタ１３と、命令レジスタ１４と、バスインタ
フェース１５とを具備するデータパス部１０と、命令デ
コーダ２１と、マイクロプログラム制御回路２２とを具
備する制御部２０とによって構成されている。
ニット（ＡＬＵ）１１と、汎用レジスタ１２と、プログ
ラムカウンタ１３と、命令レジスタ１４と、バスインタ
フェース１５とを具備するデータパス部１０と、命令デ
コーダ２１と、マイクロプログラム制御回路２２とを具
備する制御部２０とによって構成されている。
【０００５】また、マイクロプロセッサＭＰＵと外部の
ＲＡＭ、ＲＯＭ等のメモリ３０とは、インタフェース回
路１５、外部のアドレスバス、データバスを介して接続
されている。
ＲＡＭ、ＲＯＭ等のメモリ３０とは、インタフェース回
路１５、外部のアドレスバス、データバスを介して接続
されている。
【０００６】図８は、上記従来例において、メモリ３０
が格納しているプログラムの例を示す図である。
が格納しているプログラムの例を示す図である。
【０００７】００００〜０００７は、メモリ３０のアド
レスであり、ｏｐ１〜ｏｐ８は、メモリ３０の各番地に
格納されているプログラムの命令コードである。図８で
は０００７までを例示してあるが、それ以後の番地にも
上記と同様にプログラムの命令コードが格納されてい
る。
レスであり、ｏｐ１〜ｏｐ８は、メモリ３０の各番地に
格納されているプログラムの命令コードである。図８で
は０００７までを例示してあるが、それ以後の番地にも
上記と同様にプログラムの命令コードが格納されてい
る。
【０００８】従来のマイクロプロセッサＭＰＵでは、ま
ず、プログラムカウンタ１３に設定された値を、バスイ
ンタフェース１５を介して、外部のアドレスバスに出力
する。ＲＯＭ等のメモリ３０は、アドレスバスに出力さ
れたアドレスに対応する内容をデータバスに出力する。
データバスに出力されたデータは、バスインタフェース
１５を介してマイクロプロセッサＭＰＵの内部バスに再
度出力され、命令レジスタ１４にラッチされる。命令レ
ジスタ１４にラッチされた命令コードは、制御部２０の
命令デコーダ２１によってデコードされ、マイクロプロ
グラム制御回路２２に渡され、マイクロプログラムから
各種制御信号が生成され、命令を実行する。プログラム
カウンタ１３に設定されたアドレスの命令が実行される
と、通常の命令では、次に、プログラムカウンタ１３に
１が加算されることによって、次のアドレスの内容がメ
モリ３０から読み出される。そして、上記一連の動作が
繰り返される。
ず、プログラムカウンタ１３に設定された値を、バスイ
ンタフェース１５を介して、外部のアドレスバスに出力
する。ＲＯＭ等のメモリ３０は、アドレスバスに出力さ
れたアドレスに対応する内容をデータバスに出力する。
データバスに出力されたデータは、バスインタフェース
１５を介してマイクロプロセッサＭＰＵの内部バスに再
度出力され、命令レジスタ１４にラッチされる。命令レ
ジスタ１４にラッチされた命令コードは、制御部２０の
命令デコーダ２１によってデコードされ、マイクロプロ
グラム制御回路２２に渡され、マイクロプログラムから
各種制御信号が生成され、命令を実行する。プログラム
カウンタ１３に設定されたアドレスの命令が実行される
と、通常の命令では、次に、プログラムカウンタ１３に
１が加算されることによって、次のアドレスの内容がメ
モリ３０から読み出される。そして、上記一連の動作が
繰り返される。
【０００９】通常、プログラムカウンタ１３は、レジス
タとインクリメンタ（＋１）とによって構成され、上記
レジスタに所定の値が設定されると、次のクロックによ
って、その値に１加算された値がレジスタに再び設定さ
れる。そして、これらの動作を順次繰り返している。す
なわち、初期値として０が設定されると、通常の命令で
は、この値が１づつ加算されていく。マイクロプロセッ
サＭＰＵが動作を開始すると、通常、プログラムカウン
タ１３に０が設定され、この値をアドレスとして、メモ
リ３０の０番地の内容ｏｐ１が読み出され実行される。
次に、プログラムカウンタ１３の値に１が加算され、メ
モリ３０の１番地の内容ｏｐ２が読み出され実行され
る。以後、順番にｏｐ３、ｏｐ４、ｏｐ５、ｏｐ６、ｏ
ｐ７、ｏｐ８が読み出され、それぞれが実行される。こ
れ以後も、上記と同様の処理が繰り返される。
タとインクリメンタ（＋１）とによって構成され、上記
レジスタに所定の値が設定されると、次のクロックによ
って、その値に１加算された値がレジスタに再び設定さ
れる。そして、これらの動作を順次繰り返している。す
なわち、初期値として０が設定されると、通常の命令で
は、この値が１づつ加算されていく。マイクロプロセッ
サＭＰＵが動作を開始すると、通常、プログラムカウン
タ１３に０が設定され、この値をアドレスとして、メモ
リ３０の０番地の内容ｏｐ１が読み出され実行される。
次に、プログラムカウンタ１３の値に１が加算され、メ
モリ３０の１番地の内容ｏｐ２が読み出され実行され
る。以後、順番にｏｐ３、ｏｐ４、ｏｐ５、ｏｐ６、ｏ
ｐ７、ｏｐ８が読み出され、それぞれが実行される。こ
れ以後も、上記と同様の処理が繰り返される。
【００１０】上記のように、従来のマイクロプロセッサ
ＭＰＵでは、データバスを介して、メモリ３０の内容を
順次読み出し、その値をマイクロプロセッサＭＰＵの内
部で解釈し、そのデータに対応する命令を順次実行す
る。プログラム自体は、メモリ３０上に実行の順番に格
納されている。また、各番地には、プログラムの各ステ
ップの命令コードが順番に格納されている。
ＭＰＵでは、データバスを介して、メモリ３０の内容を
順次読み出し、その値をマイクロプロセッサＭＰＵの内
部で解釈し、そのデータに対応する命令を順次実行す
る。プログラム自体は、メモリ３０上に実行の順番に格
納されている。また、各番地には、プログラムの各ステ
ップの命令コードが順番に格納されている。
【００１１】
【発明が解決しようとする課題】ところで、近年ＩＣカ
ードの応用分野が拡大しつつあり、これにつれてＩＣカ
ードのセキュリティの問題が重視されるようになってき
た。ＩＣカード内に納められている機密情報を解読しよ
うとする場合、マイクロプロセッサの論理回路、プログ
ラムを容易に解読することができると、この解読された
情報に基づいて、マイクロプロセッサの内部を解析し、
機密情報が解読される可能性がある。
ードの応用分野が拡大しつつあり、これにつれてＩＣカ
ードのセキュリティの問題が重視されるようになってき
た。ＩＣカード内に納められている機密情報を解読しよ
うとする場合、マイクロプロセッサの論理回路、プログ
ラムを容易に解読することができると、この解読された
情報に基づいて、マイクロプロセッサの内部を解析し、
機密情報が解読される可能性がある。
【００１２】従来のマイクロプロセッサＭＰＵにおい
て、プログラムがメモリ３０上に格納されている場合、
該当するメモリセルのデータを読み取ると、プログラム
が容易に解読される可能性がある。
て、プログラムがメモリ３０上に格納されている場合、
該当するメモリセルのデータを読み取ると、プログラム
が容易に解読される可能性がある。
【００１３】また、上記のように、プログラムは、メモ
リ３０からデータバスを介してマイクロプロセッサＭＰ
Ｕに送られる。この場合、メモリ３０のデータを解析し
なくても、データバスを観測することによって、プログ
ラムを読み取ることができ、これに基づいて、マイクロ
プロセッサＭＰＵの動作を容易に解析される可能性があ
る。
リ３０からデータバスを介してマイクロプロセッサＭＰ
Ｕに送られる。この場合、メモリ３０のデータを解析し
なくても、データバスを観測することによって、プログ
ラムを読み取ることができ、これに基づいて、マイクロ
プロセッサＭＰＵの動作を容易に解析される可能性があ
る。
【００１４】本発明は、メモリの内容を読みとられた場
合でも、プログラムの解析が困難であり、したがって、
マイクロプロセッサの動作の解析が困難であるマイクロ
プロセッサシステムおよびマイクロプロセッサ動作解析
防止方法を提供することを目的とするものである。
合でも、プログラムの解析が困難であり、したがって、
マイクロプロセッサの動作の解析が困難であるマイクロ
プロセッサシステムおよびマイクロプロセッサ動作解析
防止方法を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】本発明は、マイクロプロ
セッサと、上記マイクロプロセッサで実行可能なプログ
ラム、データのうちの少なくとも一方を保存するメモリ
と、上記マイクロプロセッサと上記メモリとを接続する
アドレスバスおよびデータバスとによって構成されてい
るシステムにおいて、上記マイクロプロセッサの内部で
発生されたアドレスを所定の規則で変換し、この変換さ
れたアドレスを上記メモリに送るものである。
セッサと、上記マイクロプロセッサで実行可能なプログ
ラム、データのうちの少なくとも一方を保存するメモリ
と、上記マイクロプロセッサと上記メモリとを接続する
アドレスバスおよびデータバスとによって構成されてい
るシステムにおいて、上記マイクロプロセッサの内部で
発生されたアドレスを所定の規則で変換し、この変換さ
れたアドレスを上記メモリに送るものである。
【００１６】
【発明の実施の形態および実施例】図１は、本発明の一
実施例であるマイクロプロセッサＭＰＵ1 とメモリ３０
1とを示すブロック図である。
実施例であるマイクロプロセッサＭＰＵ1 とメモリ３０
1とを示すブロック図である。
【００１７】マイクロプロセッサＭＰＵ1 は、基本的に
は、従来のマイクロプロセッサＭＰＵと同じものである
が、プログラムカウンタ１３が出力するアドレスを変換
するアドレス変換ブロック１６が設けられている点が従
来のマイクロプロセッサＭＰＵとは異なる点であり、ま
た、メモリ３０の代わりに、メモリ３０1 が設けられて
いる。
は、従来のマイクロプロセッサＭＰＵと同じものである
が、プログラムカウンタ１３が出力するアドレスを変換
するアドレス変換ブロック１６が設けられている点が従
来のマイクロプロセッサＭＰＵとは異なる点であり、ま
た、メモリ３０の代わりに、メモリ３０1 が設けられて
いる。
【００１８】メモリ３０1 は、ＲＯＭ、ＲＡＭ、ＥＥＰ
ＲＯＭ等で構成されている。
ＲＯＭ等で構成されている。
【００１９】図２は、上記実施例におけるアドレス変換
ブロック１６の入出力関係の一例を示す図である。アド
レス変換ブロック１６は、アドレス変換用メモリで構成
され、このアドレス変換用メモリは、入力されたアドレ
スの指定する番地に、変換されたアドレスが格納されて
いるメモリである。
ブロック１６の入出力関係の一例を示す図である。アド
レス変換ブロック１６は、アドレス変換用メモリで構成
され、このアドレス変換用メモリは、入力されたアドレ
スの指定する番地に、変換されたアドレスが格納されて
いるメモリである。
【００２０】すなわち、図２において、アドレス０番地
に００００が格納され、アドレス１番地にＥ５Ｄ７が格
納され、アドレス２番地に９５８Ａ、以後、それぞれの
番地に変換後のアドレスが格納されているので、０番地
のアドレスが入力されると００００が出力され、１番地
のアドレスが入力されるとＥ５Ｄ７が出力され、２番地
のアドレスが入力されると９５８Ａが出力される。ここ
では、格納されたデータの一例を示してあり、これらの
変換後のアドレス（データ）を任意に決定してもよい
が、同一の変換後のアドレス（データ）を異った番地に
格納することはできない。すなわち、各番地に格納され
ている値（変換後のアドレス）は、必ず他の番地に格納
されている値（変換後のアドレス）と異っている必要が
ある。
に００００が格納され、アドレス１番地にＥ５Ｄ７が格
納され、アドレス２番地に９５８Ａ、以後、それぞれの
番地に変換後のアドレスが格納されているので、０番地
のアドレスが入力されると００００が出力され、１番地
のアドレスが入力されるとＥ５Ｄ７が出力され、２番地
のアドレスが入力されると９５８Ａが出力される。ここ
では、格納されたデータの一例を示してあり、これらの
変換後のアドレス（データ）を任意に決定してもよい
が、同一の変換後のアドレス（データ）を異った番地に
格納することはできない。すなわち、各番地に格納され
ている値（変換後のアドレス）は、必ず他の番地に格納
されている値（変換後のアドレス）と異っている必要が
ある。
【００２１】図３は、上記実施例において、メモリ３０
1 が格納しているプログラムの一部を示す図である。
1 が格納しているプログラムの一部を示す図である。
【００２２】上記アドレス変換ブロック１６によって、
プログラムカウンタ１３が出力した０番地は００００番
地へ変換され、プログラムカウンタ１３が出力した１番
地はＥ５Ｄ７番地へ変換され、プログラムカウンタ１３
が出力した２番地は９５８Ａ番地へ変換される。したが
って、プログラムメモリ３０1 には、アドレス変換ブロ
ック１６が出力した第２のアドレス（変換後のアドレ
ス）の出力順に、命令コードを割り当て、この割り当て
られた命令コードを第２のアドレス（変換後のアドレ
ス）とともに書き込む。すなわち、第２のアドレスのう
ちの０番地に最初の命令コードｏｐ０を書き込み、第２
のアドレスのうちのＥ５Ｄ７番地に２番目の命令コード
ｏｐ１を書き込み、第２のアドレスのうちの９５８Ａ番
地に３番目の命令コードｏｐ２を書き込む。
プログラムカウンタ１３が出力した０番地は００００番
地へ変換され、プログラムカウンタ１３が出力した１番
地はＥ５Ｄ７番地へ変換され、プログラムカウンタ１３
が出力した２番地は９５８Ａ番地へ変換される。したが
って、プログラムメモリ３０1 には、アドレス変換ブロ
ック１６が出力した第２のアドレス（変換後のアドレ
ス）の出力順に、命令コードを割り当て、この割り当て
られた命令コードを第２のアドレス（変換後のアドレ
ス）とともに書き込む。すなわち、第２のアドレスのう
ちの０番地に最初の命令コードｏｐ０を書き込み、第２
のアドレスのうちのＥ５Ｄ７番地に２番目の命令コード
ｏｐ１を書き込み、第２のアドレスのうちの９５８Ａ番
地に３番目の命令コードｏｐ２を書き込む。
【００２３】次に、上記実施例の動作について説明す
る。
る。
【００２４】まず、マイクロプロセッサＭＰＵ1 におい
て、アドレス変換ブロック１６が図２に示すようにアド
レス変換し、メモリ（ＲＡＭ／ＲＯＭ）３０1 の内容が
図３に示す内容であるとする。
て、アドレス変換ブロック１６が図２に示すようにアド
レス変換し、メモリ（ＲＡＭ／ＲＯＭ）３０1 の内容が
図３に示す内容であるとする。
【００２５】そして、マイクロプロセッサＭＰＵ1 にリ
セットがかかると、プログラムカウンタ１３に００００
が設定され、バスインタフェース１５を介してアドレス
変換ブロック１６に上記００００が入力される。アドレ
ス変換ブロック１６では、入力されたアドレス００００
に応じて、第２のアドレス（変換後のアドレス）０００
０を出力し、この第２のアドレス００００をアドレスバ
スに出力する。
セットがかかると、プログラムカウンタ１３に００００
が設定され、バスインタフェース１５を介してアドレス
変換ブロック１６に上記００００が入力される。アドレ
ス変換ブロック１６では、入力されたアドレス００００
に応じて、第２のアドレス（変換後のアドレス）０００
０を出力し、この第２のアドレス００００をアドレスバ
スに出力する。
【００２６】次に、上記第２のアドレス００００をアド
レスとしてメモリ３０1 をアクセスし、その内容ｏｐ０
を、データバスを介して命令レジスタ１４に取り込み、
この取り込まれた命令を実行する。次に、プログラムカ
ウンタ１３の値に１を加算し、第１のアドレス０００１
を出力すると、アドレス変換ブロック１６が、第１のア
ドレス０００１を第２のアドレスＥ５Ｄ７に変換する。
レスとしてメモリ３０1 をアクセスし、その内容ｏｐ０
を、データバスを介して命令レジスタ１４に取り込み、
この取り込まれた命令を実行する。次に、プログラムカ
ウンタ１３の値に１を加算し、第１のアドレス０００１
を出力すると、アドレス変換ブロック１６が、第１のア
ドレス０００１を第２のアドレスＥ５Ｄ７に変換する。
【００２７】そして、この第２のアドレスＥ５Ｄ７をア
ドレスバスに出力し、その内容ｏｐ１をメモリ３０1 か
ら読み出し、実行する。上記と同様にし、プログラムカ
ウンタ１３の値を１増やすと、このときの第１のアドレ
ス０００２は、第２のアドレス９５８Ａに変換されるの
で、メモリ３０1 の９５８Ａ番地の内容ｏｐ２が読み出
され、実行される。
ドレスバスに出力し、その内容ｏｐ１をメモリ３０1 か
ら読み出し、実行する。上記と同様にし、プログラムカ
ウンタ１３の値を１増やすと、このときの第１のアドレ
ス０００２は、第２のアドレス９５８Ａに変換されるの
で、メモリ３０1 の９５８Ａ番地の内容ｏｐ２が読み出
され、実行される。
【００２８】上記のようにアドレスを変換することによ
って、従来例と同等の機能を実現しながら、しかも、メ
モリ３０1 の内容を０番地から順に解読されたとして
も、０番地から順に解読されたメモリ３０1 の内容の順
序は、実際の実行順とは異なる順序であるので、解読さ
れたメモリ３０1 の内容を解析することはできない。
って、従来例と同等の機能を実現しながら、しかも、メ
モリ３０1 の内容を０番地から順に解読されたとして
も、０番地から順に解読されたメモリ３０1 の内容の順
序は、実際の実行順とは異なる順序であるので、解読さ
れたメモリ３０1 の内容を解析することはできない。
【００２９】また、上記アドレス変換用メモリにおける
アドレス変換テーブルの内容を任意に書き換えるように
してもよく、これによって、同じアドレスを異ったアド
レスに変換するようにしてもよい。上記アドレス変換用
メモリにおける０番地の内容を、たとえば１Ａ３Ｄとす
れば、アドレス０が入力されたときに、第２のアドレス
１Ａ３Ｄを出力する。この場合、メモリ３０1 の１Ａ３
Ｄ番地にｏｐ０を格納することによって、上記と同様の
機能を実現できることができる。
アドレス変換テーブルの内容を任意に書き換えるように
してもよく、これによって、同じアドレスを異ったアド
レスに変換するようにしてもよい。上記アドレス変換用
メモリにおける０番地の内容を、たとえば１Ａ３Ｄとす
れば、アドレス０が入力されたときに、第２のアドレス
１Ａ３Ｄを出力する。この場合、メモリ３０1 の１Ａ３
Ｄ番地にｏｐ０を格納することによって、上記と同様の
機能を実現できることができる。
【００３０】つまり、アドレス変換ブロック１６として
の上記変換用メモリは、第１のアドレスと第２のアドレ
スとが対応して格納されているメモリの例である。
の上記変換用メモリは、第１のアドレスと第２のアドレ
スとが対応して格納されているメモリの例である。
【００３１】なお、アドレス変換テーブルの各番地に、
入力された第１のアドレスと同じアドレスを、第２のア
ドレスとして書き込むと、０番地は０番地、１番地は１
番地のように、入力アドレスと出力アドレスとが同じ値
になり、この場合、従来例と同様にプログラムを格納す
れば、同様の機能を実現することができる。
入力された第１のアドレスと同じアドレスを、第２のア
ドレスとして書き込むと、０番地は０番地、１番地は１
番地のように、入力アドレスと出力アドレスとが同じ値
になり、この場合、従来例と同様にプログラムを格納す
れば、同様の機能を実現することができる。
【００３２】図４は、上記実施例におけるアドレス変換
ブロック１６とは別のアドレス変換ブロック１６ａの構
成を示す図である。
ブロック１６とは別のアドレス変換ブロック１６ａの構
成を示す図である。
【００３３】アドレス変換手段１６ａは、第１のアドレ
ス（Ａ１５〜Ａ０）を選択信号とし、上記第２のアドレ
ス（変換後のアドレスとして出力すべきアドレスＡＯＵ
Ｔ１５〜ＡＯＵＴ０）に応じて入力値が設定されている
セレクタ回路の集合であり、アドレス変換ブロック１６
ａは、上記第２のアドレスのビット０のみを出力する回
路である。
ス（Ａ１５〜Ａ０）を選択信号とし、上記第２のアドレ
ス（変換後のアドレスとして出力すべきアドレスＡＯＵ
Ｔ１５〜ＡＯＵＴ０）に応じて入力値が設定されている
セレクタ回路の集合であり、アドレス変換ブロック１６
ａは、上記第２のアドレスのビット０のみを出力する回
路である。
【００３４】なお、上記第２のアドレスのビット１５〜
１を出力するアドレス変換ブロックは、アドレス変換ブ
ロック１６ａと同様なセレクタの集合であるアドレス変
換ブロック１６ｐ、１６ｏ、…、１６ｃ、１６ｂであ
り、これらのアドレス変換ブロック１６ａ〜１６ｐのそ
れぞれにおける互いの相異点は、最下層のセレクタ群Ｓ
Ｌ１〜ＳＬ８に入力される入力値（「１」または「０」
の値）の設定の仕方のみである。
１を出力するアドレス変換ブロックは、アドレス変換ブ
ロック１６ａと同様なセレクタの集合であるアドレス変
換ブロック１６ｐ、１６ｏ、…、１６ｃ、１６ｂであ
り、これらのアドレス変換ブロック１６ａ〜１６ｐのそ
れぞれにおける互いの相異点は、最下層のセレクタ群Ｓ
Ｌ１〜ＳＬ８に入力される入力値（「１」または「０」
の値）の設定の仕方のみである。
【００３５】また、アドレス変換ブロック１６ａ〜１６
ｐの全てを用いることによって、全ビットについて第１
のアドレスから第２のアドレスに変換することができる
ので、アドレス変換ブロック１６ａ〜１６ｐを総合した
ものは、図２に示すアドレス変換ブロック１６と同等の
機能を実現することができる。
ｐの全てを用いることによって、全ビットについて第１
のアドレスから第２のアドレスに変換することができる
ので、アドレス変換ブロック１６ａ〜１６ｐを総合した
ものは、図２に示すアドレス変換ブロック１６と同等の
機能を実現することができる。
【００３６】アドレス変換手段１６ａは、セレクタＳＬ
１、ＳＬ２、〜、ＳＬ１５を使用して構成した例であ
り、その一部を省略して示したものである。また、アド
レス変換手段１６ａは、８段の階層構造を構成を有す
る。
１、ＳＬ２、〜、ＳＬ１５を使用して構成した例であ
り、その一部を省略して示したものである。また、アド
レス変換手段１６ａは、８段の階層構造を構成を有す
る。
【００３７】さらに、セレクタセレクタＳＬ１、ＳＬ
２、〜、ＳＬ１５のそれぞれには、プログラムカウンタ
１３が出力した１６ビットのアドレスＡ０〜Ａ１５のう
ちの２ビットが選択信号として印加されている。つま
り、８段の階層構造のうちの最下層のセレクタ群ＳＬ１
〜ＳＬ８には、アドレスＡ０、Ａ１の２ビットが選択信
号として印加され、８段の階層構造のうちの最下層から
１層上のセレクタ群ＳＬ９〜ＳＬ１０には、アドレスＡ
２、Ａ３の２ビットが選択信号として印加され、……、
８段の階層構造のうちの最上層のセレクタ群ＳＬ１５に
は、アドレスＡ１４、Ａ１５の２ビットが選択信号とし
て印加されている。
２、〜、ＳＬ１５のそれぞれには、プログラムカウンタ
１３が出力した１６ビットのアドレスＡ０〜Ａ１５のう
ちの２ビットが選択信号として印加されている。つま
り、８段の階層構造のうちの最下層のセレクタ群ＳＬ１
〜ＳＬ８には、アドレスＡ０、Ａ１の２ビットが選択信
号として印加され、８段の階層構造のうちの最下層から
１層上のセレクタ群ＳＬ９〜ＳＬ１０には、アドレスＡ
２、Ａ３の２ビットが選択信号として印加され、……、
８段の階層構造のうちの最上層のセレクタ群ＳＬ１５に
は、アドレスＡ１４、Ａ１５の２ビットが選択信号とし
て印加されている。
【００３８】図５は、図４に示すセレクタＳＬ１〜ＳＬ
３に入力される入力信号の決定の仕方を説明する図であ
る。
３に入力される入力信号の決定の仕方を説明する図であ
る。
【００３９】まず、プログラムカウンタ１３が出力した
第１のアドレスのうちの初めの４つのアドレスは、「０
０００」、「０００１」、「０００２」、「０００３」
であり、これらに対応し、アドレス変換ブロックが出力
しようとする第２のアドレスは、それぞれ、「０００
０」、「Ｅ５Ｄ７」、「９５８Ａ」、「７ＤＥＦ」であ
るとする。そして、上記第２のアドレスを２進数で表し
たときの各最下位の数値は、「０」、「１」、「０」、
「１」である。
第１のアドレスのうちの初めの４つのアドレスは、「０
０００」、「０００１」、「０００２」、「０００３」
であり、これらに対応し、アドレス変換ブロックが出力
しようとする第２のアドレスは、それぞれ、「０００
０」、「Ｅ５Ｄ７」、「９５８Ａ」、「７ＤＥＦ」であ
るとする。そして、上記第２のアドレスを２進数で表し
たときの各最下位の数値は、「０」、「１」、「０」、
「１」である。
【００４０】したがって、第２のアドレスの最下位ビッ
トは、第１のアドレスが「００００」であるときに
「０」であり、「０００１」であるときに「１」であ
り、「０００２」であるときに「０」であり、「０００
３」であるときに「１」である。この場合、第１のアド
レスのビット２（Ａ２）からビット１５（Ａ１５）まで
は全て「０」であるので、セレクタＳＬ１の４つの入力
が、第１のアドレスのビット１（Ａ１）とビット０（Ａ
０）とに応じて選択され、出力される。
トは、第１のアドレスが「００００」であるときに
「０」であり、「０００１」であるときに「１」であ
り、「０００２」であるときに「０」であり、「０００
３」であるときに「１」である。この場合、第１のアド
レスのビット２（Ａ２）からビット１５（Ａ１５）まで
は全て「０」であるので、セレクタＳＬ１の４つの入力
が、第１のアドレスのビット１（Ａ１）とビット０（Ａ
０）とに応じて選択され、出力される。
【００４１】そして、セレクタＳＬ１の入力信号を決め
る場合、次のようにする。つまり、上記４つの２進数の
ＬＳＢを並べると、第１のアドレスの下位２ビット（Ａ
１、Ａ０）が「００」であるときに「０」を出力し、
「０１」であるときに「１」を出力し、「１０」である
ときに「０」を出力し、「１１」であるときに「０」を
出力すればよいので、セレクタＳＬ１の入力を「０１０
１」に設定することによって、入力信号を決定すること
ができる。
る場合、次のようにする。つまり、上記４つの２進数の
ＬＳＢを並べると、第１のアドレスの下位２ビット（Ａ
１、Ａ０）が「００」であるときに「０」を出力し、
「０１」であるときに「１」を出力し、「１０」である
ときに「０」を出力し、「１１」であるときに「０」を
出力すればよいので、セレクタＳＬ１の入力を「０１０
１」に設定することによって、入力信号を決定すること
ができる。
【００４２】また、第１のアドレスのうち、「０００
４」、「０００５」、「０００６」、「０００７」は、
それぞれ、アドレスＡ３、Ａ２が「０１」であるので、
セレクタＳＬ２の入力を「０００１」に設定することに
よって、ＳＬ２の入力信号を決定することができる。上
記と同様にして、第２のアドレスのビット０（ＡＯＵＴ
０）を出力するために必要な各セレクタの入力信号を決
定することができる。
４」、「０００５」、「０００６」、「０００７」は、
それぞれ、アドレスＡ３、Ａ２が「０１」であるので、
セレクタＳＬ２の入力を「０００１」に設定することに
よって、ＳＬ２の入力信号を決定することができる。上
記と同様にして、第２のアドレスのビット０（ＡＯＵＴ
０）を出力するために必要な各セレクタの入力信号を決
定することができる。
【００４３】さらに、第２のアドレスのビット１（ＡＯ
ＵＴ１）を決めるには、以下のようにする。
ＵＴ１）を決めるには、以下のようにする。
【００４４】図４に示すアドレス変換ブロック１６ａと
同じアドレス変換ブロック（アドレス変換ブロック１６
ｂ）を、アドレス変換ブロック１６ａとは別に設ける。
この場合、上記第２のアドレス変換ブロックが出力しよ
うとする上記第２のアドレスは、それぞれ、「０００
０」、「Ｅ５Ｄ７」、「９５８Ａ」、「７ＤＥＦ」であ
り、これらを２進数に変換した場合の下位から２ビット
目は、それぞれ「０」、「１」、「１」、「１」であ
る。
同じアドレス変換ブロック（アドレス変換ブロック１６
ｂ）を、アドレス変換ブロック１６ａとは別に設ける。
この場合、上記第２のアドレス変換ブロックが出力しよ
うとする上記第２のアドレスは、それぞれ、「０００
０」、「Ｅ５Ｄ７」、「９５８Ａ」、「７ＤＥＦ」であ
り、これらを２進数に変換した場合の下位から２ビット
目は、それぞれ「０」、「１」、「１」、「１」であ
る。
【００４５】したがって、アドレス変換ブロック１６ｂ
におけるセレクタＳＬ１の入力は、上から順に「０１１
１」になる。上記と同様に、セレクタＳＬ２の入力は
「００１０」になる。同様に、第２のアドレスの３ビッ
ト目から１６ビット目についても、各ビット毎に、図４
に示すアドレス変換ブロック１６ａと同じアドレス変換
ブロック１６ｂ〜１６ｐを設け、上記の手順で入力信号
を決定することによって、図２に示すアドレス変換ブロ
ック１６と同様のアドレス変換ブロックを実現すること
ができる。
におけるセレクタＳＬ１の入力は、上から順に「０１１
１」になる。上記と同様に、セレクタＳＬ２の入力は
「００１０」になる。同様に、第２のアドレスの３ビッ
ト目から１６ビット目についても、各ビット毎に、図４
に示すアドレス変換ブロック１６ａと同じアドレス変換
ブロック１６ｂ〜１６ｐを設け、上記の手順で入力信号
を決定することによって、図２に示すアドレス変換ブロ
ック１６と同様のアドレス変換ブロックを実現すること
ができる。
【００４６】つまり、図４に示すアドレス変換ブロック
１６ａと同じアドレス変換ブロックを、１４個設け（ア
ドレス変換ブロック１６ｃ〜１６ｐを設け）、アドレス
変換ブロック１６ｃ〜１６ｐのそれぞれについて、アド
レス変換ブロック１６ｂにおける上記入力信号の決定方
法と同様の方法で入力信号を決定する。
１６ａと同じアドレス変換ブロックを、１４個設け（ア
ドレス変換ブロック１６ｃ〜１６ｐを設け）、アドレス
変換ブロック１６ｃ〜１６ｐのそれぞれについて、アド
レス変換ブロック１６ｂにおける上記入力信号の決定方
法と同様の方法で入力信号を決定する。
【００４７】上記のようにすることによって、図４に示
すアドレス変換ブロック１６ａ〜１６ｐの入力信号が決
定される。
すアドレス変換ブロック１６ａ〜１６ｐの入力信号が決
定される。
【００４８】図６は、上記実施例において、セレクタＳ
Ｌの機能を示す図である。
Ｌの機能を示す図である。
【００４９】セレクタＳＬは、セレクタＳＬ１〜ＳＬ１
５を代表するセレクタであり、図６（１）に示すよう
に、入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を入力し、選択信
号Ｓ０、Ｓ１が印加されている。セレクタＳＬがセレク
タＳＬ１であれば、入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３と
して入力信号「０１０１」を入力し、選択信号Ｓ０、Ｓ
１として、第１のアドレスの下位２ビットＡ０、Ａ１が
印加されている。
５を代表するセレクタであり、図６（１）に示すよう
に、入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を入力し、選択信
号Ｓ０、Ｓ１が印加されている。セレクタＳＬがセレク
タＳＬ１であれば、入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３と
して入力信号「０１０１」を入力し、選択信号Ｓ０、Ｓ
１として、第１のアドレスの下位２ビットＡ０、Ａ１が
印加されている。
【００５０】また、図６（２）に示すように、選択信号
Ｓ０、Ｓ１の組み合わせに応じて、入力信号Ｄ０、Ｄ
１、Ｄ２、Ｄ３のいずれかが、セレクタＳＬの出力信号
Ｙとして出力される。
Ｓ０、Ｓ１の組み合わせに応じて、入力信号Ｄ０、Ｄ
１、Ｄ２、Ｄ３のいずれかが、セレクタＳＬの出力信号
Ｙとして出力される。
【００５１】図６（２）に示す場合、選択信号Ｓ０、Ｓ
１がそれぞれ「０、０」であればＤ０が出力され、
「０、１」であればＤ１が出力され、「１、０」であれ
ばＤ２が出力され、「１、１」であればＤ３が出力され
る。このようなセレクタＳＬが、図４に示すように、ツ
リー状に接続され、第１のアドレス信号が選択信号とし
て入力されている。
１がそれぞれ「０、０」であればＤ０が出力され、
「０、１」であればＤ１が出力され、「１、０」であれ
ばＤ２が出力され、「１、１」であればＤ３が出力され
る。このようなセレクタＳＬが、図４に示すように、ツ
リー状に接続され、第１のアドレス信号が選択信号とし
て入力されている。
【００５２】アドレス変換ブロック１６ａにおいて、ア
ドレスＡ１５〜Ａ０の全てが０である場合、セレクタＳ
Ｌ１の一番上の入力信号が、出力端子ＡＯＵＴ０に出力
される。また、アドレスＡ０のみが１である場合に、上
から２番目の入力信号が選択され、アドレスＡ１のみが
１である場合に、上から３番目の入力信号が選択され、
アドレスＡ０、Ａ１のみが１である場合に、上から４番
目の入力信号が選択されるので、セレクタＳＬ１の入力
信号として、「０、１、０、１」を入力しておくことに
よって、アドレス変換ブロック１６ａに「０、１、０、
１」を出力させることができる。
ドレスＡ１５〜Ａ０の全てが０である場合、セレクタＳ
Ｌ１の一番上の入力信号が、出力端子ＡＯＵＴ０に出力
される。また、アドレスＡ０のみが１である場合に、上
から２番目の入力信号が選択され、アドレスＡ１のみが
１である場合に、上から３番目の入力信号が選択され、
アドレスＡ０、Ａ１のみが１である場合に、上から４番
目の入力信号が選択されるので、セレクタＳＬ１の入力
信号として、「０、１、０、１」を入力しておくことに
よって、アドレス変換ブロック１６ａに「０、１、０、
１」を出力させることができる。
【００５３】上記と同様に、セレクタをツリー上に接続
し、所定の信号を入力することによって、アドレスの他
のビットを生成する生成回路を、上記と同様に構成する
ことができる。
し、所定の信号を入力することによって、アドレスの他
のビットを生成する生成回路を、上記と同様に構成する
ことができる。
【００５４】つまり、アドレス変換ブロック１６ａは、
第１のアドレスを選択信号とし、第２のアドレスに応じ
て入力値が設定されているセレクタの集合の例である。
第１のアドレスを選択信号とし、第２のアドレスに応じ
て入力値が設定されているセレクタの集合の例である。
【００５５】また、アドレス変換ブロック１６ａでは、
アドレスのＭＳＢ側を出力側に印加し、ＬＳＢ側を信号
入力側に印加しているが、アドレスの入力の順番を変え
た場合、セレクタの入力信号として、所定の信号を入力
させれば、上記と同様の機能を実現することができる。
アドレスのＭＳＢ側を出力側に印加し、ＬＳＢ側を信号
入力側に印加しているが、アドレスの入力の順番を変え
た場合、セレクタの入力信号として、所定の信号を入力
させれば、上記と同様の機能を実現することができる。
【００５６】さらに、アドレス変換ブロック１６ａで
は、４入力１出力のセレクタを用いているが、２、８、
１６入力等の他のセレクタを用いてもよい。
は、４入力１出力のセレクタを用いているが、２、８、
１６入力等の他のセレクタを用いてもよい。
【００５７】また、アドレスを入力し、変換後のアドレ
スを出力する論理回路としてアドレス変換ブロック１６
ａが使用されていることを考えれば、セレクタ以外の論
理ゲートを用いても、アドレス変換ブロック１６ａと同
等の機能を達成させることができる。
スを出力する論理回路としてアドレス変換ブロック１６
ａが使用されていることを考えれば、セレクタ以外の論
理ゲートを用いても、アドレス変換ブロック１６ａと同
等の機能を達成させることができる。
【００５８】つまり、上記のようにセレクタ以外の論理
ゲートを用いて構成されたアドレス変換ブロックは、第
１のアドレスを入力し、第２のアドレスを出力する論理
回路の例である。
ゲートを用いて構成されたアドレス変換ブロックは、第
１のアドレスを入力し、第２のアドレスを出力する論理
回路の例である。
【００５９】上記実施例によれば、メモリ３０1 に入力
されるアドレスは、マイクロプロセッサＭＰＵ1 の内部
で発生されたアドレスが所定の規則で変換されたアドレ
スであり、この変換されたアドレスの順番にプログラム
の命令コードが格納されているので、たとえメモリ３０
1 に格納されているデータ等が、アドレス順に第三者に
読み取られたとしても、アドレスの変換規則を知らなけ
れば、読み取った命令列を正しい命令列に復元すること
ができず、マイクロプロセッサＭＰＵ1 の動作が解析さ
れることは困難である。
されるアドレスは、マイクロプロセッサＭＰＵ1 の内部
で発生されたアドレスが所定の規則で変換されたアドレ
スであり、この変換されたアドレスの順番にプログラム
の命令コードが格納されているので、たとえメモリ３０
1 に格納されているデータ等が、アドレス順に第三者に
読み取られたとしても、アドレスの変換規則を知らなけ
れば、読み取った命令列を正しい命令列に復元すること
ができず、マイクロプロセッサＭＰＵ1 の動作が解析さ
れることは困難である。
【００６０】
【発明の効果】本発明によれば、メモリの内容を第三者
に順番に読み取られたとしても、この読み取られた命令
コードは本来の実行順とは異っているので、その動作を
第三者が解析することは困難であり、ＩＣカード等のマ
イクロプロセッサのセキュリティを向上されることがで
きるという効果を奏する。
に順番に読み取られたとしても、この読み取られた命令
コードは本来の実行順とは異っているので、その動作を
第三者が解析することは困難であり、ＩＣカード等のマ
イクロプロセッサのセキュリティを向上されることがで
きるという効果を奏する。
【図１】本発明の一実施例であるマイクロプロセッサＭ
ＰＵ1 とメモリ３０1 とを示すブロック図である。
ＰＵ1 とメモリ３０1 とを示すブロック図である。
【図２】上記実施例におけるアドレス変換ブロック１６
としてのアドレス変換用メモリの入出力関係の一例を示
す図である。
としてのアドレス変換用メモリの入出力関係の一例を示
す図である。
【図３】上記実施例において、メモリ３０1 が格納して
いるプログラムの一部を示す図である。
いるプログラムの一部を示す図である。
【図４】上記実施例におけるアドレス変換ブロック１６
とは別のアドレス変換ブロック１６ａの構成を示す図で
ある。
とは別のアドレス変換ブロック１６ａの構成を示す図で
ある。
【図５】図５は、図４に示すセレクタＳＬ１に入力され
る入力信号の決定の仕方を説明する図である。
る入力信号の決定の仕方を説明する図である。
【図６】上記実施例において、セレクタＳＬの機能を示
す図である。
す図である。
【図７】従来のマイクロプロセッサＭＰＵの構成を示す
ブロック図である。
ブロック図である。
【図８】上記従来例において、メモリ３０が格納してい
るプログラムの例を示す図である。
るプログラムの例を示す図である。
ＭＰＵ1 …マイクロプロセッサ、 １３…プログラムカウンタ、 １６、１６ａ…アドレス変換ブロック、 ＳＬ、ＳＬ１〜ＳＬ１５…セレクタ、 ３０1 …メモリ。
Claims (7)
- 【請求項１】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスおよびデータ
バスとによって構成されているマイクロプロセッサシス
テムにおいて、 上記マイクロプロセッサの内部で発生されたアドレスを
所定の規則で変換し、この変換されたアドレスを上記メ
モリに送ることを特徴とするマイクロプロセッサ動作解
析防止方法。 - 【請求項２】 第１のアドレスを発生するプログラムカ
ウンタと；上記プログラムカウンタで発生された上記第
１のアドレスを、所定の規則によって、第２のアドレス
に変換するアドレス変換手段と；を有することを特徴と
するマイクロプロセッサ。 - 【請求項３】 請求項２において、 上記アドレス変換手段は、上記第１のアドレスと上記第
２のアドレスとを、１：１で対応させ、上記第１のアド
レスを上記第２のアドレスに変換する手段であることを
特徴とするマイクロプロセッサ。 - 【請求項４】 請求項２において、 上記アドレス変換手段は、上記第１のアドレスと上記第
２のアドレスとが対応して格納されているメモリである
ことを特徴とするマイクロプロセッサ。 - 【請求項５】 請求項２において、 上記アドレス変換手段は、上記第１のアドレスを選択信
号とし、上記第２のアドレスに応じて入力値が設定され
ているセレクタの集合であることを特徴とするマイクロ
プロセッサ。 - 【請求項６】 請求項２において、 上記アドレス変換手段は、上記第１のアドレスを入力
し、上記第２のアドレスを出力する論理回路であること
を特徴とするマイクロプロセッサ。 - 【請求項７】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスおよびデータ
バスとによって構成されているマイクロプロセッサシス
テムにおいて、 上記マイクロプロセッサは、第１のアドレスを発生する
プログラムカウンタと、上記プログラムカウンタで発生
された上記第１のアドレスを、所定の規則によって、第
２のアドレスに変換するアドレス変換手段とを具備する
マイクロプロセッサであり、 上記メモリは、上記アドレス変換手段が出力した上記第
２のアドレスの出力順に、命令コードが割り当てられ、
上記第２のアドレス順に、上記割り当てられた命令コー
ドを格納するメモリであることを特徴とするマイクロプ
ロセッサシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236425A JP2000056966A (ja) | 1998-08-07 | 1998-08-07 | マイクロプロセッサシステムおよびマイクロプロセッサ動作解析防止方法 |
| EP98310514A EP0929040A3 (en) | 1997-12-25 | 1998-12-21 | Microprocessor with data randomizing |
| US09/219,953 US6526511B1 (en) | 1997-12-25 | 1998-12-23 | Apparatus and method for modifying microprocessor system at random and maintaining equivalent functionality in spite of modification, and the same microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236425A JP2000056966A (ja) | 1998-08-07 | 1998-08-07 | マイクロプロセッサシステムおよびマイクロプロセッサ動作解析防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000056966A true JP2000056966A (ja) | 2000-02-25 |
Family
ID=17000574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10236425A Pending JP2000056966A (ja) | 1997-12-25 | 1998-08-07 | マイクロプロセッサシステムおよびマイクロプロセッサ動作解析防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000056966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220091A (ja) * | 2006-02-14 | 2007-08-30 | Lenovo Singapore Pte Ltd | コンピューター・システム内で悪意あるソフトウェアの実行を防止するための方法 |
| US8041958B2 (en) | 2006-02-14 | 2011-10-18 | Lenovo (Singapore) Pte. Ltd. | Method for preventing malicious software from execution within a computer system |
| US8694797B2 (en) | 2006-02-14 | 2014-04-08 | Lenovo (Sinapore) Pte Ltd | Method for preventing malicious software from execution within a computer system |
-
1998
- 1998-08-07 JP JP10236425A patent/JP2000056966A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220091A (ja) * | 2006-02-14 | 2007-08-30 | Lenovo Singapore Pte Ltd | コンピューター・システム内で悪意あるソフトウェアの実行を防止するための方法 |
| JP4575350B2 (ja) * | 2006-02-14 | 2010-11-04 | レノボ・シンガポール・プライベート・リミテッド | コンピューター・システム内で悪意あるソフトウェアの実行を防止するための方法 |
| US8041958B2 (en) | 2006-02-14 | 2011-10-18 | Lenovo (Singapore) Pte. Ltd. | Method for preventing malicious software from execution within a computer system |
| US8694797B2 (en) | 2006-02-14 | 2014-04-08 | Lenovo (Sinapore) Pte Ltd | Method for preventing malicious software from execution within a computer system |
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