DE10143455A1

DE10143455A1 - Verfahren zum Testen von zu testenden Schaltungseinheiten mit erhöhter Datenkompression für Burn-in

Info

Publication number: DE10143455A1
Application number: DE10143455A
Authority: DE
Inventors: Thomas Finteis
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-09-05
Filing date: 2001-09-05
Publication date: 2003-04-03
Anticipated expiration: 2021-09-06
Also published as: US6898747B2; DE10143455B4; US20030042927A1

Abstract

Die Erfindung schafft ein Verfahren zum Testen von zu testenden Schaltungseinheiten (100), bei dem Testausgangssignale (107a-107n) logisch verknüpft sind, wobei Testeingangssignale (106a-106n) von einer Testeinrichtung (105) in die zu testende Schaltungseinheit (100) über eine Anschlusseinheit (104) eingegeben werden, die zu testende Schaltungseinheit (100) mit den Testeingangssignalen (106a-106n) getestet wird, um entsprechende Testausgangssignale (107a-107n) zu erhalten, welche eine Funktionsfähigkeit der zu testenden Schaltungseinheit (100) anzeigen, eine Gattereinheit (101) an die Anschlusseinheit (104) mittels einer ersten Testmodusschalteinheit (102) und einer zweiten Testmodusschalteinheit (103 derart geschaltet wird, dass die Testausgangssignale (107a-107n) nach einer logischen Verknüpfung in der Gattereinheit (101) über eine einzige Ausgangsleitung (110) als ein verknüpftes Testausgangssignal (109) bereitgestellt werden, und das verknüpfte Testausgangssignal (109) an die Testeinrichtung (105) ausgegeben wird.

Description

Die Erfindung betrifft allgemein ein Verfahren zum Testen von zu testenden Schaltungseinheiten, bei welchen Testeingangssignale in eine zu testende Schaltungseinheit eingegeben werden und anschließend von der zu testenden Schaltungseinheit ausgegebene Testausgangssignale erfasst und analysiert werden, und betrifft insbesondere ein Verfahren zum Testen von zu testenden Schaltungseinheiten, bei dem Testausgangssignale logisch verknüpft werden.

Der vorliegenden Erfindung liegt das Problem zugrunde, dass Schaltungseinheiten, insbesondere Speicherbausteine mit zu testenden Schaltungseinheiten, nach einer Fertigung umfangreichen Tests unterzogen werden müssen, um den zunehmend hohen Qualitätsanforderungen der Benutzer zu entsprechen. Hierbei werden unterschiedliche Prüfstufen unterschieden, wobei beginnend an einem sogenannten "Front-End" Speicherbausteine bzw. zu testende Schaltungseinheiten zu einem Zeitpunkt getestet werden, wenn der die zu testenden Schaltungseinheiten tragende Wafer noch nicht zersägt ist und die zu testenden Schaltungseinheiten noch nicht in ein Gehäuse verpackt wurden.

Dieses "Front-End"-Testverfahren weist den Vorteil auf, dass spezifische Positionen auf der zu testenden Schaltungseinheit mit spitzen Nadeln (Kontaktnadeln) elektrisch kontaktiert werden können und somit Spannungen und Ströme präzise erfassbar sind.

In nachteiliger Weise sind diese Kontaktierungsstellen, auch als Messstellen bezeichnet, von außen nicht mehr zugänglich, wenn die zu testende Schaltungseinheit in einem Gehäuse verpackt ist.

In dem weiteren Testablauf erfolgt anschließend eine als "Burn-In" bezeichnete Prozedur ("Burn-In"-, Einbrenn- Prozedur), wobei die zu testende Schaltungseinheit beispielsweise, aber nicht ausschließlich hohen Temperaturen und hohen Spannungen ausgesetzt wird, wodurch sich ein "künstliches Altern" ergibt. Es sei darauf hingewiesen, dass bei einer Alterung von zu testenden Schaltungseinheiten eine charakteristische Kurve auftritt, wenn eine Fehlerrate der zu testenden Speicherbausteine über einer Zeit aufgetragen wird.

Diese charakteristische Kurve wird auch als eine "Badewannen- Kurve" bezeichnet, d. h. es besteht eine hohe Fehlerrate am Anfang einer Lebensdauer eines zu testenden Speicherbausteins, während anschließend über eine längere Zeit eine niedrige konstante Fehlerrate aufrecht erhalten wird, welche schließlich wieder ansteigt. Um nach einer Fertigung von Speicherbausteinen in einen Bereich einer lange andauernden, konstant niedrigen Fehlerrate zu gelangen, müssen die Speicherbausteine künstlich gealtert werden, wobei bei dieser künstlichen Alterung Speicherbausteine bzw. Schaltungseinheiten, die fehlerhaft werden, vor einer Auslieferung an den Benutzer aussortiert werden müssen.

Eine hohe Spannung, bei einem künstlichen Altern bzw. "Burn- In"-Prozess wird in herkömmlicher Weise durch ein Aktivieren eines speziellen Testmodus erreicht, indem interne Spannungsstabilisatoren abgeschaltet werden und somit Spannungen mit von außen angelegten hohen Betriebsspannungen skalieren. Während einer "Burn-In"-Prozedur sind im allgemeinen mehrere Speicherbausteine gleichzeitig auf einer sogenannten "Burn- In"-Platine über eine Sockelanschlusseinheit kontaktiert.

Fig. 3 zeigt einen herkömmlichen Speicherbaustein mit einer zu testende Schaltungseinheit 100, die mit Hilfe einer Anschlusseinheit 104 an eine Testeinrichtung 105 angeschlossen ist. Die zu testende Schaltungseinheit liefert auf einer oder mehreren Testleitungen 111a-111n (typischerweise ist n = 16 oder n = 32) gleichzeitig Daten. Es sei darauf hingewiesen, dass eine Anzahl n von Testleitungen zum Verständnis der Erfindung nicht wesentlich ist.

Soll die zu testende Schaltungseinheit bzw. der zu testende Speicherbaustein in herkömmlicher Weise getestet werden, muss zu jedem Anschlussstift der Anschlusseinheit 104 eine Testleitung gelegt werden, wobei anschließend die darauf bereitgestellten Informationen auf ihre Korrektheit geprüft werden müssen. Dies geschieht beispielsweise mittels einer sogenannten Komparatoreinheit.

Eine Vereinfachung herkömmlicher Verfahren ergibt sich dadurch, dass die zu testende Schaltungseinheit intern "Ist- Daten" mit "Soll-Daten" vergleicht und das Ergebnis dieses Vergleichs an einem einzigen Anschlussstift der Anschlusseinheit 104 signalisiert, wobei jeweils mehrere Bits gleichzeitig verglichen werden und ein Resultat dieser Auswertung logisch verknüpft wird.

Auf diese Weise wird eine Datenkompression erreicht, welche in vorteilhafter Weise eine große Anzahl von Komparatoreinheiten und Testleitungen einspart. Hierbei können mehrere Datenausgänge, Burst-Bits, Adressen etc. komprimiert werden.

Bezugnehmend auf das oben beschriebene, sogenannte "Front- End" wird ein erreichtes Ergebnis nicht an einem sondern an mehreren Anschlussstiften der Anschlusseinheit 104 ausgegeben, wodurch sich der Vorteil ergibt, dass ein Fehler in der zu testenden Schaltungseinheit 100 genauer lokalisiert werden kann, wenn beispielsweise unterschiedliche Bereiche der zu testenden Schaltungseinheit ihr Testergebnis an unterschiedlichen Anschlussstiften ausgeben.

In vorteilhafter Weise ist bei einer "Burn-In"-Prozedur (Einbrenn-Prozedur) eine derartige Lokalisierung von Fehlern nicht erforderlich, da bei einer künstlichen Alterung der zu testenden Schaltungseinheiten als fehlerhaft getestete Schaltungseinheiten generell aussortiert werden.

In nachteiliger Weise steht für eine Einbrenn-Prozedur jedoch kein weiteres Verfahren einer Datenkompression bereit, bzw. werden im allgemeinen keine zwei unterschiedlichen Datenkompressionsverfahren implementiert, um nicht unnötig (Chip-) Fläche auf der zu testenden Schaltungseinheit zu verbrauchen. Dies hat in nachteiliger Weise zur Folge, dass auch in einer Einbrenn-Prozedur eine Datenkompression auf mehreren Anschlussstiften der Anschlusseinheit 104 abläuft.

Daraus ergibt sich der weitere Nachteil, dass zu jedem der Sockeleinheiten auf der "Burn-In"-Platine mehrere Komparatorleitungen geführt werden müssen, wodurch entweder eine Anzahl von Sockeleinheiten eingeschränkt wird oder eine Leitungsbahnbreite begrenzt wird.

Es ist somit eine Aufgabe der vorliegenden Erfindung, eine einzige Komparatorleitungsbahn zu einer Sockeleinheit zu führen, um Testergebnisse einer Einbrenn-Prozedur, welche auf zu testenden Schaltungseinheiten angewandt wird, auszugeben.

Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren sowie durch eine Vorrichtung mit den Merkmalen des Patentanspruchs 4 gelöst.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein wesentlicher Gedanke der Erfindung besteht darin, eine einzige Komparatorleitung bzw. eine einzige Ausgangsleitung zu jeder zu testenden Schaltungseinheit zu führen, um ein Testergebnis derart zu erhalten, dass ein fehlerfreier Zustand von einem fehlerbehafteten Zustand einer einer Einbrenn-Prozedur unterworfenen zu testenden Schaltungseinheit unterschieden werden kann.

Hierbei werden in vorteilhafter Weise auf dem zu testenden Speicherbaustein vorhandene Einheiten wie beispielsweise logische Gattereinheiten eingesetzt, um ein auf mehreren Anschlussstiften der Anschlusseinheit bereitstehendes Testergebnis logisch zu verknüpfen.

Zweckmäßigerweise ist die eingesetzte Gattereinheit nur während der Einbrenn-Prozedur aktiviert. In vorteilhafter Weise wird, da für eine Einbrenn-Prozedur ein Testmodus aktiviert wird, ein Einschalten der Gattereinheit mit einem Einschalten dieses Testmodus verknüpft.

Somit lässt sich in vorteilhafter Weise eine Auslegung von "Burn-In"-Platinen vereinfachen, was zusätzlich eine Anzahl benötigter Komparatorleitungen der Testeinrichtung bzw. Ausgangsleitungen zu der Testeinrichtung beträchtlich verringert, wodurch ein Vorteil einer höheren Bestückungsdichte von "Burn-In"-Platinen bereitgestellt wird.

Somit ist es vorteilhaft, dass eine Information über einen fehlerbehafteten bzw. fehlerfreien Zustand einer zu testenden Schaltungseinheit über eine einzige Ausgangsleitung ausgelesen werden kann.

Das erfindungsgemäße Verfahren zum Testen von zu testenden Schaltungseinheiten, bei dem Testausgangssignale verknüpft werden, weist im Wesentlichen die folgenden Schritte auf:

a) Eingeben von Testeingangssignalen von einer Testeinrichtung in die zu testende Schaltungseinheit über eine Anschlusseinheit;
b) Testen der zu testenden Schaltungseinheit mit den Testeingangssignalen, um entsprechende Testausgangssignale zu erzeugen, welche eine Funktionsfähigkeit, d. h. einen fehlerfreien Zustand bzw. einen fehlerbehafteten Zustand der zu testenden Schaltungseinheit anzeigen;
c) Schalten einer Gattereinheit an die Anschlusseinheit mittels einer ersten Testmodusschalteinheit und einer zweiten Testmodusschalteinheit derart, dass die Testausgangssignale nach einer logischen Verknüpfung in der Gattereinheit über eine einzige Ausgangsleitung bzw. eine einzige Komparatorleitung als ein verknüpftes Testausgangssignal bereitgestellt werden; und
d) Ausgeben des verknüpften Testausgangssignals an die Testeinrichtung.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.

Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Durchschalten der Testausgangssignale durch die Gattereinheit mittels der ersten Testmodusschalteinheit und der zweiten Testmodusschalteinheit bei einer Aktivierung eines Testmodus durch die Testeinrichtung ausgeführt. Somit wird ein "Einschalten" der Gattereinheit einfach mit einem Einschalten des Testmodus verknüpft, welcher für eine Einbrenn-Prozedur ohnehin aktiviert werden muss.

Hierdurch ergibt sich nicht nur eine Vereinfachung einer Auslegung einer "Burn-In"-Platine, sondern es wird eine Anzahl erforderlicher Komparatorleitungen der Testeinrichtung erheblich verringert.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weisen die erste Testmodusschalteinheit und die zweite Testmodusschalteinheit eine Funktionsverknüpfung derart auf, dass ein wechselseitiges Durchschalten einer Testleitung und von der Gesamtheit von Gattereinheit- Eingangsleitungen bereitgestellt wird.

Die erfindungsgemäße Vorrichtung zum Testen von zu testenden Schaltungseinheiten weist weiterhin auf:

a) eine Anschlusseinheit zur Eingabe von Testeingangssignalen von einer Testeinrichtung in die zu testende Schaltungseinheit;
b) eine Gattereinheit zur logischen Verknüpfung von durch die Testeingangssignale in der zu testenden Schaltungseinheit hervorgerufenen Testausgangssignale;
c) eine erste Testmodusschalteinheit; und
d) eine zweite Testmodusschalteinheit, die eine Funktionsverknüpfung mit der ersten Testmodusschalteinheit aufweist, wobei die Gattereinheit an die Anschlusseinheit mittels der ersten Testmodusschalteinheit und der zweiten Testmodusschalteinheit derart schaltbar ist, dass die Testausgangssignale nach einer logischen Verknüpfung in der Gattereinheit über eine einzige Ausgangsleitung als ein verknüpftes Testausgangssignal erhältlich sind.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

In den Zeichnungen zeigen:

Fig. 1 eine Schaltungsanordnung zur Verknüpfung von Testausgangssignalen mittels einer Gattereinheit gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 ein Blockbild der erfindungsgemäßen Vorrichtung zum Testen von zu testenden Schaltungseinheiten; und

Fig. 3 ein Blockbild einer herkömmlichen Schaltungsanordnung zum Testen von zu testenden Schaltungseinheiten.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.

In der in Fig. 1 gezeigten Schaltungsanordnung ist eine zu testende Schaltungseinheit 100 mittels einer Anschlusseinheit 104 mit Testleitungen 111a-111n verbunden. Testeingangssignale 106a-106n sind somit über die Anschlusseinheit 104 der zu testenden Schaltungseinheit 100 zuführbar, so dass bei einem internen Vergleich von Ist-Daten mit Soll-Daten Testausgangssignale 107a-107n erhalten werden, welche eine Aussage über die Funktionsfähigkeit der zu testenden Schaltungseinheit 100 liefern.

Zunächst sei unter Bezugnahme auf das in Fig. 2 gezeigte Blockbild das Funktionsprinzip der zu testenden Vorrichtung erläutert. Die zu testende Schaltungseinheit 100 ist mit einer Testeinrichtung 105 über n Testleitungen verbunden, welche, wie in den Fig. 1 und 2 dargestellt, erfindungsgemäß als n-1 Testleitungen 111a-111n-1 und eine Testleitung 111n spezifiziert sind.

Bei einer Aktivierung eines Testmodus werden die Testleitungen 111a-111n, welche die Anschlusseinheit 104 mit einer ersten Testmodusschalteinheit 102 verbinden, durch die erste Testmodusschalteinheit 102 mit den Gattereinheit- Eingangsleitungen 112a-112n verbunden.

Es sei darauf hingewiesen, dass eine Anzahl der Testleitungen 111a-111n einer Anzahl der Gattereinheit-Eingangsleitungen 112a-112n entspricht. Ein Speicherbaustein 201 beinhaltet die zu testende Schaltungseinheit 100, die Gattereinheit 101, die erste Testmodusschalteinheit 102, eine zweite Testmodusschalteinheit 103 und sämtliche Leitungsverbindungen.

Durch eine logische Funktionsverknüpfung 108 (siehe Fig. 1) ist die erste Testmodusschalteinheit 102 funktionsmäßig mit der zweiten Testmodusschalteinheit 103 derart verbunden, dass eine Leitungsverbindung 111n getrennt wird und als eine Ausgangsleitung 110 der Gattereinheit 101 verwendet wird.

Die Gattereinheit 101 kann als ein ODER-Gatter ausgebildet sein, wenn die Testausgangssignale 107a-107n einen fehlerfreien Zustand der zu testenden Schaltungseinheit 100 durch eine logische Null anzeigen, und einen fehlerbehafteten Zustand der zu testenden Schaltungseinheit 100 durch eine logische Eins anzeigen.

Weiterhin kann die Gattereinheit 101 als ein UND-Gatter ausgebildet sein, wenn die Testausgangssignale 107a-107n einen fehlerfreien Zustand der zu testenden Schaltungseinheit 100 mit einer logischen Eins und einen fehlerbehafteten Zustand der zu testenden Schaltungseinheit 100 mit einer logischen Null anzeigen. Analoges gilt für sämtliche Kombinationen dieser logischen Verknüpfungen miteinander und/oder mit Verneinungen, speziell für die technisch einfach herzustellenden Nicht-ODER- und Nicht-Und-Gatter.

Auf diese Weise wird ein als eine logische Eins bei einem Einsatz eines ODER-Gatters bzw. ein als eine logische Null bei einem Einsatz eines UND-Gatters dargestelltes, verknüpftes Testausgangssignal 109 immer dann bereitgestellt, wenn ein fehlerhafter Zustand in der zu testenden Schaltungseinheit 100 erfasst wird, so dass eine fehlerhafte getestete Schaltungseinheit zweckmäßigerweise ausgesondert werden kann.

Die ersten und zweiten Testmodusschalteinheiten 102 bzw. 103 können mit Bipolartransistoren oder mit Feldeffekttransistoren ausgeführt werden. Weiterhin kann die Gattereinheit 101 mit Bipolartransistoren und mit Feldeffekttransistoren ausgeführt werden.

In vorteilhafter Weise ist die Anschlusseinheit 104 derart ausgebildet, dass an sämtliche Testleitungen 111a-111n Testeingangssignale 106a-106n anlegbar sind, und dass ein verknüpftes Testausgangssignal 109 über eine der Testleitungen 111n abgreifbar ist.

Bezüglich des in Fig. 3 dargestellten Blockbildes einer herkömmlichen Schaltungsanordnung wird auf die Beschreibungseinleitung verwiesen.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar. Bezugszeichenliste 100 Zu testende Schaltungseinheit
101 Gattereinheit
102 Erste Testmodusschalteinheit
103 Zweite Testmodusschalteinheit
104 Anschlusseinheit
105 Testeinrichtung
106a-106n Testeingangssignal
107a-107n Testausgangssignal
108 Funktionsverknüpfung
109 Verknüpftes Testausgangssignal
110 Ausgangsleitung
111a-111n Testleitung
112a-112n Gattereinheit-Eingangsleitung
201, 201a Speicherbaustein

Claims

1. Verfahren zum Testen von zu testenden Schaltungseinheiten (100), bei dem Testausgangssignale (107a-107n) verknüpft werden, mit den Schritten:

a) Eingeben von Testeingangssignalen (106a-106n) von einer Testeinrichtung (105) in die zu testende Schaltungseinheit (100) über eine Anschlusseinheit (104);

b) Testen der zu testenden Schaltungseinheit (100) mit den Testeingangssignalen (106a-106n), um entsprechende Testausgangssignale (107a-107n) zu erzeugen, welche eine Funktionsfähigkeit der zu testenden Schaltungseinheit (100) anzeigen;

c) Schalten einer Gattereinheit (101) an die Anschlusseinheit (104) mittels einer ersten Testmodusschalteinheit (102) und einer zweiten Testmodusschalteinheit (103) derart, dass die Testausgangssignale (107a-107n) nach einer logischen Verknüpfung in der Gattereinheit (101) über eine einzige Ausgangsleitung (110) als ein verknüpftes Testausgangssignal (109) bereitgestellt werden; und

d) Ausgeben des verknüpften Testausgangssignals (109) an die Testeinrichtung (105).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein Durchschalten der Testausgangssignale (107a-107n) durch die Gattereinheit (101) mittels der ersten Testmodusschalteinheit (102) und der zweiten Testmodusschalteinheit (103) bei einer Aktivierung eines Testmodus durch die Testeinrichtung (105) ausgeführt wird.

3. Verfahren nach einem oder beiden der Ansprüche 1 und 2, dadurch gekennzeichnet, dass die erste Testmodusschalteinheit (102) und die zweite Testmodusschalteinheit (103) eine Funktionsverknüpfung (108) derart aufweisen, dass ein wechselseitiges Durchschalten einer Testleitung (111n) und von Gattereinheit- Eingangsleitungen (112a-112n) bereitgestellt wird.

4. Vorrichtung zum Testen von zu testenden Schaltungseinheiten (100), mit:

a) einer Anschlusseinheit (104) zur Eingabe von Testeingangssignalen (106a-106n) von einer Testeinrichtung (105) in die zu testende Schaltungseinheit (100);

b) einer Gattereinheit (101) zur logischen Verknüpfung von durch die Testeingangssignale (106a-106n) in der zu testenden Schaltungseinheit (100) hervorgerufenen Testausgangssignalen (107a-107n);

c) einer ersten Testmodusschalteinheit (102); und

d) einer zweiten Testmodusschalteinheit (103), die eine Funktionsverknüpfung (108) mit der ersten Testmodusschalteinheit (102) aufweist, wobei die Gattereinheit (101) an die Anschlusseinheit (104) mittels der ersten Testmodusschalteinheit (102) und der zweiten Testmodusschalteinheit (103) derart schaltbar ist, dass die Testausgangssignale (107a-107n) nach einer logischen Verknüpfung in der Gattereinheit (101) über eine einzige Ausgangsleitung (110) als ein verknüpftes Testausgangssignal (109) erhältlich sind.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Gattereinheit (101) als ein ODER-Gatter ausgebildet ist, wenn die Testausgangssignale (107a-107n) einen fehlerfreien Zustand mit einer logischen Null und einen fehlerbehafteten Zustand mit einer logischen Eins anzeigen.

6. Vorrichtung nach einem oder beiden der Ansprüche 4 und 5, dadurch gekennzeichnet, dass die Gattereinheit (101) als ein UND-Gatter ausgebildet ist, wenn die Testausgangssignale (107a-107n) einen fehlerfreien Zustand mit einer logischen Eins und einen fehlerbehafteten Zustand mit einer logischen Null anzeigen.

7. Vorrichtung nach einem oder mehreren der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Gattereinheit (101) mit Bipolartransistoren ausgeführt ist.

8. Vorrichtung nach einem oder mehreren der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die Gattereinheit (101) mit Feldeffekttransistoren ausgeführt ist.

9. Vorrichtung nach einem oder mehreren der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die erste Testmodusschalteinheit (102) und die zweite Testmodusschalteinheit (103) mit Bipolartransistoren ausgeführt sind.

10. Vorrichtung nach einem oder mehreren der Ansprüche 4 bis 9, dadurch gekennzeichnet, dass die erste Testmodusschalteinheit (102) und die zweite Testmodusschalteinheit (103) mit Feldeffekttransistoren ausgeführt sind.

11. Vorrichtung nach einem oder mehreren der Ansprüche 4 bis 10, dadurch gekennzeichnet, dass eine Anzahl der Testleitungen (111a-111n) einer Anzahl der Gattereingangsleitungen (112a-112n) entspricht.

12. Vorrichtung nach einem oder mehreren der Ansprüche 4 bis 11, dadurch gekennzeichnet, dass die Anschlusseinheit (104) derart ausgebildet ist, dass an sämtliche Testleitungen (111a-111n) Testeingangssignalen (106a-106n) anlegbar sind, und dass ein verknüpftes Testausgangssignal (109) über eine der Testleitungen (111n) abgreifbar ist.