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Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Lokalisieren von Fehlern auf elektronischen Leiterplatten.
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Zur Erkennung und Diagnose von Prozess- und Bauteilfehlern auf Leiterplatten gibt es herkömmliche, vektorgestützte In-Circuit-Tests.
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Einer Prüfvorrichtung für einen In-Circuit-Test ist z.B. aus der
EP 1 020 730 B1 bekannt. Dabei legt das Prüfsystem digitale Testmuster oder -vektoren an das mit Betriebsspannung versorgte Prüflings-Bauteil und vergleicht diese mit zu erwartenden Werten. Aufgrund veränderter Fehlerspektren in der Fertigung bieten Testsystem-Hersteller heute zu vektorgestützten Verfahren Alternativen an. Verglichen mit lötungsbezogenen Fehlern spielen Fertigungsdefekte heute nur noch eine untergeordnete Rolle. Somit ist die Bedeutung zusätzlicher, vektorloser Testverfahren in jüngster Zeit gewachsen.
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Die
US 6,376,263 B1 beschreibt ein Gerät, welches die korrekte Orientierung eines symmetrischen Moduls während dem Einbau auf einer Leiterplatte verifiziert. Das Modul besitzt einen Pin, welcher bei richtiger Orientierung einen weiteren Pin, welcher an eine Grundplatte angeschlossen ist, elektrisch kontaktiert. Ein Testsignal wird an die leitfähige Grundplatte angelegt, an der die Kontaktierung angeschlossen ist. Bevor das Modul verbunden wird, wird die Testkontaktierung der Einbaustelle untersucht, um sicherzustellen, dass das Modul in der Einbaustelle richtig platziert ist. Nachteilig ist jedoch, dass nicht alle nacheinander Pins mit einer Spannungs-oder Stromquelle beaufschlagt werden. Daraus ergibt sich, dass einzelne Pins trotz der richtigen Orientierung des Gehäuses nicht funktionsfähig angeschlossen sein können.
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Die
US 5,570,027 A beschreibt wie die Funktionstüchtigkeit von Leitungen auf Leiterplatten automatisch überprüft werden kann. Dies geschieht mit einer Control Unit, die mit einer Stromquelle verbunden ist, mehreren Switches und Schnittstellen. Die Analyse geschieht in einem dreistufigen Prozess: Zuerst wird eine Serie an Referenzstrompulsen an Leitungen auf einer Referenzleiterplatte angelegt. Dadurch wird eine Folge an erwünschten Spannungsanstiegen für die einzelnen Leitungen festgelegt. Anschließend wird an jede Leitung auf den zu testenden Leiterplatten ebenfalls ein Strompuls angelegt und der Anstieg der Spannung gemessen. Zuletzt wird, wenn die Testpulse angelegt wurden, der Anstieg der Testspannung mit dem Anstieg der Referenzspannung der entsprechenden Leitung auf der Referenzleiterplatte verglichen. Falls der Anstieg der Testspannung den Anstieg der Referenzspannung übersteigt, wird die Leiterplatte als fehlerhaft markiert. Nachteilig ist jedoch, dass lediglich die Funktionstüchtigkeit von Leitungen auf einer Leiterplatte überprüft wird. Es geschieht keine Analyse der Orientierung von Modulen auf der Leiterplatte und es werden auch keine Möglichkeiten aufgezeigt dies zu tun. Ferner wird keine Möglichkeit aufgezeigt, potentielle Fehler genauer zu analysieren und einzugrenzen.
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Aufgrund der beschriebenen Probleme entwickelte man Tests, die zur Ergänzung der Vektor-Prüfverfahren dienen sollen und ohne Versorgungsspannung am Prüf-Bauteil auskommen.
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Solche Verfahren sind sehr leistungsfähig, da sie nicht nur Unterbrechungen an den verschiedenen IC-Gehäusetypen erkennen, sondern auch offene Verbindungen an Nicht-Halbleiter-Bauteilen finden können. Zu diesen Bauteilen, die mit anderen Mitteln schwer zu prüfen sind, gehören Stecker, Sockel und Brücken.
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Bei Verfahren zur kapazitiven Unterbrechungs-Diagnose wird ein Wechselstrom-Ansteuersignal an einen Pin eines zu prüfenden Bauteils angelegt und zugleich ein Antwortsignal an einer Platte gemessen, die über dem IC angeordnet ist. Diese Detektorplatte wird auf einem zusätzlichen Teil der Adapterhardware montiert. Die Amplitude des Antwortsignals, die sich vom Lead Frame des IC an die Sensorplatte einkoppelt, ist bei einem angeschlossenen Pin größer als bei einer offenen Verbindung. Anhand dieser Differenz lassen sich Unterbrechungen erkennen. Zur Ermittlung der Qualität der Löt-Verbindung am IC-Pin wird das Antwortsignal verarbeitet und in einen Wert umgewandelt, den das Testsystem dann mit vorberechneten Schwellenwerten vergleicht. Eine korrekte Schwellenwert-Einstellung, festgelegt für jeden Bauteilanschluss, ist für die Stabilität dieses Prüfverfahrens von grundlegender Bedeutung.
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Nachteilig an derartigen Systemen ist insbesondere die nur sehr begrenzte Möglichkeit der kapazitiven Verfahren bestimmte Gehäusearten, wie Chip-on-Board (COB) ebenso wie mit BGA-Bauteilen mit internen Masse- und Versorgungsspannungsebenen sowie Gehäusen mit geerdeten Wärmeableitungen, die über dem Silizium-Chip angebracht sind, zu unterstützen. Ebenfalls ein Nachteil ist es, dass keines der Verfahren die Option hat, einzelne Pins des Bauteils und analoge Bauteile sowie ganze Schaltungscluster zu testen.
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Die Aufgabe der vorliegenden Erfindung besteht somit darin, ein Verfahren und eine Vorrichtung zum Erkennen von Fertigungsfehlern bei elektronischen Leiterplatten zu schaffen, das bzw. die eine verbesserte Erkennungsgenauigkeit hat.
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Die Aufgabe wird erfindungsgemäß für das Verfahren durch die Merkmale des Anspruchs 1 und für die Vorrichtung durch die Merkmale des Anspruchs 12 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der hierauf rückbezogenen Unteransprüche.
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Zum Messen der Testparameter wird erfindungsgemäß jeweils ein Pin der Schaltung gegenüber den restlichen Pins mit einer Spannungs- oder Stromquelle beaufschlagt.
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Das erfindungsgemäße Verfahren dient dazu, Fertigungsfehler von elektronischen Leiterplatten sehr effizient zu lokalisieren. Die Untersuchung aller Pins der Testschaltung erfolgt durch das Messen von Testparametern der mit Bauteilen bestückten Leiterplatte. Das Verfahren arbeitet vorzugsweise relativ. Das bedeutet, die Testparameter bzw. Einstellungen werden an einem sogenannten Gutteil ermittelt und abgespeichert. Zur Implementierung eines Tests ist im einfachsten Fall nur die Kenntnis der Test- und Referenzpunkte notwendig. Der Stromlauf der elektronischen Schaltung kann als Informationsquelle zur Ermittlung der idealen Testparameter herangezogen werden. Die gemessenen Testparameter der untersuchten Schaltung werden schließlich mit den Referenzparametern des Gutteils verglichen.
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Nachfolgend wird die Erfindung anhand der Zeichnung, in der ein vorteilhaftes Ausführungsbeispiel der Erfindung schematisch dargestellt ist, beispielhaft beschrieben. In der Zeichnung zeigen:
- 1 Eine Darstellung eines Ausführungsbeispiels der erfindungsgemäßen Vorrichtung bei der Entladung;
- 2 das in 1 dargestellte Ausführungsbeispiel der erfindungsgemäßen Vorrichtung bei der Beaufschlagung mit einer Spannung;
- 3 das Stromprofil eines Testpins als Funktion der Zeit,
- 4 das Stromprofil nach einer schnellen Fourier Transformation als Funktion der Frequenz und
- 5 die Darstellung der Testparameter.
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In der 1 ist ein Ausführungsbeispiel der erfindungsgemäßen Vorrichtung bestehend aus der zu prüfenden Leiterplatte 15 mit der Schaltung 3, einer Verschaltungsmatrix 4, einer Gleichspannungsquelle bzw. Entladeeinheit 1, einem Strommessgerät 2, einem auf Masse geschalteten Kondensator 14, den Leitungen „Aktuelles Testpin“ 9, der Referenz-Leitung 10 und der Leitung „Restliche Testpins“ 11 dargestellt.
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Die zu testende Schaltung 3 hat im dargestellten Beispiel einen Eingang 12, einen Ausgang 13, einen ersten Anschluss 5 zur Spannungsversorgung VCC, eine Zuleitung 7 zur Verbindung mit dem Masse-Potential GND, einen Anschluss VIO 6, einen zweiten Anschluss 8 zur Spannungsversorgung VSS. Die Schaltung selbst besteht im dargestellten Beispiel aus zwei in Reihe geschalteten Dioden 32, 33, einem Eingangswiderstand 30 und in Reihe dazu einem Eingangs-Verstärker 31. Am Ausgang sind zwei in Reihe geschaltete Treiber-Transistoren 34, 35, sowie jeweils parallel zu den Transistoren 34, 35 geschaltete Dioden 36, 37 und ein Ausgangswiderstand 38 geschaltet.
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Die Verschaltungsmatrix 4 ist mit allen Pins der Leiterplatte 15 an die Leitung „Aktuelles Testpin“ 9 schaltbar. Ebenso sind alle Pin-Anschlüsse an die Leitung „Restliche Testpins“ 11 schaltbar. Die Verschaltungsmatrix 4 hat insbesondere jeweils einen Anschluss zum Eingang 12 und einen zum Ausgang 13 der zu prüfenden Schaltung 3.
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Die zu prüfende Schaltung 3 hat am Anschluss VCC 5, VSS 8, VIO 6 und GND 7 eine schaltbare Verbindung zur Referenzleitung 10. Die Anschlüsse VIO 6, VCC 5, VSS 8 und GND 7 haben auch eine schaltbare Verbindung zur Leitung „Aktueller Testpin“ 9. Die Leitung „Aktueller Testpin“ 9 hat am Anschluss VCC 5 einen Zweig mit einem auf Masse geschalteten Kondensator 14. Die Leitung „Aktueller Testpin“ 9 hat einen in Reihe mit einer Gleichspannungsquelle 1 geschalten Strommesser 2. Der zweite Pol der Gleichspannungsquelle 1 hat eine schaltbare Verbindung zu den Leitungen „Referenz“ 10 und „Restliche Testpins“ 11 und ist im Ausführungsbeispiel auch auf Masse geschaltet.
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Um Störungen von parasitären bzw. geschalteten Kapazitäten zu vermeiden, wird die Schaltung zunächst mit allen Pins entladen. Dafür wird der Anschluss VCC 5, mit der Leitung „Aktueller Testpin“ 9, über das Strommessgerät 2 und über die Gleichspannungsquelle 1 auf Masse geschaltet. Der auf Masse geschaltete Kondensator 14 glättet Spannungsschwankungen, gehört zur externen Beschaltung des zu testenden Ics und soll entladen werden.
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In 2 ist dargestellt, wie ein Pin getestet wird. Dafür wird vom ersten Pol von der Gleichspannungsquelle 1 die positive Halbwelle eines gepulsten Rechtecksignals auf die Leitung „Aktueller Testpin“ 9 gelegt. Das Strommessgerät 2 zeichnet das Signal auf. Die Leitung „Aktueller Testpin“ 9 geht über die Verschaltungsmatrix 4 auf den zu testenden Pin, der im dargestellten Beispiel auf den Eingang 12 der Schaltung 3 geschaltet ist. Über den Eingangswiderstand 30 und die obere Diode 32 geht das Signal auf den Anschluss VCC 5 und über die Leitung „Referenz“ 10 auf den zweiten Pol der Gleichspannungsquelle 1. Durch die bipolare Charakteristik der Gleichspannungsquelle 1 geht die negative Halbwelle des Messsignals vom zweiten Pol der Gleichstromquelle 2 auf die Leitung „Referenz“ 10, zum Anschluss GND 7 der Schaltung 3, über die untere Diode 33 auf den Eingangswiderstand 30, über den messenden Pin auf die Leitung „Aktueller Testpin“ 9 zum Strommessgerät 2 und an den ersten Pol der Gleichspannungsquelle 1.
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Die nicht gemessenen Pins sind gemeinsam mit der Leitung „Restliche Testpins“ 11 im Ausführungsbeispiel auf Masse geschaltet. Jeder zu messende Pin wird damit einzeln untersucht und sein Signalverhalten zur Interpretation eventueller Fehlerquellen herangezogen. Alle anderen Pins bleiben von der Messung unberührt.
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Bevor die Messung beginnen kann, sollten vorzugsweise alle Pins der zu testenden Einheit entladen werden, damit beim späteren Test fehlerhafte Messungen durch Umladungseffekte vermieden werden. Diese Effekte werden typischerweise durch bestückte bzw. parasitäre Kondensatoren verursacht. Hierzu werden, wie in 1 dargestellt, alle Referenz- und Testpins über den Strommesser und die Entladeschaltung kontrolliert auf das Masse-Potential entladen und auf eine gemeinsame Messleitung „Referenz“ bzw. „Restliche Testpins“ geschaltet.
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In der zweiten Phase wird jeder einzelne Testpin von der gemeinsamen Messleitung „Restliche Testpins“ 11 genommen und mit der Messleitung „Aktueller Testpin“ 9 verbunden. Die Messung des Prüfpins erfolgt über zwei Stromkreise. Der erste beginnt bei der Spannungsquelle 1 und führt über den Strommesser 2, die Leitung „Aktueller Testpin“ 9, den Testpin, den VCC-Anschluss 5, die Referenz-Leitung und zurück in die Spannungsquelle 1. Der zweite Stromkreis beginnt ebenfalls bei der Spannungsquelle 1 und führt über den Strommesser 2, die Leitung „Aktuelles Testpin“ 9, den Testpin, den GND-Anschluss 7, die Referenz-Leitung 10 und zurück in die Spannungsquelle 1. Die übrigen Pins in der Verschaltungsmatrix 4 sind mit der Leitung „Restliche Testpins“ verbunden 11. Über die in Reihe mit dem Strommesser 2 geschaltete Gleichspannungsquelle 1 wird nun ein geeignetes Rechtecksignal auf den Prüfpin gegeben.
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Die Einstellung von Ausgangsspannung, Strombegrenzung und Pulsfrequenz kann vorzugsweise für jeden Prüfpunkt individuell eingestellt werden. Zeitgleich mit dem Einschalten der Gleichstromquelle wird der Stromfluss durch den zu testenden Pin z.B. äquidistant aufgezeichnet. Hierbei wird der Testpin vollständig autonom untersucht. Anschließend wird jeder Testpin wieder mit der Messleitung „Restliche Testpins“ 11 verbunden.
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Das aufgezeichnete Stromprofil wird vorzugsweise einer schnellen Fourier Transformation für die Erzeugung eines Messspektrums unterzogen. Man erhält ein Messspektrum des zu prüfenden Pins das für die Schaltung 3 charakteristische Frequenzen und Aplituden zeigt. In dem Spektrum befinden sich die Grundfrequenz und deren Vielfache des generierten Rechtecksignals der gepulsten Gleichspannungsquelle. Typischerweise ist der Pegel der Grundfrequenz am höchsten. Auch der Offset ist durch den bipolaren Charakter der Gleichspannungsquelle sehr prägnant und deutlich unterschiedlich je nach Art des Testpins oder zu untersuchenden Netzwerks.
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Der Vergleich des Messspektrums des zu prüfenden Pins wird schließlich mit einem Referenzspektrum des Musterteils zur Interpretation der Fehlerursache durchgeführt. Die Amplitudenwerte werden vorzugsweise in einen fiktiven Kopplungsgrad CR umgerechnet, der als Fehlermerkmal interpretiert wird.
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Die Ermittlung der Testparameter wird vorzugsweise mit Hilfe eines Lernprogramms durchgeführt. Die Definition der Testpins erfolgt über eine editierbare Konfigurationsdatei. Ein Gutteil des Prüflings 15 wird mit dem Testsystem verbunden. Für alle Testpins werden Defaultwerte gesetzt und ein Test durchgeführt. Durch Variation bzw. Anpassung von Ausgangsspannung, Strombegrenzung und Pulsfrequenz der Gleichspannungsquelle 1 werden die Messwerte z.B. in den Bereich von ca. 50% des Maximalwerts gebracht. Dies hat den Vorteil, dass bei unterschiedlichen Fehlermerkmalen eine maximale Sensitivität erreicht wird.
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Die erfindungsgemäß Vorrichtung zum Lokalisieren von Fehlern auf elektronischen Leiterplatten 15 ist vorteilhaft mit einer bipolaren, pulsbaren Gleichspannungsquelle mit programmierbarer Ausgangsspannung, Strombegrenzung sowie Schaltfrequenz ausgestattet. Die bipolare Gleichspannungsquelle ermöglicht die Messung mehrerer Strompfade gleichzeitig. Ein schnelles Strommessgerät 2 mit z.B. äquidistanter Datenaufzeichnung gehört ebenfalls zur bevorzugten Ausstattung der Vorrichtung. Eine Schaltung zur Entladung der Pins ist ebenfalls ein Teil der Vorrichtung, wie auch eine flexible Verschaltungsmatrix 4, die eine Selektion einzelner Testpins ermöglicht.
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In 3 ist das gemessene zeitliche Stromprofil des Strommessgeräts 2 dargestellt. Es wird die Stromamplitude über der Zeit dargestellt. Man kann in dieser Darstellung bereits gut erkennen, dass auf das eingespeiste Rechtecksignal weitere oszillierende Signalanteile durch die zu prüfende Schaltung 3 aufgeprägt sind.
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In der 4 sieht man das durch die schnelle Fourier Transformation in den Frequenzbereich transformierte Signal. Dabei ist die Signalamplitude über der Frequenz dargestellt. Es ist leicht zu sehen, dass außer dem größten Ausschlag in der Amplitude bei der Grundfrequenz des Rechteck-Anregungssignals, weitere Harmonische auftreten. So treten die 2. und 4. Harmonische deutlich hervor. Auch bei der Frequenz 0 ist eine deutliche Spitze zu erkennen. Dieser Gleichstromanteil (DC) tritt trotz des symmetrischen bipolaren Charakters der Gleichspannungsquelle auf und ist eine Folge des asymetrischen Verhaltens der zu prüfenden Schaltung 3. Die Signatur des transformierten Signals ist eine Art „digitale Fingerabdruck“ des Testpins, so dass sich aufgrund des Verlaufs des Spektrums des Stromprofils ein charakteristisches Frequenzmuster für die Eigenschaften des Pins ergibt.
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In
5 ist ein Diagramm des aufgezeichneten Signal und der Bedienoberfläche zur Einstellung der Testparameter dargestellt. Dabei ist der Kopplungsgrad (Coupling Ration CR) über der Pin-Nummer aufgetragen. Der hellgraue Teil auf der Spitze des Balkens ist die Toleranz für den Testparameter. Der Punkt im hellgrauen Rechteck ist der Messwert des Testparameters. Man erkennt, dass die Kopplungsverhältnisse CR bzw. Kopplungsgrade für die untersuchten Pins bei vier der gemessenen Pins in den eingestellten Bereich von 50% fallen. Lediglich der Pin
2 hat ein Kopplungsverhältnis CR von nahezu 0%, was z.B. auf eine offene Lötverbindung am Pin hindeutet. Durch diesen fiktiven Kopplungsgrad CR ist eine Interpretation der Fehlerursache in einfacher Weise möglich. Zur Auslegung des Fehlermerkmals dient die folgende Tabelle 1:
Tabelle 1
| Fehlerursache | Kopplung | Bezug zu Pins |
| Offener Testpin (nicht verlötet) | =0 | des Testpins |
| Offener Referenzpin | | mehrere Testpins verändert |
| Kurzschluss eines Pins zu Referenz | >=100% | des Testpins |
| Kurzschluss zwischen mehreren Pins | >=100% | der verbundenen Testpins |
| IC verdreht | | mehrere Testpins verändert |
| FPGA nicht programmiert | | mehrere Testpins verändert |
| I/O eines FPGA falsch programmiert | | mehrere Testpins verändert |
| Bauteil eines Clusters falsch/Fehlerhaft | | mehrere Testpins verändert |
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Wie aus 5 erkennbar, sind verschiedene Einstellungen durch den Benutzer möglich. In dem Menü oben links können verschiedene zu testende Schaltungen ausgewählt werden. In dem mittleren Menü kann der zu prüfende Pin der vorher ausgewählten Schaltung, welcher mit dem Spannungs- bzw. Strompuls beaufschlagt werden soll, ausgewählt werden. Weiter rechts können verschiedene Referenzpotentiale für die Referenz-Leitung 10 ausgewählt werden. Es ist nicht zwingend notwendig, dass die Referenz-Leitung 10, wie in den 1 und 2 gezeigt, mit dem Masse-Potential GND verbunden ist. Es ist auch möglich, andere Potentiale, wie beispielsweise das Potential VCC zu verwenden, oder die Referenz-Leitung 10 nicht mit einem Potential zu beaufschlagen, sondern floaten zu lassen. Weiter rechts werden die Amplitude der Rechteck-Pulse und der Wert der Strombegrenzung eingestellt. Ferner kann die Frequenz der Rechteck-Pulse eingestellt werden. Ganz rechts können die Grenzen +LIM und -LIM für den Kopplungsgrad CR jeweils separat für die einzelnen zu testenden Pins definiert werden, was in der Grafik in 5 durch den grauen Balken veranschaulicht wird.
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Die Erfindung ist nicht auf das dargestellte Ausführungsbeispiel beschränkt. Wie bereits erwähnt, können für die Referenz-Leitung 10 auch andere Potentiale als das Masse-Potential GND verwendet werden. Anstatt einer Spannungsquelle kann auch eine Stromquelle verwendet werden, wobei dann statt einer Strombegrenzung eine Spannungsbegrenzung zum Einsatz kommt. Das erfindungsgemäße Verfahren ist nicht auf digitale Ics beschränkt, sonder ist auch in der Lage passive Bauteile bzw. Schaltungscluster zu testen. Alle vorstehend beschriebenen Merkmale oder in den Figuren gezeigten Merkmale sind im Rahmen der Erfindung miteinander kombinierbar.
