DE2854549C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Prüfen einer integrierten Schaltung nach dem Oberbegriff des Patentanspruches 1 sowie eine Schal­ tungsanordnung zur Durchführung des Verfahrens.

Aus der DE-OS 24 13 805 ist ein Verfahren zum Prü­ fen eines logischen Halbleiter-Schaltungschips be­ kannt, bei dem das zu prüfende logische Halbleiter- Schaltungschip in mehrere logische Untergruppen un­ terteilt wird, die bei der Prüfung elektrisch von­ einander isoliert werden. Jede dieser Unterbau­ gruppen wird individuell adressiert und jeder zu prüfenden logischen Unterbaugruppe ein bestimmtes Prüfmuster zugeführt. Das am Ausgang der geprüften logischen Unterbaugruppe anstehende Ausgangsmuster wird mittels einer Schalteinrichtung an eine ein­ zige Ausgangsklemme des logischen Halbleiter-Schal­ tungschips abgegeben, so daß festgestellt werden kann, ob die individuell geprüfte Unterbaugruppe funktionsgerecht arbeitet.

Aus der US 39 24 181 ist eine Schaltung zum Prü­ fen von Schaltkreismodulen bekannt, die eine vorbe­ stimmte Folge von Testsignalen über einen Multi­ plexer dem zu prüfenden Schaltkreismodul zuführt. Es werden mehrere Testzyklen durchlaufen und das Er­ gebnis jedes Zyklus seriell einem Zykluscodegene­ rator zugeführt, der die einzelnen Prüfergebnisse in codierter Form zusammenfaßt. Diese vom Zyklus­ codegenerator abgegebene codierte Form wird mit einem fest verdrahteten, konstanten Prüfungsergeb­ nis des Ausgangs eines korrekt arbeitenden Schal­ tungsmoduls verglichen, so daß ggf. Fehler in dem überprüften Schaltungsmodul festgestellt werden können. Zur ständigen Durchführung von Prüfungen kann die betreffende Prüfschaltung unmittelbar auf dem zu prüfenden Schaltungsmodul angeordnet werden.

Aus der US 38 15 025 ist ein Verfahren zum Prü­ fen eines hochintegrierten Schaltkreischips be­ kannt, das mehrere sequentielle Logikschaltungen aufweist, die jeweils mit einer Stufe eines Schiebe­ registers verbunden sind. Der jeweiligen Schiebere­ gisterstufe wird ein Datenprüfmuster zugeführt, das mittels einer Taktschaltung an den der Schiebere­ gisterstufe zugeordneten logischen Schaltkreis zur Durchführung kombinatorischer Logikprüfungen abge­ geben wird. Ein Ausgang jedes logischen Schalt­ kreises ist über ein Gatter mit einem Eingang der zugeordneten Schieberegisterstufe verbunden und nimmt somit die von dem logischen Schaltkreis ge­ lieferte logische Reaktion entgegen. Da sich die einzelnen Schieberegisterstufen außerhalb der eigentlichen logischen Schaltkreise befinden, wird der normale Betrieb des gesamten integrierten Schaltkreischips nicht gestört oder durch die Prü­ fungen verzögert.

Die aus den vorgenannten Druckschriften bekannten Verfahren und Schaltungen zum Prüfen eines inte­ grierten Schaltkreischips dienen der Überprüfung der Funktionsfähigkeit des integrierten Schalt­ kreischips bzw. dessen interner Logik. Zahlreiche Fehler bei der Verwendung integrierter Schaltkreis­ chips treten aber durch falsche, fehlerhafte oder völlig fehlende Anschlüsse an Ein- und Ausgängen der integrierten Schaltkreischips auf, während die Funktionsfähigkeit der integrierten Schaltkreis­ chips selbst nicht beeinträchtigt ist.

Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zum Prüfen eines integrierten Schalt­ kreischips sowie eine Schaltungsanordnung zur Durchführung des Verfahrens anzugeben, mit denen falsche, fehlende oder fehlerhafte Anschlüsse an Ein- und Ausgängen der integrierten Schaltung sowie deren Typ erkannt und festgestellt werden.

Diese Aufgabe wird erfindungsgemäß durch ein Ver­ fahren zum Prüfen einer integrierten Schaltung ge­ löst, das dadurch gekennzeichnet ist, daß Ströme und Spannungspegel an einem ausgewählten Ausgang der integrierten Schaltung gemessen werden und bestimmt wird, ob die Meßergebnisse mit vorbestimmten Pegeln übereinstimmen, daß ein Strom mit einer ersten Polarität dem ausgewählten Ausgang zugeführt und mehrere logische Signale an ausgewählte Ein­ gänge der integrierten Schaltung abgegeben werden, bis die Spannung an dem ausgewählten Ausgang einen vorbestimmten Wert erreicht hat, der den Typ der integrierten Schaltung durch Wiedererkennen des Ken­ nungssignals festlegt.

Eine Schaltungsanordnung zur Durchführung des Ver­ fahrens ist dadurch gekennzeichnet, daß ein erster und zweiter fehlerbestimmender Schaltkreis mit einem ausgewählten Ausgang und den Eingängen und/oder den nicht ausgewählten Ausgängen der integrierten Schaltung verbunden sind, einen Fehler an den Eingängen und/oder den nicht ausgewählten Ausgängen feststellen und an dem ausgewählten Aus­ gang ein Signal erzeugen.

Die erfindungsgemäße Lösung ermöglicht es, falsche, fehlende oder fehlerhafte Anschlüsse an Ein- und Ausgängen einer integrierten Schaltung sowie deren Typ, insbesondere offene Eingänge und Kurzschlüsse fest­ zustellen.

Anhand eines in der Zeichnung dargestellten Ausfüh­ rungsbeispieles soll der der Erfindung zugrundelie­ gende Gedanke näher erläutert werden. Es zeigt

Fig. 1 ein Blockschaltbild zweier miteinander verbundener integrierter Schaltungen und einer Anordnung zum Prüfen einer der bei­ den integrierten Schaltungen;

Fig. 2 eine detaillierte Schaltung eines ersten fehlerbestimmenden Schaltkreises im Ein­ gang der zweiten integrierten Schaltung, die mit dem Ausgang der ersten integrier­ ten Schaltung und einem ausgewählten Aus­ gang verbunden ist;

Fig. 3 ein detailliertes Schaltbild einer ersten Ausführungsform des zweiten fehlerbestimmenden Schaltkreises für zwei Ausgangsleitungen;

Fig. 4 ein detailliertes Schaltbild einer zwei­ ten Ausführungsform des zweiten fehlerbe­ stimmenden Schaltkreises;

Fig. 5 ein detailliertes Schaltbild eines in der Anordnung gemäß Fig. 1 verwendeten Prüf- und Diagnoseschaltkreises; und

Fig. 6 ein Flußdiagramm des Prüfverfahrens.

Das in Fig. 1 dargestellte Blockschaltbild zeigt zwei integrierte Schaltungen 1, 2 mit strombe­ dingter Logik, wobei die eine integrierte Schaltung 1 einen Ausgangsanschluß 12 aufweist, der über eine Leitung 14 mit einem Eingang 16 der anderen inte­ grierten Schaltung 2 verbunden ist. Jede integrier­ te Schaltung 1, 2 weist mehrere Ausgänge 12 sowie mehrere Eingänge 16 auf. Der Ausgang 12 der einen integrierten Schaltung 1 ist an ein Ausgangsgatter 18 mit strombedingter Logik verbunden, während der Eingang 16 der anderen integrierten Schaltung 2 mit einem fehlerbestimmenden Schaltkreis 20 verbunden ist. Das detaillierte Schaltbild des Ausgangs­ gatters 18 sowie des fehlerbestimmenden Schalt­ kreises 20 wird nachstehend näher erläutert.

Die in Fig. 1 dargestellten zweiten fehlerbestimmen­ den Schaltkreise 22 und 22′ sind mit Ausgängen 12 verbunden. Die integrierte Schaltung 2 weist darüber hinaus einen Prüf- und Diagnoseschaltkreis 24 sowie einen Klassencode-Detektor in Form eines NAND-Gliedes 26 auf. Der Prüf- und Diagnoseschalt­ kreis 24 ist mit der logischen Funktionsschaltung der integrierten Schaltung 2 verbunden, deren mög­ liches Fehlverhalten er feststellen soll. Der erste fehlerbestimmende Schaltkreis 20, die zweiten fehlerbestimmenden Schaltkreise 22, 22′ und der Prüf- und Diagnoseschaltkreis 24 sind über ein NAND- Glied mit einem ausgewählten Ausgang 30 verbunden, der als Test- und Diagnoseanschluß dient. Die ausge­ wählten Ausgänge 30 mehrerer integrierter Schal­ tungen sind mit einer geeigneten Anzeigeeinrichtung 32 verbunden, die dem Benutzer anzeigt, ob ein Ein­ gang offen ist oder ob in einer Ausgangsleitung einer bestimmten integrierten Schaltung ein Kurz­ schluß vorliegt.

Die Aufgabe der fehlerbestimmenden Schaltkreise 20, 22, 22′, des Prüf- und Diagnoseschaltkreises 24 sowie des Klassencode-Detektors bzw. NAND-Gliedes 26 besteht darin, das Fehlverhalten der Funktions­ weise der betreffenden integrierten Schaltung in einem Rechnersystem durch ein Ausgangssignal am aus­ gewählten Ausgang 30 festzustellen, wobei das Fehl­ verhalten darin liegen kann, daß am Eingang der in­ tegrierten Schaltung oder ein Teil der Verbindung mit einer anderen integrierten Schaltung offen, d. h. unterbrochen oder fehlerhaft ist, wobei der Übergangswiderstand größer wird, oder ein Kurz­ schluß am Ausgang der integrierten Schaltung vor­ liegt. Wenn die logische Funktionsschaltung der integrierten Schaltung selbst fehlerhaft ist, kann der ausgewählte Ausgang 30 dazu verwendet werden, das funktionelle Fehlverhalten der betreffenden integrierten Schaltung zu untersuchen.

In dem in Fig. 1 dargestellten Blockschaltbild ist jeder der Eingänge 16 bis 16 n der integrierten Schaltung mit jeweils einem ersten fehlerbestimmen­ den Schaltkreis 20 verbunden. Für jeweils zwei Aus­ gänge 12 ist ein zweiter fehlerbestimmender Schalt­ kreis 22 bzw. 22′ vorgesehen und zusätzlich ein Prüf- und Diagnoseschaltkreis 24 auf jeder inte­ grierten Schaltkreisplatine angeordnet. Die fehler­ bestimmenden Schaltkreise 20, 22, 22′ und der Prüf- und Diagnoseschaltkreis 24 sind über ein UND-Glied 28 mit dem ausgewählten Ausgang 30 verbunden. Die beiden zweiten fehlerbestimmenden Schaltkreise 20 und 22′ dienen dazu, sowohl den logisch wahren Aus­ gang als auch das Komplement des Ausgangsgatters 18 der logischen Funktionsschaltung mit jeweils zwei Ausgängen 12 zu verbinden. Um in diesem Falle einen möglichen Kurzschluß zu erfassen, der zwischen dem logisch wahren Ausgang und seinem Komplement auf­ tritt, ist ein zweites Ausgangsgatter 18′ vorge­ sehen.

In der nachfolgenden Beschreibung wird unter einer "offenen Verbindung" verstanden, daß eine mögliche Trennung beispielsweise zwischen dem Ausgang 12 der einen integrierten Schaltung 1 und dem Eingang 16 der anderen integrierten Schaltung 2 entweder an dem Ein- bzw. Ausgang selbst oder in der sie ver­ bindenden Leitung 14 vorliegt. Bei den nachstehend aufgeführten typischen Gattern mit strombedingter Logik trägt der normale Spannungshebel etwa 400 mV und unter einem hohen Signalpegel wird eine lo­ gische Null (-40 mV V 0 × 0 V) und niedriger Si­ gnalpegel als logische 1 (-500 mV V -360 mV) ver­ standen.

Fig. 2 zeigt ein detailliertes Schaltbild des ersten fehlerbestimmenden Schaltkreises 20, der mit einem Eingang 16 der integrierten Schaltung 2 ver­ bunden ist. Dabei ist ein fehlerbestimmender Schalt­ kreis 20 für jeden Eingang 16 der integrierten Schaltung vorgesehen, wobei der Eingang 16 über eine Leitung 14 mit dem Ausgang 12 der integrierten Schaltung 1 verbunden ist. Der Ausgang 12 der inte­ grierten Schaltung 1 ist mit einem Ausgangsgatter 18 verbunden, das aus zwei emittergekoppelten Schalttransistoren T 1 und T 2 besteht, wobei der Aus­ gang 12 an die Verbindung des Kollektors des zwei­ ten Schalttransistors T 2 mit einem Treiberwider­ stand R 1 angeschlossen ist, der wiederum an eine Re­ ferenzspannung, beispielsweise Massepotential ange­ schlossen ist.

Der erste fehlerbestimmende Schaltkreis 20 weist ein erstes Logikgatter 34 auf, das aus einem ersten und zweiten Transistor T 3 und T 4 besteht, deren Emitter gemeinsam über eine erste Konstant-Strom­ quelle G 1 an eine Spannungsquelle VEE angeschlossen sind, die negativ in bezug auf das Massepotential ist. Die Basis des ersten Transistors T 3 ist un­ mittelbar mit dem Eingang 16 am Schaltungspunkt 36 verbunden, während der Kollektor des ersten Tran­ sistors T 3 an Massepotential angeschlossen ist. Die Basis des zweiten Transistors T 4 ist an eine erste bezüglich Massepotential negative Referenzspannungs­ quelle VREF ₁ angeschlossen, während sein Kollektor mit dem Eingang 16 über einen Widerstand R 2 an den Schaltungspunkt 38 angeschlossen ist. Der Schal­ tungspunkt 38 führt zur Basis eines dritten Tran­ sistors T 5, dessen Emitter mit dem Emitter eines vierten Transistors T 6 verbunden ist, wobei die beiden Transistoren T 5 und T 6 ein zweites Logik­ gatter 40 bilden. Die Emitter des dritten und vierten Transistors T 5 und T 6 sind gemeinsam an eine negative Spannungsquelle VEE über eine zweite Konstant-Stromquelle G 2 angeschlossen. Der Kollek­ tor des dritten Transistors T 5 ist an Massepoten­ tial angeschlossen, während die Basis des vierten Transistors T 6 an eine zweite Referenzspannungs­ quelle VREF ₂ angeschlossen ist, die negativer als die erste Referenzspannungsquelle VREF ₁ ist. Der Kollektor des vierten Transistors T 5 ist mit einem ODER-Glied verbunden, an dem alle anderen Ausgänge der ersten fehlerbestimmenden Schaltkreise 20 a bis 20 n zusammengefaßt sind, von wo aus ein Strompfad über einen Inverter 42 und das UND-Glied 28 zum ausgewählten Ausgang 30 führt. Die Widerstands- Dioden-Parallelschaltung R 3 und D 1 am Kollektor des vierten Transistors T 6 liefert den Kollektorspan­ nungspegel. Bei einer strombedingten Logikschaltung und unter Zugrundelegung eines normalen Spannungs­ hubes von 400 mV beträgt der Wert der ersten Refe­ renzspannungsquelle VREF ₁ an der Basis des zweiten Transistors T 4 -200 mV, der Wert der zweiten Refe­ renzspannungsquelle VREF ₂ an der Basis des dritten Transistors T 5 -675 mV und der Strom durch die erste Konstant-Stromquelle G 1 0,1 mA. Der Wider­ standswert des Treiberwiderstandes R 1 beträgt 40 Ohm, während der Widerstandswert des Widerstandes R 2 300 Ohm beträgt.

Wenn der Ausgang 12 auf hohem Pegel (0,0 mV) liegt, so liegt der Eingang und damit die Basis des ersten Transistors T 3 ebenfalls auf hohem Pegel mit der Folge, daß der erste Transistor T 3 einschaltet und Strom durch den ersten Transistor T 3 fließt. Der zweite Transistor T 4 ist gesperrt, da seine Basis an einer niedrigeren Referenzspannung (VREF ₁ < 0,0 V) liegt. Wenn andererseits der Pegel am Ein­ gang 16 niedrig ist (-400 mV) wird der zweite Tran­ sistor T 4 eingeschaltet und es fließt Strom durch den zweiten Transistor T 4, da das Basispotential des zweiten Transistors T 4 höher liegt (VREF ₁ < 400 mV als das Basispotential des ersten Tran­ sistors T 3. Somit überwacht das erste Logikgatter 34 den Eingang 16 dadurch, daß eine erwartete Stromstärke (0,1 mA) aus dem Treiberwiderstand R 1 des Ausgangs 18 der integrierten Schaltung 1 ge­ zogen wird, wenn der Eingang 16 auf niedrigem Po­ tential liegt. Dieser minimale Strombetrag (0,1 mA) wird über den Treiberwiderstand R 1 und den zweiten Transistor T 4 sowie den Widerstand R 2 gezogen, so daß er das Signal am Ausgang 12 nicht verändert.

Während der vorstehend erläuterten Potentialände­ rungen wird entsprechend die Stromentnahme zwischen den Transistoren T 3 und T 4 umgeschaltet. Diese Po­ tentialänderungen liegen gleichzeitig an der Basis des dritten Transistors T 5 an, da jedoch die Basis des vierten Transistors T 6 an einem niedrigeren Po­ tential liegt als die negativste Spannung der Po­ tentialänderungen (Spannung VREF ₂ ist negativer als -400 mV), anliegt, bleibt der vierte Transistor T 6 gesperrt bis das Basispotential des dritten Tran­ sistors T 5 negativer ist als das Basispotential des vierten Transistors T 6. Aus diesem Grunde liegt die Spannung am Kollektor des vierten Transistors T 6 normalerweise an hohem Potential, da kein Strom durch den vierten Transistor T 6 fließt, so lange bis die Spannung an der Basis des dritten Tran­ sistors T 5 niedriger wird, d. h. kleiner als -675 mV ist.

Demzufolge wird bei zunehmendem Widerstand des Eingangs beispielsweise aufgrund von Korrosion die Widerstandszunahme als Zunahme des Spannungsab­ falles am Schaltungspunkt 38 und damit an der Basis des dritten Transistors T 5 auftreten. Wenn die Spannung an der Basis des dritten Transistors T 5 den Punkt erreicht, an dem sie negativer ist als die Spannung an der Basis des vierten Transistors T 6, so wird der dritte Transistor T 5 gesperrt und der vierte Transistor T 6 eingeschaltet. Der Strom­ fluß durch den vierten Transistor T 6 tritt als Spannungsabfall am Eingang des Inverters 42 auf und wird invertiert an den ausgewählten Ausgang 30 abge­ geben, an dem die normalerweise niedrige Spannung auf hohes Potential umgeschaltet wird.

Das zweite Logikgatter 40 erfaßt somit jeden Wider­ standsanstieg am Eingang 16. Das bedeutet, daß das zweite Logikgatter 40 nicht nur einen offenen Ein­ gang 16 feststellt, sondern auch eine spätere Unter­ brechung aufgrund eines zunehmenden Widerstandes wie er bei einer Korrosion oder bei einer anderen Beeinträchtigung der Leitfähigkeit des Einganges auftritt, erfaßt.

Das in Fig. 3 dargestellte detaillierte Schaltbild einer ersten Ausführungsform des zweiten fehlerbe­ stimmenden Schaltkreises 22 dient dazu, Kurz­ schlüsse im Ausgang der integrierten Schaltung fest­ zustellen, d. h. Kurzschlüsse gegenüber Massepoten­ tial, Kurzschlüsse zur negativen Spannungsquelle und Kurzschlüsse zu einem anderen Ausgang.

Die Ausgänge 12 a und 12 b gemäß Fig. 3 sind mit Aus­ gängen der Ausgangsgatter 18 a bzw. 18 b verknüpft und an die Eingänge der zweiten fehlerbestimmenden Schaltkreise 22 angeschlossen. Der zweite fehlerbe­ stimmende Schaltkreis 22 weist ein drittes Logik­ gatter 44 in Form zweier emitterseitig miteinander verbundener fünfter und sechster Transistoren T 7 und T 8 auf, deren miteinander verbundene Emitter über eine Konstant-Stromquelle G 3 an eine negative Spannungsquelle VEE angeschlossen sind. Die Basis des fünften Transistors T 7 ist über je einen Wider­ stand R 5 und R 6 mit dem invertierenden sowie nicht invertierenden Ausgang des Ausgangsgatters 18 a ver­ bunden. In gleicher Weise ist die Basis des sechsten Transistors T 8 über je einen Widerstand R 7 und R 8 mit dem invertierenden und nicht invertieren­ den Ausgang des zweiten Ausgangsgatters 18 b verbun­ den. Der Ausgangsanschluß 12 a ist in dieser Ausfüh­ rungsform an den invertierenden Ausgang des ersten Ausgangsgatters 18 a und der Ausgangsanschluß 12 b an den nicht invertierenden Ausgang des zweiten Aus­ gangsgatters 18 b angeschlossen. Der Kollektor des fünften Transistors T 7 ist am Schaltungspunkt 50 mit einem ersten Ladewiderstand R 9 verbunden, der seinerseits an Massepotential angeschlossen ist. Der Kollektor des sechsten Transistors T 8 ist am Schaltungspunkt 52 mit einem zweiten Ladewiderstand R 10 verbunden, der ebenfalls an Massepotential an­ geschlossen ist.

Parallel zu den Ladewiderständen R 9 und R 10 sind Schottky-Dioden D 2 und D 3 sowie Kondensatoren C 1 und C 2 geschaltet. Der Kollektor des sechsten Tran­ sistors T 8, der Widerstand R 10, die Schottky-Diode D 3 und der Kondensator C 2 sind zusammen an die Ba­ sis eines siebenten Transistors T 10 eines vierten Logikgatters 54 angeschlossen, das aus siebenten, achten und neunten Transistoren T 10, T 11 und T 12 besteht. Der Kollektor des fünften Transistors T 7, die Schottky-Diode D 2, der Widerstand R 9 und der Kondensator C 1 sind zusammen an die Basis des achten Transistors T 11 angeschlossen, während die Kollektoren des siebten und achten Transistors T 10 und T 11 mit Massepotential verbunden sind. Die Emitter der Transistoren T 10, T 11 und T 12 sind miteinander verbunden und über eine Stromquelle G 4 an die negative Spannungsquelle VEE angeschlossen. Die Basis des neunten Transistors T 12 ist mit einer Schwellwertspannung VTH beaufschlagt, während sein Kollektor mit einem Schaltungspunkt 56 verbunden ist, der an einen Eingang des NAND-Gliedes 28 ange­ schlossen bzw. über einen Ladewiderstand R 12 mit Massepotential verbunden ist. In der in Fig. 3 dar­ gestellten detaillierten Schaltungsanordnung für den zweiten fehlerbestimmenden Schaltkreis 22 va­ riiert die Spannung am Ausgang der Ausgangsgatter 18 a und 18 b von 0,0 V bis -400 mV, wobei die Wi­ derstände R 5 bis R 8 einen Widerstandswert von 1,7 kOhm, die Widerstände R 9 und R 10 einen Wider­ standswert von 2,5 kOhm, die Widerstände R 11 und R 13 einen Widerstandswert von jeweils 400 Ohm und der Widerstand R 12 einen Widerstandswert von 800 Ohm aufweisen.

Im Betrieb des zweiten fehlerbestimmenden Schalt­ kreises 22 gelangen sowohl der invertierende als auch der nicht invertierende Ausgang aus den beiden Ausgangsgattern 18 a und 18 b direkt auf die beiden Spannungsteilernetzwerke, die aus den vielen Wider­ ständen R 5 bis R 8 bestehen. Normalerweise ist das Ausgangspotential dieser Ausgangsgatter 18 a und 18 b so bemessen, daß die beiden Transistoren T 7 und T 8 eingeschaltet sind, wobei durch beide Transistoren T 7 und T 8 der gleiche Strom fließt. Die Transisto­ ren T 10 und T 11 bleiben dabei gesperrt, da ihre Ba­ sisspannung negativer ist als die Schwellwertspan­ nung VTH (-200 mV) an der Basis des neunten Tran­ sistors T 12. Somit arbeitet das dritte Logikgatter 44 ähnlich wie das zweite Logikgatter 40. Wenn je­ doch einer der beiden Ausgänge, d. h. der invertie­ rende oder nicht invertierende Ausgang der Ausgangs­ gatter 18 a und 18 b kurzgeschlossen wird, so daß das Basispotential eines der beiden Transistoren T 7 oder T 8 ansteigt, so wird der jeweils andere Tran­ sistor des dritten Logikgatters 44 sperren und ent­ sprechend die Spannung am Schaltungspunkt 50 oder am Schaltungspunkt 52 mit der Folge ansteigen, daß entweder der siebte oder achte Transistor T 10 oder T 11 einschaltet und den Stromfluß durch den neunten Transistor T 12 unterbricht, da die Schwellwertspan­ nung VTH in diesem Falle niedriger ist als die Span­ nung an der Basis einer der beiden Transistoren T 10 oder T 11. In diesem Fall steigt die Spannung am Schaltungspunkt 56 an, da der Strom durch den neunten Transistor T 12 unterbrochen wird, so daß der normalerweise niedrige Spannungspegel am ausge­ wählten Ausgang 30 angehoben wird und damit an­ zeigt, daß ein Kurzschluß an einem der beiden Aus­ gangsgatter 18 a bzw. 18 b aufgetreten ist.

Die parallel zu den Schottky-Dioden D 2 und D 3 und zu den Widerständen R 9 und R 10 geschalteten Konden­ satoren C 1 und C 2 erfüllen die Aufgabe, durch Schaltvorgänge hervorgerufene, fehlerhafte Signale zu eliminieren, die von dem dritten Logikgatter 44 als Kurzschlüsse aufgefaßt werden können. Die beiden Kondensatoren C 1 und C 2 erhöhen die Zeitkon­ stante des Kollektor-Widerstands-Dioden-Netzwerkes, so daß eine größere Zeitspanne vergeht bis die Span­ nung auf und über die Schwellwertspannung VTH an der Basis des neunten Transistors T 12 ansteigt.

Der in Fig. 3 dargestellte zweite fehlerbestimmende Schaltkreis 22 dient dazu, zwei Ausgangsgatter 18 a und 18 b zu überwachen, bei denen nur jeweils ein Ausgang mit einem Ausgangsanschluß 12 a bzw. 12 b ver­ bunden ist, wobei der zweite fehlerbestimmende Schaltkreis 22 einen Massekurzschluß, einen Kurz­ schluß zur negativen Spannungsquelle oder einen Kurzschluß zu anderen Ausgängen feststellt. Für den Fall, daß beide Ausgänge eines Ausgangsgatters 18′ (Fig. 1), d. h. sowohl der invertierende als auch der nicht invertierende Ausgang mit einem Ausgangs­ anschluß verbunden sind, besteht die Möglichkeit, daß beide Ausgänge miteinander kurzgeschlossen wer­ den, was mittels des zweiten fehlerbestimmenden Schaltkreises 22 gemäß Fig. 3 nicht erfaßt werden könnte. Für diesen Zweck ist in dem detaillierten Schaltbild gemäß Fig. 4 eine zweite Ausführungsform des zweiten fehlerbestimmenden Schaltkreises 22′ dargestellt.

In Fig. 4 sind die beiden Ausgangsanschlüsse 12 c und 12 d jeweils mit dem invertierenden bzw. nicht invertierenden Ausgang eines Ausgangsgatters 18′ verbunden. Um einen möglichen Kurzschluß zwischen dem invertierenden und dem nicht invertierenden Aus­ gang des Ausgangsgatters 18′ erfassen zu können, sind die Eingänge des Ausgangsgatters 18′ mittels eines internen Gatters 60 dupliziert, das die Tran­ sistoren T 14 bis T 17 umfaßt, deren Emitter zusammen mit dem Emitter eines Transistors T 18 an eine Strom­ quelle G 5 angeschlossen sind.

Die Basis des Transistors T 18 ist an eine Bezugs­ spannungsquelle VTH angeschlossen, während die Basen der Transistoren T 14 bis T 17 mit den Ein­ gängen des Ausgangsgatters 18′ verbunden sind. Die Kollektoren der Transistoren T 14 bis T 17 sind zu­ sammen an einen Schaltungspunkt 62 angeschlossen, der über einen Lastwiderstand R 14 an Massepotential angeschlossen ist. Der Kollektor des Transistors T 18 ist über einen Lastwiderstand R 15 ebenfalls mit Massepotential verbunden und darüber hinaus über einen Schaltungspunkt 64 mit einem Widerstand R 8′ verbunden, der einer von zwei Spannungsteilerwider­ ständen R 7′ und R 8′ ist. Die Kollektoren der Tran­ sistoren T 14 bis T 17 sind über den Schaltungspunkt 66 mit einem Widerstand R 6′ verbunden, der einer von zwei Spannungsteilerwiderständen R 5′ und R 6′ ist. Die so gebildeten Spannungsteilerwiderstände R 5′ bis R 8′ entsprechen dem Spannungsteilernetzwerk der detaillierten Schaltung gemäß Fig. 3 mit Aus­ nahme der zusätzlichen Stromquelle G 5, die mit der Spannungsquelle VEE verbunden ist, um einen kon­ stanten Strom den Emittern der Transistoren T 14 bis T 18 zuzuführen. Im übrigen entspricht die Funktion des in Fig. 4 dargestellten fehlerbestimmenden Schaltkreises der des in Fig. 3 dargestellten fehlerbestimmenden Schaltkreises 22, wobei gleiche Bauteile mit gleichen Bezugszeichen unter Hinzufü­ gung eines Apostrophs versehen sind.

Die in Fig. 5 dargestellte detaillierte Schaltung eines Prüf- und Diagnoseschaltkreises 24 enthält das in Fig. 1 dargestellte und aus einem negativen UND-Glied 28 bestehende Klassencode-Gatter. In Fig. 5 sind alle Ausgänge der ersten fehlerbestimmenden Schaltkreise 20 bis 20 n mittels einer Leitung 70 zu­ sammengefaßt, während die Ausgänge der zweiten fehlerbestimmenden Schaltkreise 22 bzw. 22′ als Leitungen 72 zu Eingängen des negativen NAND- Gliedes 26 führen. Ein weiteres negatives UND-Glied 76 ist ausgangsseitig mit einem weiteren Eingang des NAND-Gliedes 26 verbunden. Drei der vier Ein­ gangsleitungen des UND-Gliedes 28 sind mit den Be­ zugsziffern 2, 3 und 4 (analog zu Fig. 1) versehen und sind mit entsprechenden Chips, beispielsweise einem Registerchip, einem Speicherchip, einem Trei­ ber-Empfängerchip oder einem Kombinationschip ver­ bunden. Mit den drei Eingangsleitern können insge­ samt acht verschiedene Chips unterschieden werden. Die Eingänge des weiteren UND-Gliedes 76 stellen die betreffende Kennschrift-Bezeichnung eines bestimmten Chips dar.

Der Ausgang des UND-Gliedes 26 ist mit der Basis eines zehnten Transistors T 21 verbunden, während der Ausgang des NAND-Gliedes 28 an die Basis eines elften Transistors T 22 eines fünften Logikgatters 80, das aus dem zehnten, elften und einem zwölften Transistor T 21, T 22, und T 23 besteht, angeschlossen. Die Emitter der Transistoren T 21, T 22 und T 23 sind zusammen an eine Konstant-Stromquelle G 6 ange­ schlossen, die mit einer negativen Spannungsquelle VEE verbunden ist. Die Basis des zwölften Tran­ sistors T 23 ist mit einer Bezugsspannung VREF₃ be­ aufschlagt. Die Kollektoren des zehnten und elften Transistors T 21 und T 22 sind an Massepotential ange­ schlossen, während der Kollektor des zwölften Tran­ sistors T 23 mit einem Schaltungspunkt 82 verbunden ist, der einerseits an den ausgewählten Ausgang 30 und andererseits an einen Widerstand R 15 ange­ schlossen ist, der mit Massepotential verbunden ist.

Der ausgewählte Ausgang 30 ist zusätzlich mit der Basis eines fünfzehnten Transistors T 24 über einen Basiswiderstand R 16 eines sechsten Logikgatters ver­ bunden, das aus einem fünfzehnten und einem sechszehnten Transistor T 24 und T 25 besteht, deren Emitter über einen Widerstand R 17 mit einer nega­ tiven Spannungsquelle VEE verbunden sind. Die Basis des sechzehnten Transistors T 25 ist an eine Bezugs­ spannungsquelle VREF ₄ gelegt. Der Kollektor des fünfzehnten Transistors T 24 ist mit Massepotential verbunden, während der Kollektor des sechzehnten Transistors T 25 mit einem Schaltungspunkt 86 verbun­ den ist, an den eine Widerstands-Dioden-Reihenschal­ tung R 18 und D 4 angeschlossen ist, von denen die letztere den Spannungspegel für den Kollektor des sechzehnten Transistors T 25 bestimmt. Der Schal­ tungspunkt 86 ist zusätzlich mit dem Eingang eines Inverters 88 verbunden, dessen invertierter Ausgang mit dem NAND-Glied 26 und dessen nicht invertie­ render Ausgang mit dem UND-Glied 28 als einer von vier Eingängen verbunden ist. Der nicht invertie­ rende Ausgang des Inverters 88 führt weiterhin zu einem Schaltungspunkt 90, der mit der Basis des elften Transistors T 22 des fünften Logikgatters 80 verbunden ist, wobei der Schaltungspunkt 90 zwischen dem Ausgang des NAND-Gliedes 26 und der Basis des elften Transistors T 22 zur Bildung einer fest verdrahteten ODER-Verknüpfung liegt. Der aus­ gewählte Ausgang 30 ist darüber hinaus über einen Basiswiderstand 19 mit der Basis eines siebzehnten Transistors T 26 verbunden, wobei der siebzehnte Transistor T 26 mit einem achtzehnten Transistor T 27 zu einem Transistorpaar eines siebten Logikgatters 92 zusammengeschaltet ist. Der Emitter des sieb­ zehnten Transistors T 26 des siebten Logikgatters 92 ist über einen Emitterwiderstand R 20 mit einer Konstantstromquelle G 7 verbunden, die an eine Spannungsquelle VEE angeschlossen ist, während der Emitter des achtzehnten Transistors T 27 ebenfalls mit der Konstantstromquelle G 7 und dem Emitterwider­ stand R 20 verbunden ist. Der Kollektor des sieb­ zehnten Transistors T 26 und die Basis des acht­ zehnten Transistors T 27 sind mit Massepotential ver­ bunden. Der Kollektor des achtzehnten Transistors T 27 ist am Schaltungspunkt 94 mit einem Ende eines Lastwiderstandes R 21, der an Massepotential ange­ schlossen ist, und zusätzlich mit dem Eingang eines Inverters 96 verbunden, dessen invertierender Aus­ gang mit einem Eingang des weiteren UND-Gliedes 76 verbunden ist, und dessen nicht invertierender Aus­ gang mit dem Schaltungspunkt 98 und damit dem Aus­ gang des weiteren UND-Gliedes 76 in Form einer ver­ drahteten ODER-Funktion verbunden ist.

Die Schaltungskomponenten der Schaltung gemäß Fig. 5 können wie folgt bemessen werden: Die an die Basis des elften Transistors T 22 angeschlossene Bezugsspannungsquelle VREF ₃ weist einen Wert von -200 mV und die Bezugsspannungsquelle VREF ₄ einen Wert von -800 mV auf. Die Widerstände R 20 und R 21 sind jeweils 400 Ohm groß, während der Widerstands­ wert des Widerstandes R 15 40 Ohm beträgt.

Nachstehend soll die Funktionsweise des Prüf- und Diagnoseschaltkreises 24 anhand der detaillierten Darstellung gemäß Fig. 5 und des Flußdiagrammes gemäß Fig. 6 näher erläutert werden.

Tritt ein Fehler durch eine Unterbrechung am Ein­ gang oder einen Kurzschluß am Ausang des inte­ grierten Schaltkreises auf, so wird ein Signal an die Anzeigeeinrichtung 32 geliefert. Demzufolge lautet die erste Entscheidung im Block 100 gemäß Fig. 6, an dem die Prüfung und Diagnose der inte­ grierten Schaltung beginnt, ob der ausgewählte Aus­ gang auf hohem oder niedrigem Potential, d. h. 0,0 V oder -400 mV liegt. Da der ausgewählte Ausgang 30 normalerweise auf niedrigem Potential liegt, wird der Prüfer im Falle, daß er auf niedrigem Potential liegt, gemäß Anzeige im Block 102 prüfen, ob ein offener Eingang oder ein Kurzschluß am Ausgang vor­ liegt, was sich aus dem Betrieb der Schaltung er­ gibt, die in Verbindung mit den Fig. 2, 3 und 4 erläutert wurde. Dadurch ist es möglich, daß die gesamte Prüfung und Diagnose bereits an diesem Punkt endet.

Betrachtet man die Schaltung gemäß Fig. 5, so ist festzustellen, daß im fünften Logikgatter 80 die Be­ zugsspannung VREF ₃ an der Basis des zwölften Tran­ sistors T 23 im Normalbetrieb auf höherem Potential liegt als die Basen des zehnten und elften Tran­ sistors T 21 und T 22, so daß der Strom aus der Kon­ stantstromquelle G 6 im Normalbetrieb durch den zwölften Tranistor T 23 fließt und den Schaltungs­ punkt 82 auf niedrigem Potential hält. Auch am sechsten Logikgatter 84 ist die der Basis des sechzehnten Transistors T 25 zugeführte Bezugs­ spannung VREF ₄ normalerweise niedriger (VREF ₄ = -800 mV) als die normalen Potentialände­ rungen an der Basis des fünfzehnten Tranistors T 24 (0,0 V bis 400 mV), so daß der Strom aus der Bezugs­ spannungsquelle VEE über den Widerstand R 17 norma­ lerweise durch den fünfzehnten Transistor T 24 zum Schaltungspunkt 86 fließt, der mit dem Kollektor des im Normalbetrieb gesperrten sechzehnten Tran­ sistors T 25 verbunden ist, so daß der Schaltungs­ punkt 86 auf hohem Potential liegt. Auch im siebten Logikgatter 92, in dem die Basis des achtzehnten Transistors T 27 unmittelbar mit Masse verbunden ist, ist der achtzehnte Transistor T 27 normaler­ weise leitend und der Strom aus der Konstantstrom­ quelle G 7 fließt durch den achtzehnten Transistor T 27, wobei der Schaltungspunkt 94 auf niedrigem Potential und damit der siebzehnte Transistor T 26 gesperrt bleibt.

Wie man weiter der Fig. 5 entnimmt, werden die Aus­ gänge des ersten fehlerbestimmenden Schaltkreises 20 über die Eingangsleitung 70 und den Inverter 42 zum UND-Glied 28 geleitet, während die Ausgänge der zweiten fehlerbestimmenden Schaltkreise 22 und/oder 22′ über die Eingangsleitungen 72 mit einzelnen Ein­ gängen des UND-Gliedes 28 verbunden sind. Die Ein­ gangsleitung 70 liegt normalerweise auf hohem Span­ nungspegel (0,0 mV), während die Leitungen 72 normalerweise auf niedrigem Spannungspegel liegen, wenn kein Fehler in einem der Eingänge oder Aus­ gänge der zu prüfenden integrierten Schaltung vor­ liegt. Der Ausgang und sämtliche anderen Eingänge des UND-Gliedes 28 liegen normalerweise auf niedrigem Potential, wie nachstehend näher erläutert wird. Der Ausgang des UND-Gliedes 28 ist mit der Basis des elften Transistors T 22, dem normalerweise gesperrten Transistor des fünften Logikgatters 80 verbunden.

Wenn jedoch einer der Eingänge des UND-Gliedes 28 die mit den fehlerbestimmenden Schaltkreisen 20, 22, 22′ verbunden sind, aufgrund eines Fehlers an einem der Eingänge oder Ausgänge der in Prüfung be­ findlichen integrierten Schaltung auf hohes Poten­ tial wechselt, wird das UND-Glied 28 gesperrt, so daß sein Ausgang auf hohes Potential springt, d. h. positiver wird als die Spannung VREF ₃, die -200 mV beträgt, wodurch der elfte Transistor T 22 einge­ schaltet wird, so daß Strom durch ihn fließt und den Stromfluß durch den zwölften Transistor T 23 unterbricht. Die Unterbrechung des Stromflusses durch den zwölften T 23 sorgt dafür, daß die Kollek­ torspannung am Schaltungspunkt 82 auf hohes Poten­ tial wechselt, so daß der ausgewählte Ausgang 30 ebenfalls auf hohem Potential liegt, wodurch die Anzeigeeinrichtung 32 gemäß Fig. 1 betätigt wird.

Der ausgewählte Ausgang 30 ist an eine geregelte Gleichstromquelle angeschlossen, die ± 1,0 V bei 0-0,25 mA liefert, wobei zusätzlich ein Spannungs- und Strommeßgerät vorgesehen sind, so daß die Span­ nung und der Strom am ausgewählten Ausgang über­ wacht werden können. Sind gemäß Entscheidungsblock 104 gemäß Fig. 6 zur Aufrechterhaltung von -1,0 V am ausgewählten Ausgang 30 25 mA erforderlich, so kann damit festgestellt werden, ob die richtige Klasse der integrierten Schaltung identifiziert worden ist, da der Spannungspegel die betreffende Klasse der integrierten Schaltung bestimmt (Block 106) gemäß Fig. 6.

Die Klasse der integrierten Schaltung wird durch Einbringen einer Spannung am ausgewählten Ausgang einer in Prüfung befindlichen integrierten Schal­ tung identifiziert. Die Identifikation erfolgt da­ durch, daß eine Spannung in einer bestimmten Reihen­ folge an der integrierten Schaltung eingeprägt wird. Die zur Identifikation dienenden Anschlüsse sind als Eingänge 2, 3 und 4 an dem NAND-Glied 26 (Fig. 1) vorgesehen. Es wird eine Folge von Span­ nungsimpulsen mit hohem oder niedrigem Pegel als Binärbits erzeugt, so daß die Ausgänge der inte­ grierten Schaltung ggf. invertiert an den Leitern 2, 3 und 4 niedriges Potential aufweisen. Der ge­ wählte Strom von 25 mA wird dafür benötigt, daß ge­ mäß Fig. 5 die Spannung von -1,0 V, die an den aus­ gewählten Ausgang 30 gelegt wird die Basis des normalerweise leitenden fünfzehnten Transistors T 24 des sechsten Logikgatters 84 negativer macht (da -1,0 V negativer ist als die Bezugsspannung VREF ₄ von -800 mV), so daß der fünfzehnte T 24 sperrt und der Strom über den eingeschalteten sechzehnten Tran­ sistor T 25 fließt. Dieser Stromfluß spiegelt sich in der Spannung am Schaltungspunkt 86 wieder, die absinkt, was wiederum zu einem niedrigen Eingangs­ pegel am NAND-Glied 26 wegen des nicht invertieren­ den Ausgangs des Inverters 88 führt. Auch der nicht invertierende Ausgang des Inverters 88 legt eine niedrige Spannung an den Schaltungspunkt 90 und an die Basis des elften Transistors T 22 des fünften Logikgatters 80, während der invertierende Ausgang des Inverters 88 eine hohe Spannung an das UND- Glied 28 legt, was dazu führt, daß sein Ausgang einen hohen Spannungspegel aufweist. Da jedoch der Ausgang des UND-Gliedes 28 und die Spannung am nicht invertierenden Ausgang des Inverters 88 am Schaltungspunkt 90 nach Art einer ODER-Funktion zu­ sammengefaßt sind, bleibt die Spannung an der Basis des elften Transistors T 22 auf niedrigem Potential.

Wenn der mit der Leitung 1 verbundene Eingang des NAND-Gliedes 26 auf niedrigem Potential liegt und bei richtiger Wahl des Klassencodes der integrier­ ten Schaltung, werden alle Eingänge des NAND- Gliedes 26 auf niedrigem Potential liegen. Der Aus­ gang des NAND-Gliedes 26, der unmittelbar mit der Basis des zehnten Transistors T 21 des auf hohem Po­ tential liegenden fünften Logikgatters, schaltet den normalerweise gesperrten zehnten Transistor T 21 ein, so daß der Strom aus der Konstantstromquelle G 6 durch den zehnten Transistor T 21 nach Massepoten­ tial fließt. Gleichzeitig wird der normalerweise eingeschaltete zwölfte Transistor T 23 abgeschaltet, so daß der dem ausgewählten Ausgang zugeführte Strom von 25 mA über den Widerstand R 15 nach Masse abfließt (-1,0 V bei 25 mA durch 40 Ohm, dem Wider­ standswert des Widerstandes R 15).

Bei richtiger Wahl des Klassencodes der integrier­ ten Schaltung und hohem Potential der Eingänge 2, 3 und 4 des NAND-Gliedes 26, was zur Folge hätte, daß die Basis des normalerweise leitenden zwölften Tran­ sistors T 23 diesen Transistor leitend halten würde, würde dazu führen, das das Invertieren des Stromes von 25 mA am ausgewählten Ausgang 30 durch die Span­ nungsquelle jetzt nach Masse abfließt. Da aber auch der Strom durch den zwölften Transistor T 23 nach Masse abfließt und am Strommeßgerät der Spannungs­ quelle ein kleinerer Strom als 25 mA angezeigt wird, ist zu erkennen, daß nicht der richtige Klassencode des integrierten Schaltkreises gewählt worden ist.

Bei richtiger Wahl des Klassencodes besteht gemäß Fig. 6 der nächste Verfahrensschritt entsprechend Block 108 darin, den Strom abzunehmen. Wenn anderer­ seits der richtige Klassencode einer integrierten Schaltung nicht gewählt worden ist, dann wird gemäß Entscheidungsblock 110 der Strom am ausgewählten Ausgang 30 auf etwas weniger als 25 mA, beispiels­ weise 15 mA reduziert.

Danach werden die anderen sieben Kombinationen an den Anschlußstiften 2, 3 und 4 zyklisch durchlau­ fen, d. h. gewählte hoch- und tiefliegende Spannungs­ impulse in verschiedener Reihenfolge an die An­ schlüsse 2, 3 und 4 gegeben, bis schließlich der richtige Klassencode der integrierten Schaltung ge­ funden worden ist. Daran anschließend muß zur Auf­ rechterhaltung einer Spannungsanzeige von -1,0 V der angezeigte Strom auf 25 mA durch das NAND-Glied 26 angehoben werden, da der sechzehnte Transistor T 25 des sechsten Logikgatters 84 aufgrund der Span­ nung von -1,0 V leitend geblieben ist, die noch immer an dem ausgewählten Ausgang 30 anliegt. Kann der richtige Klassencode aus den bekannten Klassen­ codes nicht identifiziert werden, so wird mittels Entscheidungsblocks 112 festgelegt, daß der Klassen­ code des in Prüfung befindlichen integrierten Schaltkreises unbekannt ist und daß dann, wenn weiterhin ein Defekt vermutet wird, der betreffende integrierte Schaltkreis ersetzt werden sollte. Ist andererseits der Klassencode der integrierten Schal­ tung identifiziert worden, so wird gemäß Block 114 die Prüfvorrichtung eingestellt, um hohe und niedrige Spannungspegel abzugeben. Dazu wird die Spannung von -1,0 V vom ausgewählten Ausgang 30 ab­ genommen, wodurch das sechste Logikgatter 84 in seinen Normalbetrieb zurückfällt, d. h. in einen Zu­ stand, in dem der sechzehnte Transistor T 25 ge­ sperrt und der fünfzehnte Transistor T 24 leitend ist. Darüber hinaus kehrt der zwölfte Transistor T 23 des fünften Logikgatters 80 in seinen Normal­ zustand zurück, da die der Basis des zehnten Tran­ sistors T 21 zugeführte Spannung jetzt niedriger ist als die der Basis des elften Transistors T 22 zuge­ führte Referenzspannung VREF ₃.

Gemäß Block 116 besteht der nächste Verfahrens­ schritt darin, die Polarität des dem ausgewählten Ausgang 30 zugeführten Stromes zu verändern und eine Stromsenke von 20 mA an den ausgewählten Aus­ gang 30 zu legen und die Anzeige des Testgerät-Span­ nungsmessers auf +0,4 V zu überwachen. Diese posi­ tive Spannung sieht man am Schaltungspunkt 82 durch den Stromfluß durch den zwölften Transistor T 23 von 10 mA, und 10 mA fließen über den Widerstand R 15 nach Masse ab. Gleichzeitig kehrt die positive Span­ nung von +0,4 V den normalerweise gesperrten drei­ zehnten Transistor T 26 des siebenten Logikgatters 92 in seinen Leitzustand um, daß seine Basisspan­ nung jetzt höher ist als die der Basis des acht­ zehnten Transistors T 27 zugeführte Massespannung. Bei gesperrtem achtzehnten Transistor T 27 steigt die Spannung am Schaltungspunkt 94 am Kollektor des achtzehnten Transistors T 27 auf einen hohen Pegel an (0,0 V), der durch den Inverter 96 invertiert wird, so daß eine niedrige Spannung an den Eingang des weiteren UND-Gliedes 76 angelegt wird. Wenn die Spannung am invertierenden Ausgang des Inverters 96 auf einen niedrigen Pegel wechselt, geht der nicht invertierende Ausgang am Schaltungspunkt 98 nach oben und wird auf diese Weise mit dem normalerweise hohen Ausgang aus dem weiteren UND-Gatter 76 kom­ biniert, was zu einem hohen Spannungswert am UND- Glied 28 führt, der hoch bleiben wird, bis die Ein­ gänge des weiteren UND-Gliedes 76 insgesamt nach unten gehen, worauf ebenfalls die Spannung am Schal­ tungspunkt 98 nach unten geht aufgrund der ver­ drahteten ODER-Funktion.

Daran anschließend wird gemäß Block 118 die in Prü­ fung befindliche integrierte Schaltung durch eine Anzahl von Zyklen (etwa 65 K-Zyklen) durchgeprüft, wonach die Kennschrift der integrierten Schaltung vorhanden sein sollte, wenn alle niedrigen Span­ nungswerte an den Eingangsleitungen für das weitere UND-Glied 76 vorliegen. Wenn jetzt die Spannung am ausgewählten Ausgang 30 gemäß Entscheidungsblock 120 noch immer bei +0,4 V steht (da alle Eingänge für das UND-Glied 28 auf niedrigem Potential liegen), kann festgestellt werden, daß die Kenn­ schrift dem weiteren UND-Glied 76 zugeführt wurde, und daß daher entsprechend Block 122 die in Prü­ fung befindliche integrierte Schaltung richtig funktioniert. Wenn ein funktionelles Fehlverhalten der integrierten Schaltung vorhanden ist und die dem weiteren UND-Glied 76 angebotene Kennschrift falsch ist, wird die Spannung am ausgewählten Aus­ gang 30 nicht bei +0,4 V liegen, was anzeigt, daß die integrierte Schaltung eine Fehlfunktion auf­ weist und ersetzt werden sollte. Nach dem Einsatz der integrierten Schaltung kann das vorstehend be­ schriebene Verfahren erneut durchlaufen werden, um festzustellen, ob die neu eingesetzte integrierte Schaltung richtig arbeitet.

Claims (16)

1. Verfahren zum Prüfen einer integrierten Schal­ tung, die eine durch ein Kennungssignal gekennzeich­ nete logische Funktion in einer Datenverarbeitungs­ anlage ausführt, indem mehrere Binärsignale erzeugt werden, wenn Signale von einer externen Signal­ quelle an die integrierte Schaltung gelegt werden, wobei die integrierte Schaltung mehrere Eingänge und Ausgänge aufweist, die mit anderen Funktionsbau­ steinen der Datenverarbeitungsanlage verbunden sind, dadurch gekennzeichnet, daß Ströme und Spannungs­ pegel an einem ausgewählten Ausgang (30) der inte­ grierten Schaltung (1, 2) gemessen werden und be­ stimmt wird, ob die Meßergebnisse mit vorbestimmten Pegeln übereinstimmen,
daß ein Strom mit einer ersten Polarität dem ausge­ wählten Ausgang (30) zugeführt und mehrere logische Signale an ausgewählte Eingänge der integrierten Schaltung (1, 2) abgegeben werden, bis die Spannung an dem ausgewählten Ausgang (30) einen vorbestimm­ ten Wert erreicht hat, der den Typ der integrierten Schaltung (1, 2) durch Wiedererkennen des Kennungs­ signals festlegt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Strom mit einer zweiten Polarität an den ausgewählten Ausgang (30) gelegt wird,
daß zyklisch an die Eingänge der integrierten Schal­ tung (1, 2) über eine vorbestimmte Anzahl von Zyk­ len logische Signale zur Abgabe des logischen Aus­ gangs-Kennungssignals der integrierten Schaltung (1, 2) gelegt werden,
und daß die Spannung an dem ausgewählten Ausgang (30) bei Anliegen des Stromes zweiter Polarität an dem ausgewählten Ausgang (30) gemessen wird, um festzustellen, ob Fehler in der logischen Funktion der integrierten Schaltung (1, 2) vorliegen.

3. Schaltungsanordnung zur Durchführung des Ver­ fahrens nach Anspruch 1, dadurch gekennzeichnet, daß ein erster und zweiter fehlerbestimmender Schaltkreis (20; 22, 22′) mit einem ausgewählten Ausgang (30) und den Eingängen (16) und/oder den nicht ausgewählten Ausgängen der integrierten Schaltung (2) verbunden sind, einen Fehler an den Eingängen (16) und/oder den nicht ausgewählten Ausgängen feststellen und an dem ausge­ wählten Ausgang (30) ein Signal erzeugen.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der erste fehlerbe­ stimmende, mit den Eingängen (16) verbundene Schalt­ kreis (20) ein erstes Logikgatter (34) und ein zweites Lo­ gikgatter (40) aufweist, daß das erste Logikgatter (34) mit den Eingängen (16) und dem zweiten Logikgatter (40) verbunden ist, einen Anstieg des Widerstands an den Eingängen (16) feststellt und abhängig davon den Zustand des zweiten Logikgatters (40) ändert, und daß das zweite Logikgatter (40) das Signal dem ausgewähl­ ten Ausgang (30) zuführt.

5. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der zweite fehlerbe­ stimmende, mit den nicht ausgewählten Ausgängen (12) verbundene Schaltkreis (22, 22′) ein drittes Logikgatter (44) und ein viertes Logikgatter (54) und eine eine Spannung messende, mit den nicht ausgewählten Ausgängen (12) verbundene Einrichtung (R 5 . . . R 8) aufweist, daß das dritte und vierte Logikgatter aufgrund der spannungs­ messenden Einrichtung (R 5 . . . R 8) einen Anfangszustand besitzt, daß das dritte Logikgatter (44) mit der span­ nungsmessenden Einrichtung (R 5 . . . R 8) und dem vierten Logikgatter (54) verbunden ist, eine funktionswich­ tige Änderung des Spannungspegels an den nicht ausge­ wählten Ausgängen (12) feststellt und abhängig davon den Zustand des vierten Logikgatters (54) ändert, und daß das vierte Logikgatter (54) das Signal dem ausge­ wählten Ausgang (30) zuführt.

6. Schaltungsanordnung nach einem der vorstehenden Ansprüche mit einer Kodiereinrichtung, die abhängig von von einer externen Quelle zuge­ führten Signalen ein den Typ der integrierten Schal­ tung kennzeichnendes Bitmuster erzeugt, dadurch gekennzeichnet, daß der fehlerbestimmende Schaltkreis mit der Kodiereinrichtung verbunden ist, und daß eine Einrichtung zur Bestimmung des Typs der integrierten Schaltung ein Signal an dem ausgewählten Ausgang (30) erzeugt, wenn der korrekte Typ ermittelt ist.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Einrichtung zur Be­ stimmung des Typs der integrierten Schaltung ein mit dem ausgewählten Ausgang (30) verbundenes fünftes Logikgatter (80) und ein UND-Glied (28) auf­ weist, das bei Anlegen eines bestimmten Strom- und Spannungspegels gegebener Polarität das fünfte Lo­ gikgatter (80) in einem Zustand hält und bei Er­ mittlung des korrekten Typs der integrierten Schal­ tung in einen anderen Zustand übergehen läßt.

8. Schaltungsanordnung nach einem der vorstehenden Ansprüche, die eine in Beziehung zu den logischen Schaltkreisen der integrierten Schal­ tung stehende Kennung besitzt, dadurch gekennzeichnet, daß eine abhängig von an dem ausgewählten Ausgang (30) anliegenden Signalen arbeitende Einrichtung vorgesehen ist, die die Ken­ nung wiedererkennt, Fehler in den logischen Schalt­ kreisen der integrierten Schaltung ermittelt und ein Signal an dem ausgewählten Ausgang (30) er­ zeugt.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die abhängig von an dem ausgewählten Ausgang (30) anliegenden Signalen arbei­ tende Einrichtung fünfte Logikgatter (80), sechste Logikgatter (84) und siebte Logikgatter (92) besitzt, die mit dem ausgewählten Ausgang (30) verbunden sind, daß Schal­ tungselemente (26, 28, 76) vorgesehen sind, die bei Anlegen eines bestimmten Strompegels gegebener Pola­ rität an dem ausgewählten Ausgang (30) diese drei Lo­ gikgatter (80, 84, 92) in einem Anfangszustand hal­ ten, und daß Einrichtungen vorgesehen sind, die eines der drei Logikgatter (80, 84, 92) beim Wiedererkennen der Kennung der integrierten Schaltung in den anderen Zustand übergehen läßt.

10. Schaltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß das dritte Logikgatter (44) und die spannungsmessende Einrichtung mit zwei nicht ausgewählten Ausgängen (12 a, 12 b) verbunden sind.

11. Schaltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß das dritte Logikgatter (44) und die spannungsmessende Einrichtung mit einem einzigen nicht ausgewählten Ausgang verbunden sind.

12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß das fünfte Logikgatter (80) der Einrichtung zum Wiedererkennen der Kennung der integrierten Schaltung zugleich das fünfte Lo­ gikgatter (80) in der Einrichtung zur Erkennung des Typs der integrierten Schaltung ist, und daß die ge­ gebene Polarität des Stroms zum Bestimmen der Ken­ nung die entgegengesetzte Polarität des Stroms zum Bestimmen des Typs der integrierten Schaltung ist.

13. Schaltungsanordnung nach einem der vor­ stehenden Ansprüche, dadurch gekennzeichnet, daß das erste Logikgatter (34) einen ersten und einen zweiten in Stromsteuerschaltung verbundenen Transistor (T 3, T 4) und das zweite Logikgatter (40) einen dritten und einen vierten in Stromsteuerschaltung verbundenen Transistor (T 5, T 6) aufweist, daß die Basis des ersten und des dritten Transistors (T 3, T 5) mit den Eingängen (16) verbunden sind, daß die Basis des zweiten und des vierten Transistors (T 4, T 6) mit Spannungsquellen unterschiedlichen Pegels verbunden sind, und daß das erste Logikgatter (34) auf einen Anstieg des Widerstands an den Eingängen reagiert und seinen Zustand vor einem Zustandswechsel des zweiten Logikgatters (40) ändert.

14. Schaltungsanordnung nach einem der Ansprüche 5 bis 13, dadurch gekennzeichnet, daß das dritte Logikgatter (44) einen fünften und einen sechsten in Stromsteuerschaltung verbundenen Transistor (T 7, T 8) auf­ weist, daß die spannungsmessenden Einrichtungen zwei Spannungsteiler (R 5 . . . R 8) besitzen, daß die Basis des fünften Transistors (T 7) mit dem ersten Spannungsteiler (R 5, R 6) und die Basis des sechsten Transistors (T 8) mit dem zweiten Spannungsteiler (R 7, R 8) verbunden ist, daß das vierte Logikgatter (54) einen siebten, einen achten und einen neunten Transistor (T 10, T 11, T 12) aufweist, daß der siebte und der achte Tranistor (T 10, T 11) mit dem neunten Transistor (T 12) in Stromsteuerschaltung verbunden sind, daß die Basis des siebten und die des achten Transistors (T 10, T 11) mit den Kollektoren des fünften und des sechsten Transistors (T 7, T 8) verbun­ den sind und daß ein Wechsel des Zustands des dritten Logikgatters (44) einen Wechsel des Zustands des vier­ ten Logikgatters (54) bewirkt, so daß der neunte Tran­ sistor (T 12) dem ausgewählten Ausgang (30) der inte­ grierten Schaltung ein Signal zuführt.

15. Schaltungsanordnung nach einem der Ansprüche 5 bis 14, dadurch gekennzeichnet, daß das fünfte Logikgatter (80) einen zehnten und einen elften in Stromsteuerschaltung miteinander verbundenen Transistor (T 22, T 23) aufweist, daß die Basis des zehnten Transistors (T 22) mit dem Ausgang des NAND-Gliedes (28) und die Basis des elften Transistors (T 23) mit einer Spannungsquelle (VREF 3) gegebenen Pegels ver­ bunden ist, daß der Kollektor des elften Transistors (T 23) mit dem ausgewählten Ausgang (30) verbunden ist, daß sich das fünfte Logikgatter (80) in einem An­ fangszustand befindet, wenn eine gegebene Spannung und ein gegebener Strom an dem ausgewählten Ausgang (30) anliegen, und daß das fünfte Logikgatter (80) in einen anderen Zustand übergeht, wenn bestimmte logische Signale am Eingang des NAND-Glieds (28) an­ liegen.

16. Schaltungsanordnung nach einem der Ansprüche 5 bis 15, dadurch gekennzeichnet, daß das fünfte, sechste und siebte Logikgatter (80, 84, 92) Paare von in Strom­ steuerschaltung verbundenen Transistoren aufweisen, daß der Kollektor des elften Transistors (T 23) des fünften Logikgatters (80) mit dem ausgewählten Aus­ gang (30) verbunden ist, daß die Basis des elften Transistors (T 23) mit der ersten Spannungsquelle (VREF ₃) verbunden ist, daß die Basis des zehnten Transistors (T 22) mit dem Ausgang des UND-Glieds (28) verbunden ist, daß die Basis eines zwölften Transistors (T 26) des siebten Logikgatters (92) mit dem ausgewählten Ausgang (30) verbunden ist, daß die Basis eines dreizehnten Transistors (T 27) mit einer zweiten Spannungsquelle verbunden ist, daß die Basis eines vierzehnten Transistors (T 24) des sechsten Logikgatters (84) mit dem ausgewählten Aus­ gang (30) verbunden ist, daß die Basis eines fünf­ zehnten Transistors (T 25) mit einer dritten Span­ nungsquelle (VREF ₄) verbunden ist, daß der Kollek­ tor des fünfzehnten Transistors (T 25) mit dem UND- Glied (28) verbunden ist, so daß der Ausgang des UND-Gliedes (28) dem fünften Logikgatter (80) und einem NAND-Glied (26) zugeführt wird, um die Ken­ nungseingangssignale aufzunehmen, und daß der Aus­ gang des NAND-Gliedes (26) mit dem fünften Logik­ gatter (80) verbunden ist, so daß Strom einer ge­ gebenen Menge und Polarität, der dem ausgewählten Ausgang (30) zugeführt wird, einer Spannung eines bekannten Pegels entspricht, falls die Kennung der integrierten Schaltung wiedererkannt wird.