JPS62109139A - マイクロプロセツサの動作解析方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明はマイクロプロセッサの動作を解析するための方
法および装置に関する。ざらに具体的には、マイクロプ
ロセッサのデパックを行うためのシミュレータに関する
。とくに、ブリフェッチ動作をするマイクロプロセッサ
のソフトウェアのデバッグのために使用するものでおり
、シングル・ステップ動作のバス状態を記憶せしめるた
めのシミュレータに関する方法および装置を提供するも
のである。

［従来の技術］ マイクロプロセッサを含む装置においては、複数のステ
ップからなるソフトウェアを実行する場合に、全ステッ
プを完了するまではその間の各ステップごとにおけるレ
ジスタなどの記憶状態を監視することができなかった。

この各ステップごとのレジスタなどの記″臆状態を監視
する動作をシングル・ステップ動作という。

この監視などに使用されるシミュレータは、デバッグさ
れる被測定マイクロプロセッサが接続されたアドレス・
バス、データ・バスおよびコントロール・バス（以下、
バスという。）の信号をシミュレータ本体部にある記憶
装置に記憶し、その記憶した内容を表示して、動作解析
を行なっている。

このバスには、被測定マイクロプロセッサがデータやプ
ログラムを被測定マイクロプロセッサに付属するメモリ
から読出したり書込んだりする信号が伝送されており、
その信号の伝送される順序にしたがって順次その信号を
シミュレータにとり込み、動作解析を行なっている。

しかし、被画定マイクロプロセッサが、ブリフェッチ動
作をする場合には、被測定マイクロプロセッサが命令の
読出しと、その命令を実行したことによって生ずるプロ
グラムを収納するメモリの読出しあるいは書込みのサイ
クルとの間に、その次の命令の読出しサイクルが入る。

ざらに命令の読出す番地が連続でないものの場合には、
ブリフェッチ動作のために実行する必要のない命令の読
出しも行ってしまうから、これもバス上に必られれ、シ
ミュレータの本体部に送られていた。

ここで、ブリフェッチ動作とは、マイクロプロセッサが
、命令を読出しそのつぎにその命令を実行したことによ
って生ずるプログラムを収納するメモリの読出しあるい
は書込む動作をするというように、シリーズに動作をす
るのではなく、この命令の実行をしている間に、つぎの
命令を読出す動作を並行して行うことをいう。

したかつて、ブリフェッチ動作により、処理スピードが
上がる。とくに、１６ビツトのマイクロプロセッサでは
、ブリフェッチ動作をすることができるものが多い。

このようなブリフェッチ動作をする装置を解析する場合
にもシングル・ステップ動作におけるレジスタなどの記
憶状態を監視−するしのかあった。

ブリフェッチ動作における被測定装置のバス状態信号を
第５図に示し説明する。

Ｔ１〜Ｔ４において、“命令１のオペコード°′、（命
令のうち、第１ワード目）、“命令１のオペランド゛′
　（第２ワード目以降〉、命令１の次に処理されるべき
“命令２のオペコードパ、命令１を実行した結果生ずる
データの記・ｌを読出す“命令１によるメモリ・リード
″がそれぞれバス上に必られれる。

ここでシングル・ステップ動作においては、“命令１の
オペコード″、“命令１のオペランド”、“命令１によ
るメモリ・リードのみのバス状態の解析をすることが必
要である。

［発明が解決しようとする問題点］ しかし・ながら、被測定装置のバス上には、第５図に示
すように、命令１に関する情報のみではなく、ブリフェ
ッチ動作によって、次の命令である′“命令２のオペコ
ード″が期間Ｔ３において割込む。この“命令２のオペ
コードパは、シングル・ステップ動作の解析においては
、不必要な情報で必るにもかかわらず、必要とされる命
令１に関する情報と混在してしまい、解析を複雑化し困
難なしのとし、その結果、誤った判断を生ぜしめること
が多かった。

［問題点を解決するための手段］ 本発明はこのような問題点を解決するためになされたも
のでおり、シングル・ステップ動作の解析の命令に関す
る情報以外のブリフェッチ動作によって混在した情報を
排除せしめるようにした。

そのために、１つの命令の先頭にあられれるオペコード
を、シングル・ステップ動作中に検出してオペコード検
出信号を発生し、シングル・ステップ動作の指示信号を
遅延せしめた遅延信号（タイミング制御信号）を得て、
オペコード、オペランドやメモリ・リードなどを含むバ
ス状態信号、オペコード検出信号とともに、タイミング
ル制御信号も記憶し、必要時に読出すようにした。

［作用］ １つの命令の先頭に必られれるオペコードは、シングル
・ステップ動作の最初に１回と、ブリフェッチ動作が行
なわれたことによって、１つの命令の途中において１回
あられれる。この２度目のオペコードはシングル・ステ
ップ動作解析には不必要なものであるから、読出時にお
いて、オペコード検出信号と、タイミング制御信号との
アンドをとった。

このタイミング制御信号は、シングル・ステップ動作を
指示して１つの命令が処理されている間中はずっと存在
する動作指示信号を遅延せしめているために、最初のオ
ペコード検出信号とは、その遅延のために、アンドをと
ることはできず２度目のオペコード検出信号との間でア
ンドが得られる。このアンドが得られたバス状態信号は
排除するようにした。

この結果、シミュレータにおいては、ブリフェッチ動作
によって生じた、シンプル・・ステップ動作の解析にと
って不要となる情報を除いて、解析を容易にし、しかも
速やかで正確な動作解析を可能にせしめた。

［実施例１ 本発明の一実施例を第１図に示し説明する。

第１図において、５は被測定システムに含まれる測定対
客である被測定マイクロプロセッサ、６は被測定マイク
ロプロセッサ５のアクセスによって実行すべき命令や実
行した結果生ずるデータを読出したり書込んだりするた
めのメモリでおる。

１１は被測定マイクロプロセッサ５が接続されたアドレ
ス・バス、データ・バスおよびコントロール・バス（以
下、バスという。）のアクセス信号およびデータ信号（
以下、バスの内容という。）を取り出してバス状態信号
を出力し、ざらにバス内容からバス・サイクル（期間）
を示すバス・サイクル信号と、動作指示信号にもとづい
て被測定マイクロプロセッサ５がシングル・ステップ動
作をしたことを認識するための動作認識信号を出力する
入力回路、１２は被測定マイクロプロセッサ５における
プログラム中の１ステツプのバスの内容を、入力回路１
１を介してバス・サイクル信号の立下り（“’　ｌ−（
”がら“Ｌパへの変換点）でデータを取込み記憶するた
めのバス状態記憶回路である。１３はマイクロプロセッ
サ５が実行する命令、たとえば３ワードからなる命令の
うち第１ワード目（オペコード）を検出し、検出したこ
とを必られすオペコード検出信号を出力するオペコード
検出回路である。１４は被測定マイクロプロセッサ５に
シングル・ステップ動作をせしめる動作指示信号をバス
・サイクル信号の立下りで得て、それを遅延せしめたタ
イミング制御信号を取込み記憶するための制御信号記憶
回路である。１５はシングル・ステップ動作をせよとい
うシングル・ステップ要求信号を受け、オペコード検出
信号と動作認識信号に同期して他の回路をシングル・ス
テップ動作せしめるための動作指示信号を出力するため
のオペコード同期回路である。１６は、オペコード同期
回路１５からの動作指示信号をバス・サイクルの２分の
１の時間だけ遅延せしめてタイミング１１制御信号を得
るための信号遅延回路である。

１７は、バス状態記憶回路１２の記憶内容をトレースす
るための信号を出力するためのトレース制御回路である
。１８はトレース制御回路１７の出力信号を受けて、バ
ス状態記憶回路１２および制御信号記憶回路１４のアド
レスをカウントしてトレース制御回路１７から指示され
たアドレスを出力するためのトレース・カウンタで必る
。２９は１１〜１８を含む本発明に係わる動作解析装置
を特徴づ【ブるシミュレータ・ユニ７１〜部である。３
０は図示されてはいないキーボードからの指示により、
シングル・ステップ動作をせよというシングル・ステッ
プ要求信号を出力し、同時にトレースせよというトレー
ス命令信号を出力し、またはデータを読出せという読出
命令信号を出して、被測定マイクロプロセッサ５の動作
状態をトレースまたは読出しするために、シミュレータ
・ユニット部２９のバス状態記憶回路１２および制御信
号回路１４からの出力であるデータ読出しを受けて、そ
こに含まれるディスプレイ上に表示するためのシミュレ
ータ本体部３０である。

第１図に示した構成図の動作を第２図に示しタイミング
・チャートを用いて説明する。

被測定マイクロプロセッサ５は、期間Ｔ０においては、
動作をしていないアイドル状態におるためにバス状態信
号（ａ）には何も必られれない。

この状態では、バス・４ノイクル信号（ｂ〉、オペコー
ド検出信号（Ｃ）、動作指示信号（ｄ）、タイミング制
御信号（ｅ）および動作認識信号＜ｆ＞はすべて゛′Ｈ
″レベルにあり、トレース・カウンタ１８の出力はない
（ｑ）。

期間Ｔ１の最初にシミュレータ本体部３０よりシングル
・ステップ要求信号およびトレース命令信号が出されて
、オペコード同期回路１５は動作指示信号（ｄ）を発生
（“′［″に）し、それが被測定マイクロプロセッサ５
に印加されると、メモリ６から指示された内容をマイク
ロプロセッサ５から取り出すために、そのバス内容から
入力回路１］によってバス・ナイクル信ｇ（ｂ）を取り
出しく“Ｌ　ＩＴにし〉、それに同期してメモリ６から
の゛命令１のオペコード゛′を読出す（ａ）。そこでバ
ス・サイクル信号を受けたオペコード検出回路１３は、
そのときのバス状態信号である゛命令１のオペコード″
を検出することによって、オペコード検出信号を出力（
“Ｌ″に）する（Ｃ）。

このオペコード検出信号（Ｃ）は、バス・サイクル信＠
（ｂ）が“ＨＪｌになると同時に“ＨＩｆになる。　オ
ペコード同期回路１５の出力である動作指示信号は、信
号遅延回路１６を介してバス・サイクル（１つの期間）
の２分の１だけ遅れて、タイミングν［御信号として制
御信号記憶回路１４に印加される。ここにおいて、バス
・サイクル信号（ｂ）の立下りの時点では、制御信号記
憶回路１４には、タイミング制御信号の“′Ｈ″が印加
されているので、そのＨＰＩを記憶する（ｅ）。

バス状態記憶回路１２には、バス・サイクル信号の立下
りの時点で、バス状態信号（“命令１のオペコード″）
とオペコード検出信号を記憶する。

期ＥＴ１においては、まだシングル・ステップ動作は完
了していないから、シングル・ステップ動作をしたこと
を認識する動作認識信号は入力同市る。

期間Ｔ１の最初において“′Ｌ″なる動作指示信号（ｄ
）を発生したオペコード同期回路１５にオペコード検出
信号（Ｃ）が加えられても、動作認識信号は“Ｈ″のま
まであり、そのオペコード検出信号によっては、オペコ
ード同期回路１５は動作せず動作指示信号はＬ　Ｉｆの
ままである。

期間Ｔ１の最初において、トレース命令信号を受けたト
レースＩ制御回路１７は、同時にバス・サイクル信号の
入力によって、制御信号を出力してトレース・カウンタ
１８を動作せしめて、バス状態記憶回路１２および制御
信号記憶回路１４に記憶すべき場所を指示するトレース
・カウンタ１８の出力であるアドレスへ１　（ｇ）を送
出する。

シングル・ステップ動作の終了するまではバス状態記憶
回路１２および制御記憶回路１４の内容でおるデータの
読出しはなされない。

そこで、被測定マイクロプロセッサ５が発生するバス内
容から入力回路１１が取り出したバス・サイクル信号は
、期間Ｔ１の終りに“ト１″となり期間工２に移行する
。

動作指示信号（ｄ）は“Ｌ”のままであり、バス・サイ
クル信号（ｂ）は期間Ｔ２の初期においてふたたび１１
１　Ｉｆとなる。そこで″命令１のオペランド”（ａ）
をメモリ６から読出す。バス・ナイクル（ｉ号（ｂ）を
受けたオペコード検出回路１３は、そのときのバス状態
信号である“命令１のオペランド”（ａ）を検出するこ
とによって、それがオペコードではないために、その出
力を“′Ｈ゛に保持したままにする（Ｃ）。

オペコード同期回路１５の出力である動作指示信号は、
信号遅延回路１６を介してバス・サイクルの２分の１だ
り遅れて、タイミング制御信号として制御信号記憶回路
１４に印加される。ここにおいて、バス・サイクル信号
（ｂ）の立下りの時点では、制御信号記憶回路１４には
、タイミング制御信号の“Ｌ″か印加されているので、
そのＬ　Ｊｌが記憶される（ｅ）。

バス状態記憶回路１２には、バス・サイクル信号（ｂ）
の立下りの時点で、バス状態信号（“′命令１のオペラ
ンドパ）と“°Ｈ゛′であるオペコード検出信号（Ｃ）
を記・隠する。

期間Ｔ２においては、期間Ｔ１の場合と同様に動作認識
信号（ｆ）は“′Ｈ′′のままであり、またオペコード
同期回路１５は動作せず動作指示信号（ｄ）は“Ｌ　９
１のままである。

トレース制御回路１７は、トレース命令信号およびバス
・サイクル信号（ｂ）の入力によって、制御信号を出力
してトレース・カウンタ１８を動作せしめて、バス状態
記憶回路１２および制御信号記憶回路１４に記憶すべき
場所を指示するトレース・カウンタ１８の出力でおるア
ドレスＡ２（ｑ）を送出する。

期間Ｔ１におけるのと同様に、バス状態記憶回路１２お
よび制御信号記憶回路１４からのデータ読出しは行なわ
れない。

そこで、被測定マイクロプロセッサ５か発生するバス内
容から入力回路１１が取り出したバス・サイクル信号は
、期間Ｔ２の終りにＨＩＩとなり期間Ｔ３に移行する。

期間Ｔ３において、動作指示信号（ｄ）は１１　Ｌ　？
＃のままであり、バス・サイクル信号（ｂ）は期間Ｔ３
の初期において“Ｌ゛となる。そこで“命令２のオペコ
ード゛（ａ〉が、ブリフェッチ動作によってメモリ６か
ら読出される。バス・サイクル信号（ｂ）を受けたオペ
コード検出回路１３は、そのときのバス状態信号（ａ）
でおる“命令２のオペコード″を検出することによって
、バス・サイクル信号（ｂ）が°“Ｌ　ＩＩである期間
、その出力を“Ｌ　＋＋にする（Ｃ）。タイミング制御
信号は′“′Ｌ″で必り、それが制御信号記憶回路１４
に記憶される。

バス状態記憶回路１２には、“″命令２のオペコード”
（ａ）と′Ｌ′′で必るオペコード検出信号（Ｃ）を記
憶する。オペコード検出信号（Ｃ）が１１　Ｌ　＋＋で
おり、タイミング制御信号（ｅ）が（（Ｌ”であること
をバス状態記憶回路１２およ、び制御信号記憶回路１４
に記憶するから、これらを読出すときに、両者がともに
“１−″である場合には、そのデータ“命令２のオペコ
ード゛′は読出ざない。

これによって不要なデータを排除している。

期間Ｔ３においては、期間Ｔ２の場合と同様に、動作認
識信＠（ｆ）は“Ｈ＋＋のままでおり、オペコード同期
回路１５は動作しない。

バス・サイクル信号（ｂ）によって、トレース・カウン
タ１８の出力であるアドレスＡ３　　（Ｃｌ）が送出さ
れる。

バス状態記憶回路１２および制御信号記憶回路１４から
のデータ読出しは行なわれない。

バス・サイクル信号＜　ｂ　＞　ｓ、ｔ、期間Ｔ３の終
りに“Ｈ１９となり、期間工４に移行する。

期間Ｔ４において、動作指示信号（ｄ）は“Ｌパのまま
でおり、バス・サイクル信号（ｂ）は、期間Ｔ４の初期
において“Ｌ″となる。そこでパ命令１によるメモリ・
リード”（ａ）がメモリ６から読出される。バス・サイ
クル信号（ｂ）を受けたオペコード検出回路１３は、そ
のときのバス状態信号（ａ）である“命令１によるメモ
リ・り一ドパを検出することによって、それかオペラン
ドではないために、その出力を“Ｈ９９に保持したまま
にする（Ｃ）。

タイミング制御信号（ｅ）は′Ｌ′′で必り、それがｌ
＋制御信号記゛臣回路１４に記憶される。

バス状態記・填回路１２には、゛′命令１によりメモリ
・リード°′　（ａ）と“Ｈｌ？でおるオペコード検出
信号（ｃ）を記憶する。

期間Ｔ４においては、期間Ｔ３の場合と同様に、動作認
識信＠（ｆ）は（Ｌ　ＨＩｆのままであり、オペコード
同期回路１５は動作しない。バス・サイクル信号（ｂ）
によって、トレース・カウンタ１８の出力であるアドレ
スＡ４　（Ω）が送出される。

バス状態記憶回路１２および制御信号記憶回路１４から
のデータ読出しは行なわれない。

バス・サイクル信ｇ（ｂ）は、期間Ｔ４の終りにｒｉｌ
」１１となり、命令１に関する処理はすべて完了して、
期間Ｔ５に移行する。

期間Ｔ５においては、動作指示信号（ｄ）は′“Ｌ　ｅ
ｔのままでおり、バス・サイクル信号（ｂ）は、期間Ｔ
５の初期において＃　Ｌ　ＩＩとなる。そこで、“第１
割込スタック”（ａ＞をメモリ６に書込む。

ここで、割込スタックとは、シングル・ステップ動作中
に連続動作（アイドル状態も含む）を割込ませて、その
割込み直前のバス内容を一時的に記憶せしめる動作をい
う。本例では、被測定マイクロプロセッサ５としてＭＣ
６８０００（モートローラ社製）を用いた場合を示して
おり、この割込みスタックは第１．第２．第３まであっ
て、第１および第３割込スタックにおいては、所定の命
令のメモリ６における番地を示しており、第２割込スタ
ックにおいては、被測定マイクロプロセッサ５の状態を
示している。

期間Ｔ５において、バス・サイクル信号（ｂ）を受けた
オペコード検出回路１３は、そのときのバス状態信＠〈
ａ〉でおる“第２割込スタック″を検出することによっ
て、それがオペコードではないために、その出力を“Ｈ
Ｔ１のまま保持する（Ｃ）。

タイミング制御信号（ｅ）はｄｄ　Ｌ　ＩＴであり、そ
れかルリ御信号記憶回路１４に記憶される。

バス状態記″匝回路１２には“第２割込スタック″と“
Ｈパであるオペコード検出信号（Ｃ）を記憶する。

Ｉｌ１間Ｔ５においては、期間下、の場合と同様に、動
作認識信号（ｆ）は“Ｈ″のままであり、オペコード同
期回路１５は動作しない。バス・サイクル信号（ｂ）に
よって、トレース・カウンタ１８の出力であるアドレス
Ａ５　（ｑ）が送出される。

バス状態記憶回路１２および制御信号記憶回路１４から
のデータ読出しは行なわれない。

バス・サイクル信号（ｂ）は、期間下５の終りにｔｔ　
ＨＩＴとなり、期間Ｔ６に移行する。

期間Ｔ６においては、期間Ｔ５の“第２割込スタックパ
によってシングル・ステップ動作が終了したので、入力
回路１１からの動作認識信号（ｆ）が“ト１゛から“Ｌ
　ｔｔになることによって、動作指示信号（ｄ）は“′
Ｌ″から“Ｈｔｏに変化する。

バス・サイクル信号（ｂ＞は、期間Ｔ６の初期において
ｔｔ　Ｌ　７１となる。期間Ｔ４において命令１に関す
る処理の完了したことにより割込処理に被測定マイクロ
プロセラ１ｊ′５が移行したことを示すための“割込認
識゛′を必られす信号が必られれる。

バス・サイクル信号（ｂ）を受けたオペコード検出回路
１３は、そのときのバス状態信号（ａ）である“割込認
識″を検出することによって、その出力であるオペコー
ド検出信号（Ｃ）を“Ｈ９９のまま保持する。

タイミング制御信号（ｅ）は期間Ｔ６の終りに近い時点
で１１　Ｌ　Ｉｆから“Ｈ″に移行する。

バス状態記憶回路１２には“割込認識”（ａ）と“Ｈｔ
ｔであるオペコード検出信号（Ｃ）を記憶する。

期間Ｔ６においては、バス・サイクル信号（ｂ）がＩｔ
　Ｌ　＃＃である期間、動作認識信号（ｆ＞は“Ｌ　Ｔ
ｌになり、オペコード同期回路１５が動作して動作指示
信号（ｄ）を“′Ｌ゛′から“Ｈパにする。　バス・サ
イクル信号（ｂ）によって、トレース・カウンタ１８の
出力であるアドレス八６　（ｇ）が送出される。

バス状態記憶回路１２および制御信号回路１４からのデ
ータ読出しは行なわれない。

バス・サイクル信号は、期間Ｔ６の終りに“Ｈｔｔとな
り、期間Ｔ７に移行する。

期間Ｔ７において、動作指示信号（ｄ）は、１１　ＨＩ
ｆのまま保持される。バス・サイクル信号（ｂ）はＩＶ
！間Ｔ７の初期においてＬ”となる。

バス・サイクル信号（ｂ）を受けたオペコード検出回路
１３は、そのときのバス状態信号（ａ）で必る“第２割
込スタックパを検出することによって、その出力である
オペコード検出信号（Ｃ）を′Ｈ゛′のまま保持する。

タイミング制御信号（ｅ）はＨＩＴでおり、それが、ｆ
ｉ制御信号記憶回路１４に記憶される。

バス状態記憶回路１２には、“第２割込スタック”（ａ
）と“′Ｈ″′でおるオペコード検出信号（Ｃ）を記憶
する。

期間Ｔ７においては、動作認識信号（ｆ＞は“Ｈ゛′と
なり、オペコード同期回路１５は動作しない。バス・サ
イクル信号（ｂ）によって、１〜レース・カウンタ１８
の出力であるアドレスＡ７（ｑ）が送出される。

バス状態記憶回路１２および制御信号記憶回路１４から
のデータ読出しは行なわれない。

バス・サイクル信号（ｂ）は、期間Ｔ７の終りに“Ｈ″
となり、期間下８に移行する。

期間下、においで、動作指示信号（ｄ）は、“ＨＩｆの
まま保持される。バス・ナイクル信号は期間Ｔ８の初期
において“Ｌ　１１となる。

バス・サイクル信号（ｂ）を受けたオペコード検出回路
１３は、そのときのバス状態信号（ａ＞′ｃ必る“第２
割込スタック″を検出することによって、それがオペコ
ードではないことがらその出力であるオペコード検出信
Ａ（Ｃ）をＨ１１のまま保持する（Ｃ）。

タイミング制御信号（ｅ）は“′Ｈ゛′で必り、それが
制御信号記憶回路１４Ｇこ記憶される。

以上において、期間下５〜Ｔ８のバス状態記憶回路１２
には、“第３割込スタック゛（ａ）とｒｉ　Ｅｌ　ｒｅ
であるオペコード検出信号（Ｃ）を記憶する。

期間Ｔ８においては、動作認識信号（ｆ）は“ＨＩＩと
なり、オペコード同期回路１５は動作しない。バス・サ
イクル信号（ｂ）によって、トレース・カウンタ１８の
出力でおるアドレスＡ８（ｑ）が送出される。

バス状態記憶回路１２および制御信号記憶回路１４から
のデータ読出しは行なわれない。

バス・サイクル信号（ｂ）は、期間Ｔ８の終りに“Ｈ′
′となり、期間Ｔ９に移行する。アイドル状態を含む連
続動作への移行のための割込処理は終了する。ここにお
いて、必要があれば、図示されてはいないキーボードか
らシミュレータ本体部３０に入力された指示によってバ
ス状態記憶回路１２および制御信号記憶回路１４からの
読出命令信号によりデータ読出しが行なわれて、シング
ル・ステップ動作の解析が可能となる。

以上の動作の結果、バス状態記憶回路１２および制御信
号記憶回路１４の内容は、第３図に示されるようになる
。

第３図において、期間Ｔ　−Ｔ４で命令１の処理が行な
われるが、ブリフェッチ動作のために、・シングル・ス
テップ動作の解析にとっては不要な“命令２のオペコー
ド゛′が期間Ｔ３において挿入されてしまっており、命
令１についての動作解析を困難にしている。この期間Ｔ
３における制御信号記憶回路１４の内容はＬ″となって
いる。期間Ｔ１ｏ以後において、バス状態記憶回路１２
．ｆ−３よび制御信号記憶回路１４の内容を動作解析の
ために読出すときには、この期間Ｔ３において記憶され
たオペコード検出信号“Ｌ　ＩＩと制御信号記憶回路１
４の内容である“Ｌ　ｔｔとをシミュレータ本体部３０
が検出することによって、期間Ｔ３におけるバス状態信
号の“命令２のオペコード゛は読出されることはない。

これによって不要なデータは排除される。

期間下。において、命令１に関するデータの処理か終了
するのでアイドル状態や、シングル・ステップ動作解析
のためのデータ読出しを含む連続動作を割込まぜるため
に、期間下５〜Ｔ８において割込処理が行なわれる。

以上の動作において、第１図に示すメモリ６とシミュレ
ータ本体部３０は、説明の都合上分離したものとして示
したか、実際には一体のものでおる。

また同様に、バス状態記憶回路１２および制御信号記憶
回路１４も、実際には一体のものである。

以上、第１図〜第３図に示した本装置の動作を、４Ａ図
および第４Ｂ図に示すフローチャートにより説明する。

第４Ａ図は、バス状態記憶回路１２および制御信号記憶
回路１４にデータを記憶する手順をあられしたフローチ
ャートである。

入力回路１１からのバス状態信号を受けてオペコード検
出回路１３はオペコードか否かを判断する（Ｓ１０１）
。オペコードならば（’５１０１ＹＥＳ）　、オペコー
ド検出信号を“ｌ−”にする（Ｓ１０２）。

オペコード検出信号“Ｌ　ＩＩまたは“）−ド′を受け
たオペコード同期回路１５は、それが最初のオペコード
検出信号であればＴ１と判断しく５１０４ＹＥＳ）、最
初のオペコード以外の場合にはＴ１ではないと判断する
（３１０４ＮＯ）。

オペコード検出信号がＴ１ではないと判断されると（３
１０４ＮＯ＞　、入力回路１１の出力である動作認識信
号が′Ｌ″でおるか１４　ＨＩＩでおるかを判断する（
３１０６＞。

動作認識信号が′Ｈ″の場合には（３１０６ＮＯ）、オ
ペコード同期回路の出力である動作指示信号を゛［′°
にし、それを信＠遅延回路１６を介して、タイミング制
御信号“Ｌ″を得る（３１０７）。

タイミング制御信号“Ｌ″または“Ｈ゛′が制御信号記
憶回路１４に印加される。それと同時に、バス・サイク
ル信号を含むバス内容を出力する被測定マイクロブロセ
ッ＃′ｊ５は、動作指示信号を受けて動作を開始し、バ
ス・サイクル信号の数を数えることにより、現在の期間
が、Ｔ１〜Ｔ８であるか否かを判断する（３１０８）。

その結果、現在の期間がＴ１〜Ｔ８でない場合には（３
１０８ＮＯ＞　、動作を終了する。

オペコードでないと判断されたときには（３１０１ＮＯ
＞、オペコード検出信号を“ＨＩＩにして３１０４に進
む（３１０３）。

期間がＴ１であると判断されたときには（３１０４ＹＥ
Ｓ）タイミング制御信号を１１　Ｈ１０にして３１０８
に進む（３１０５）。

動作認識信号が“Ｌ　Ｉｆと判断された場合には（３１
０６ＹＥＳ）　、３１０５に進む。

期間がＴ　−Ｔ８でおると判断された場合には（３１０
８ＹＥＳ）　、バス状態記憶回路１２にはバス状態信号
およびオペコード検出信号が記憶され、制御信号記憶回
路１４にはタイミング制御信号が記憶される（３１０９
）。モして３１０１にもどり、つぎの動作に入る。

第４Ｂ図はバス状態記憶回路１２および制御信号記憶回
路１４からデータを読出す場合の手順を必られしだフロ
ーチャートである。

シミュレータ本体部３０に、図示されてはいないキーボ
ードから読出しの指示があると、シミュレータ本体部３
０は読出命令信号を出力して、バス状態記憶回路１２お
よび制御信号記・１回路１４から記憶しているデータを
読出命令信号の指示する番地から読出す。その読出番地
はトレースカウンタ］８の出力（第２図（ｑ）参照）に
より指示されるが、それはまた、期間Ｔ。〜Ｔ９にも対
応しているから（第２図参照）、読出し番地が期間下１
〜Ｔ８（第３図参照）に対応するもので必るか否かを判
断する（Ｓ１２１）。

その判断の結果、Ｔ１〜Ｔ８の期間に対応する番地の読
出し命令である場合には（Ｓ１２１ＹＥＳ）、記憶され
ているオペコード検出信号（第３図）が“′Ｌ″である
か否か判断され（３１２２）、オペコード検出信号が“
Ｌ″であると判断されたならば（３１２２ＹＥＳ）　、
記憶されているタイミング制御信号は“Ｌ　ｔｔか否か
を判断される（Ｓ１２３）。タイミング１ｔ（Ｊ　ｕｌ
ｌ信号が“Ｌ　１１であると判断されると（３１２３Ｙ
ＥＳ）　、その読出番地に対応する期間のバス状態記憶
回路１２および制御信号記憶回路１４からの読出しデー
タはシミュレータ本体部３０においては使用されない（
３１２４）。そして５１２１にもどり、つぎのデータの
読出しが行われる。

期間Ｔ　〜Ｔ８に対応するものではないと判断されると
（３１２１ＮＯ＞、読出したデータの処理はなされない
。

オペコード検出信号が“Ｌ　Ｉｆではないと判断される
と（３１２２ＮＯ＞、その読出番地に対応する期間のバ
ス状態記・臘回路１２および制御信号記憶回路１４から
の読出しデータは、シミュレータ本体部３０に含まれた
ディスプレイ上に表示される（Ｓ１２５＞。そして５１
２１にもどり、つぎのデータの読出しが行われる。

［発明の効果］ 以上の説明から明らかなように、ブリフェッチ動作によ
って挿入されてしまった不要なデータには、特定の符号
（本実施例ではオペコード検出信号および制御記憶回路
１４の内容をともに“′Ｌ゛とした〉をつけることによ
り、データの読出し時にそれを検出し、ディスプレイ上
には表示しないようにすることによって、迅速かつ正確
にシングル・ステップ動作の解析を可能としたものであ
り、穫めて大きな効果を有する。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示す回路構成図、第２
図は第１図に示した装置の動作を説明するためのタイミ
ング・チャート、第３図はバス状態記憶回路１２および
制御信号記憶回路１４の記゛澹内容を説明するための図
、第４Ａ図はデータを記憶する場合のフローチャート、
第４Ｂ図は記憶データを読出す場合のフローチャート、
第５図は従来例を説明するためのバス状態を示す図でお
る。 １１・・・入力回路　　　１２・・・バス状態記１．α
回路１３・・・オペコード検出回路 １４・・・制御信号記憶回路 １５・・・オペコード同期回路 １６・・・信号遅延回路　１７・・・トレース制御回路
１８・・・トレース・カウンタ ２９・・・シミュレータ・ユニット部 ３０・・・シミュレータ本体部。

Claims (3)

【特許請求の範囲】
1. （１）被測定マイクロプロセッサの接続されたバスから
   、前記被測定マイクロプロセッサのアクセス対象となる
   メモリをアクセスするための命令を書込まれたオペコー
   ドとオペランドとデータ信号を含むバス状態信号と、前
   記バス状態信号のサイクルを示すためのバス・サイクル
   信号と、シングル・ステップ動作をすることを指示する
   動作指示信号にもとづき、前記被測定マイクロプロセッ
   サがシングル・ステップ動作をしたことを認識する動作
   認識信号とをとり出して、 前記バス状態信号からオペコードを検出しオペコード検
   出信号を得て、 シングル・ステップ動作を要求するシングル・ステップ
   要求信号を受けて、前記オペコード検出信号と前記動作
   認識信号とに同期して前記動作指示信号を得て、 前記動作指示信号を遅延せしめて、前記動作指示信号の
   発生したサイクルの後半においてタイミング制御信号を
   得て、 トレース命令信号の指示する前記バス状態信号を記憶す
   るメモリのアドレスに前記バス状態信号と前記オペコー
   ド検出信号を書込んで、読出命令の指示するアドレスか
   ら書込まれた前記バス状態信号と前記オペコード検出信
   号を読出し、 前記トレース命令信号の指示する前記タイミング制御信
   号を書込み、読出命令の指示するアドレスから書込まれ
   た前記タイミング制御信号を読出し、 前記バス状態信号を表示するためのシミュレータ本体部
   から前記シングル・ステップ要求信号と、前記トレース
   命令信号と、前記読出命令信号とを出力し、前記読出さ
   れた前記バス状態信号と前記オペコード検出信号と前記
   タイミング制御信号とにおいて、オペコード検出信号と
   タイミング制御信号とを同時に検出したときを除いて、
   前記読出されたバス状態信号を表示することを特徴とす
   るマイクロプロセッサの動作解析方法。
2. （２）被測定マイクロプロセッサの接続されたバスから
   、前記被測定マイクロプロセッサのアクセス対象となる
   メモリをアクセスするための命令を書込まれたオペコー
   ドとオペランドとデータ信号を含むバス状態信号と、前
   記バス状態信号のサイクルを示すためのバス・サイクル
   信号と、シングル・ステップ動作をすることを指示する
   動作指示信号にもとづき、前記被測定マイクロプロセッ
   サがシングル・ステップ動作をしたことを認識する動作
   認識信号とをとり出すための入力手段と、前記バス状態
   信号からオペコードを検出しオペコード検出信号を出力
   するためのオペコード検出手段と、 シングル・ステップ動作を要求するシングル・ステップ
   要求信号を受けて、前記オペコード検出信号と前記動作
   認識信号とに同期して前記動作指示信号を出力するため
   のオペコード同期手段と、前記動作指示信号を遅延せし
   めて、前記動作指示信号の発生したサイクルの後半にお
   いてタイミング制御信号を得るための信号遅延手段と、
   トレース命令信号の指示するアドレスに前記バス状態信
   号と前記オペコード検出信号を書込み、読出命令の指示
   するアドレスから書込まれた前記バス状態信号と前記オ
   ペコード検出信号を読出すためのバス状態記憶手段と、 前記トレース命令信号の指示するアドレスに前記タイミ
   ング制御信号を書込み、読出命令の指示するアドレスか
   ら書込まれた前記タイミング制御信号を読出すための制
   御信号記憶手段と、 前記シングル・ステップ要求信号と、前記トレース命令
   信号と、前記読出命令信号とを出力し、前記読出された
   前記バス状態信号と前記オペコード検出信号と前記タイ
   ミング制御信号とにおいて、オペコード検出信号とタイ
   ミング制御信号とを同時に検出したときを除いて、前記
   読出されたバス状態信号を表示するためのシミュレータ
   本体部とを含むことを特徴とするマイクロプロセッサの
   動作解析装置。
3. （３）前記バス状態記憶手段と前記制御信号記憶手段と
   が一体となつている特許請求の範囲第２項記載のマイク
   ロプロセッサの動作解析装置。