JPS5850051A - デバツグ時のプログラム実行トレ−ス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデバッグ時のプログラム実行トレース方式、さ
らに詳しく言えば、プログラム中の特定の命令の完了を
記憶させて、この記憶された情報によシブバッグ時プロ
グラムがどこまで実行されたかをトレースする方式に関
する。

情報処理装置の制御に使用するプログラムの作成に当っ
ては、一定の処理を行なう小プログラム、例えば加算、
乗算、その信金９複雑でないプログラム、が既に用意さ
れている場合は、上記プログラムにこれ等をプログラム
・ルーチンとして混用するのが昔通である。

この−の、ルーチンを含むプログラムの動作を第１図に
ついて説明する。図において、ＭＰは主プログラム、Ａ
、Ｂはルーチン、ＣはルーチンＢの実行中に使用される
ルーチン（サブルーチン）を示す。主プログラムＭＰ、
ルーチンＡ、Ｂ、　　サブルーチン、Ｃ等は、該当情報
処理装置の記憶装置に格納される。情報処理装置のプロ
セッサは、これヒ連繋する上記記憶装置から主プログラ
ムＭＰの頭初のアドレスよシ命令を順次に読出し、これ
に従って処理を行なう。処理が進行して、主プログラム
ＭＰのアドレス２に達すると、ルーチンＡにジャンプし
てルーチンムの処理を行い、これが終了すると、主プロ
グラムＭＰのアドレス４に摩る。そしてさらに、主プロ
グラムＭＰの処理が進行し、アドレス６に達すると、ル
ーチンＢにジャンプし、ルーチンＢにおいて、処理が進
行し、そのアドレス８に達すると、サブルーチンＣにジ
ャンプして、このサブルーチンＣの処理を行ない、これ
が終了すると、ルーチンＢのアドレス１０に戻シ、ルー
チンＢの処理が終了すると、主プログラムＭＰのアドレ
ス１２に戻り、主プログラムＭＰによる処理が行なわれ
る。

上記は一例を示すに過ぎず、種々の変形がある。

上記において、主プログラムＭＰがルーチンにジャンプ
して、さらに主プログラムに戻ることは複数の個所で行
なわれるのが普通である。このために次のような処理が
行なわれる。

第１図に示す主プログラムＭＰの場合は、アドレス８に
はＪＡＲ（ジャンプ・ツー・ルーチン）命令とルーチン
Ａの先頭のアドレスが格納されている。

主プログラムＭＰのアドレス２の前のアドレス１にはＰ
ＩＩＨ−ムＣＣＸ　（アキュムレータの内容をスタック
・エリアに書込め）命令が格納されている。

従って、アドレスｌの命令がプロセッサに読出されると
、プロセッサはアキュムレータ（１種のレジスタ、この
ときこのアキュムレータには、ル、−チンムの処理終了
後戻るアドレス、すなわちアドレス４の情報を格納して
いる。）の内容をスタック・エリアに書込む。

スタック・エリアは、上記記憶装置の一部に設定した領
域であって、少数のアドレスを有し、ファースト・イン
・ラスト・アウトのメモリとじて動作する。第２図にス
タック・エリアＳＡの概ｌ！ヲ示す。図において、部分
８１．　Ｓｚはそれぞれバイト単位でデータを格納する
。

上記のようにして、スタック・エリア８Ａの部分Ｓ１に
主プログラムＭＰのアドレス４の情報が書込まれる。

アドレスＩＫ格納されている上記のＰＳＨ−ＡＣＣＸ命
令の実行が終了すると、次にアドレス２に格納されてい
るＪＡＲ命令が実行され、プログラムはルーチンＡにジ
ャンプする。

ルーチンムの最終のアドレス３にはＲＴ８（リターン・
ツー・スタック・エリア）命令が格納されており、この
命令によりスタック・エリアＳＡ内のデータを読出す。

スタック・エリア８Ａは上記のようにファースト・イン
・ラスト・アウトのメモリとして構成されているため最
近格納されたデータ、す表わち部分Ｓ１中の主プログラ
ムＭＰのアドレス４が読出され、これによシ、プログラ
ムは主プログラムＭＰに戻る。　スタック・エリアＳム
の部分Ｓ１はクリアされる。

主プログラムＭＰのアドレス６からルーチンＢにジャン
プする場合も、ルーチンＢのアドレス８からサブルーチ
ンＣにジャンプする場合も上記と同様に行なわれる。こ
の場合、主プログラムＭＰのアドレス６からルーチンＢ
にジャンプするとき、上記と同様にスタック・エリアＳ
ムの部分Ｓ１に、主プログラムＭＰの戻るべきアドレス
νの情報が書込まれ、また、ルーチンＢのアドレス８か
らサブルーチンＣにジャンプするとき、部分Ｓ！にルー
チンＢのアドレス１０の情報が書込まれる。

従って、サブルーチンＣの処理を終了し、その最後のア
ドレス９からＲＴ８命令を読出して、スタック・エリア
８ＡＫアクセスしたとき、最近書き込まれた部分Ｓ２の
、ルーチンＢのアドレス１０が読出、されるので、これ
により、処理はルーチンＢのアドレスＩＯＫ戻る。この
とき部分Ｓ２はクリアされる。

それから、ルーチンＢの処理を終了し、その最後のアド
レス１１からＲＴ８命令を読出して、スタック・エリア
８Ａにアクセスしたとき、部分Ｓ２はり１ノ了されてい
るので、記憶されている情報中の最も新しいもの、すな
わち、部分Ｓ１に書込まれている主プログラムＭＰのア
ドレス校の情報が読出され、これにより処理は主プログ
ラムＭＰのアドレスνに戻る。このときスタック・エリ
アＳＡの部分Ｓ１はクリアされる。

従来、主プログラムＭＰからルーチン、さらにサブルー
チンにジャンプし、臀び主プログラムに戻る場合上記の
ようになされた。このため、小さい規模のスタック・エ
リアで十分な利点はあるが、主プログラムＭＰのデバッ
グを行表う場合、スタック・エリアの内容は、主プログ
ラムＭＰ（ルーチン・サブルーチンを除く）の処理中は
クリア状態にあり、プログラムの欠陥（バッグ）によシ
主プログラムＭＰが停止したとき、欠陥が何処にあるか
をトレースすることは、情報が何も残らないので困難で
あった。ルーチンやサブルーチン社通常社バッグは総べ
て除去されていると見られるので、バッグは主プログラ
ムに存在し、主プログラムの走行中停止するのが一般的
であろう。

本発明は、スタック・エリアに格納された情報田グツム
のデバッグ時に、プログラムの欠陥に起因するプログラ
ム走行グ停止の際、プログラムの実行過１１に関する有
効情報を得て、プログラムの走行の状態を解明可能とし
、デバッグの効率を向上させることを目的とするもので
ある。

次に本発明を図面について詳細に説明する。

第３図は、本発明を実施しうるプロセッサＰＵとこれと
連繋する記憶装置の概略を示す図である。主記憶装置Ｍ
にはプログラム等管格納する領域ＭＰムと前記のスタッ
ク・エリアＳムと、本発明によりさらにトレース・エリ
アＴ人と會設定する。プロセッサＰＵは、公知の通常の
プロセッサに対して、比較回路ＣＯＭ？　、特定命令レ
ジスタＳＲ，例えばモード・、レジメ）　ＭＲおよびア
ンド・ゲートムＧから構成されたモード表示手段、トレ
ース・レジスタＴＲを付加して構成されゐ。

トレース・エリアＴムは、少数の情報を格納するファー
スト令イン・ファースト・アウトのメモリとして構成さ
れる。

次に第１図および第３図管参照して、本発明の一実施例
について説明する。

第３図において、プログラム（主プログラム、ルーチン
、サブルーチン等）を主記憶装置Ｍの領領ＭＰＡに格納
する。特定命令レジスタ８ＲＫ上記主プログラムＭＰル
ーチンム、Ｂ等に含まれている特定命令、この場合前記
のＰ８Ｈ−ムＣＣＸ命令を格納する。

モード表示手段に社デバッグ・モードかノーマル・モー
ドかを表示さ仇る。第３図の実施例ではモード・レジス
タＭＲＫ−１’あるいは′″Ｏ＃を設定することにより
それぞれデバッグあるいはノーマルかを表示する。

いま、通常の処理を行なう場合は、モード・レジスタＭ
Ｒに１０１を設定しノーマル・モードを表示させる。そ
うすると、このモード・レジスタＭＲの出力がアンド・
ゲートムＧの一方の入力となるため非導通となり、比較
回路ＣＯＭＰの一致検出出力を阻止して、これを無作用
とする。そして、第１ＷＡＫついて説明した主プｐグラ
ムＭＰ、ルーチンＡ、Ｂ、　　サブルーチンＣが記憶装
置Ｍの領域ＭＰム格納されているから、ヒのプロセッサ
ＰＵが起動されると、まづ主プログラムＭＰの最初のア
ドレスの内容が読出され、その命令がインストラクショ
ン・レジスタＩＲに格納され、諌命令が実行される。こ
の命令の実行が終了すると次のアドレスからその内容を
読出して順次に処理を行永い、プログラムが実行される
。

主プログラムＭＰの実行が進行し、アドレスｌに達すれ
ばアドレスＩＫ格納されているＰ８Ｈ−ムＣＣＸ命令牟
インストラクシロン・レジスタＩＲに読出され、アキエ
ムレータＡＣＣＫプログラム・カウンタＰＣより設定さ
れるアドレス４の情報が前述のように主記憶装置Ｍのス
タック・エリアＳムに書込まれる。

次に、アドレス２に格納されているＪＳＲ命令がインス
トラクション・レジスタ！Ｒに読出され、ルーチンムに
ジャンプする。ルーチンＡの実行が完了すれば、その最
終のアドレス３からＲＴ８命令が読出され、この命令に
よ〕スタック・エリアＳムからアドレス４の情報が読出
される。次にプロセッサＰＵは、　このアドレス４から
主プログラムＭＰの命令を読出して、これを実行する。

ヒのようにプログラムは主プログラムＭＰに戻って実行
される。

以下同様に、前述した通シにプログラムが走行する。こ
のようにして処理が行なわれる。

この際はモード・レジスタＭＰの内容が１０１でアンド
・ゲートムＧの出力（ＩＮＤ）は＠Ｏ”で無作用であシ
、トレース・レジスタＴｎｔｖ内容をトレース・エリア
８ＡＫ書込むことは行なわれない。

デバッグを行なうときは、モード・レジスタＭＲの内容
ｔ＠ｌ’に設定し、デバッグ・モードを表示させる。ア
ンド・ゲー）　ＡＧは一方の入力にモード・レジスタＭ
Ｒの内容′″ｌ”を受けて導通し、比較回路ＣＯＭＰの
一致検出出力は辷れを通過し、指示信号（ＩＮＤ）とし
て作用する。比較回路ＣＯＭＰはインストラクシ曹ン・
レジスタＩＲの内容と特定命令レジスタ８Ｈの内容を比
較し、一致していれば″ｌ”を、不一致ならば１０ｍを
出力する。いま、特定命令レジスタＳＲには１、特定命
令としてＰ８Ｈ−ムＣＣＸ命令が格納されている。

主プログラムＭＰＯ頭初から、アドレス１　Ｏ＠［テハ
、上記Ｐ８Ｈ−ＡＣＣＸ命令が格納されていないので１
１四グラムはノーマル・モードと全く同様に走行する。

しかしアドレスＩにおいて、インストラクショｙ−レジ
）＜夕ＩＲＪＣＰ８Ｈ−ムｃｃｘ命令が読出されると、
比較回路ＣＯＭＰは一致を検出し＠ｌ＃を出力し、この
一致検出信号＠ｌ”は、アンド・ゲー）　ＡＧを通過し
、指示信号（ＩＮＤ）として作用する。

上記Ｐ８Ｈ−ムｃｃｘ命令にょ９、アキュムレータＡＣ
Ｃの内容（アドレス４の情報）はスタック・エリア８Ａ
Ｋ書込まれる。このとき、アキュムレータＡＣＣの上記
の内容（アドレス４の情報）は０、トレース・レジスタ
ＴＲＫも転送され格納される。この命令の実行によシ、
スタック・エリアＳムの書込みが終了すると、上記指示
信号（ＩＮＤ）め指示に基づいて、続いて、トレース・
レジスタＴＲの内容（アドレス４）を、主記憶装置ｙの
トレース・エリアＴムに書込む処理が行なわれる。この
処理が終ると、プログラムは次のアドレス２に進み、骸
アドレス２の命令（Ｊ８１１）を読出して、この命令を
実行して、ルーチンＡＫジャンプ子る。

このように、第１図に例示したように、プログラムをジ
ャンプさせ、再び戻す場合には、ｐａｍ−ムｃｃ’ｘ命
令により戻すアドレスをスタツ夛・エリア８ムに書込む
が、本発明によればこのアドレスはまた上記の通りトレ
ース・エリアＴＡＫも書込まれる。

トレース・エリアＴムはファースト・イン・ファースト
・アウトのメモリとして構成され、かつ、少数の一定数
のバイト（例えば上記アドレス情報）を書込むことがで
き、トレース・エリア！ムに、上記一定数のバイト（ア
ドレス情報）が書込まれ良状態において、新しい書込み
情報が入力すると、最も古く書込まれた情報をクリアし
て、最新の情報を書込むよう罠なされている。

いま、例えば第１図に示す主プログラムＭＰのデバッグ
中、すなわちデバッグ・モードでプログラム実行中にプ
ログラムの走行が停止したとする。

そうすると、トレース・エリアＴＡ　Ｋ　１＄−！　す
れている情報を読出す。この読出し情報中の最新に書込
′會れた情報として、例えばアドレス礁があれば、主プ
四グラムＭＰｏＩｔ初からアドレス１ｔでの間に社欠陥
のないことが判明する。また、例えば、アドレスνが書
込まれていれば頭初からアドレス５壜では欠陥のないこ
とが判明する。

以上本発明の一実施例を説明したが、本発明はその技術
的範囲内で種々の変形が可能である。上記実施例におい
てはモード表示手段として、モード・レジスタＭＲおよ
びアンド・ゲートＡＧを使用したが、その代シに比較回
路ＣＯＭＰの比較出力を単に切替えるスイッチなどを使
用することもでき、デバッグ・モードにおいて特定命令
レジスタ８ＲＫ格納する命令として上記のＰ８Ｈ−ムＣ
Ｃｘ命令と異る命令を使用することも可能である。

本発明によれば、プログラム実行時にノーマル・モード
とデバッグ・モードを設け、デバッグ・モード時のみブ
ーグラム実行のトレースをとることによりデバッグ中の
プログラムに対してのみトレースをと９、このトレース
情報からプログラムの走行の状態を解明し、走行プログ
ラムの欠陥のある部分と欠陥のない部分との切り分けが
可能となり、デバッグが容易となる効果がある。なお本
発明の実施に当夛、プロセッサに付加すべきハードウェ
アの量は少なく、を九、トレース・エリアも小規模でよ
いから記憶装置に対して殆んど負荷とならない利点があ
る。

【図面の簡単な説明】

第１図はルーチンを含むプログラムの動作説明図、第２
図はスタック・エリアの構成を示す図、第３図は本発明
を実施し得るプロセッサとこのプロセッサと共同動作す
る主記憶装置の一例の構成図である。 ＭＰ・・・主プログラム、Ａ、Ｂ・・・ルーチン、Ｃ・
・・サブルーチン、１〜１２・・・プログラム中の命令
のアドレス、Ｍ・・・記憶装置、ＰＵ・・・プロセッサ
、ＩＲ・・・インストラクション・レジスタ、ＣＯＭＰ
・・・比較回路、８Ｒ・・・特定命令レジスタ、ＭＲ・
・・モード・レジスタ、ＡＧ・・・アンド・ゲー）、Ａ
ｃｅ・・・アキエムレータ、ＴＲ・・・トレース・レジ
スタ、８Ａ・・・スタック中エリア、８１　、８２・・
・スタック・エリアの部分、Ｔム・・・トレース・エリ
ア。 特許出願人　　富士通株式会社 代理人弁理士　　玉　蟲　久　五　部 （外３名）

Claims (1)

【特許請求の範囲】
1. プロセッサに、特定命令を格納する特定命令レジスタと
   インストラクション・レジスタの内容を上記特定命令レ
   ジスタの内容に比較して一致を検出する比較回路とモー
   ド表示手段とを付加するとともに、上記プロセッサと共
   同する記憶装置にトレース・エリアを設定し上記モード
   表示手段がノーマル・モードを表示しているときは上記
   比較回路の出力を無作用として、上記プロセッサに格納
   されたプログラムをノーマル・モードで実行するが、デ
   バッグ・モードを表示しているときは上記比較回路の一
   致検出出力を有効とし、上記特定命令レジスタに格納さ
   れたＰ８Ｈ−ムＣＣＸ命令（アキュムレータの内容をス
   タック・エリアに書き込む命令）ｔ−上記プログラムか
   ら上記インストラクション・レジスタに読出した際、上
   記命令によタアキュムレータの内容をスタック・エリア
   に書込むとともに、上記比較回路から送出される一致信
   号により、アキュムレータの上に内容を上記トレース・
   エリアに書込む制御を行表い、上記プログラムの走行が
   停止したとき、トレース・エリアの内容により上記プロ
   グラムの実行状態をトレースすることを特徴とするデバ
   ッグ時のプログラム実行トレース方式。