JPH02127740A - エミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレータに関し、例えばデバッグ対象プロ
グラムに含まれる所要処理ルーチンの実行時間の計測に
適用して有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータ応用機器（以下単にターゲットシ
ステムとも記す）の開発において、そのシステムデバッ
グやシステム評価を行うためのエミュレータは、ターゲ
ットシステムのためのマイクロコンピュータもしくマイ
クロプロセッサ（以下単にターゲットプロセッサとも記
す）の機能を代行しながらソフトウェアデバッグもしく
はシステムデバッグを支援する。

エミュレータは、ターゲットプロセッサと同等のマイク
ロコンピュータやプロセッサ（以下単にエミュレーショ
ンプロセッサとも記す）を備え、ターゲットシステムに
おけるターゲットプロセッサ搭載領域にコネクタやケー
ブルを介してインタフェースされ、このターゲットプロ
セッサにソフトウェアデバッグ対象とされるプログラム
を実行させてターゲットシステムを代行制御する。この
とき、デバッグ対象プログラムの内容を任意に変更した
りして、その制御状態をトレースし、所定のブレークポ
イントでそのトレース結果を確認可能にしながらターゲ
ットシステムのソフトウェアデバッグを支援する。

ところで、システムデバッグに際してデバッグ対象プロ
グラムのスループットを評価するような場合には、その
プログラムに含まれる部分的な処理ルチーンの実行時間
を計測したりすることが必要になる。この点に関し従来
は、計測対象とする処理ルーチンの動作プログラムにお
ける゛先頭アドレスと最終アドレスをプログラマブルに
設定し、設定された先頭アドレスが検出されたときに計
時回路を動作させ、その計時動作を最終アドレスの検出
に基づいて停止させるような機能が設けられていた。

尚、エミュレータについて記載された文献の例としては
昭和５９年１１月３０日オーム社発行のｒＬＳＩハンド
ブック」第５６２頁から第５６３頁がある。

〔発明が解決しようとする課題〕

ところで、エミュレーションプロセッサが所定の処理ル
ーチンを実行しているとき、ターゲットシステム側から
不規則に割込みが入ったり、あるいはサブルーチンコー
ルにより、他の処理ルーチンに分岐することが予想され
るが、従来のように実行時間を計測したい処理ルーチン
に応するプログラムの先頭アドレスと最終アドレスとに
基づいて時間を計測する構成では、着目ルーチンに応す
るプログラムが割込みやサブルーチンコールにより分岐
されても最終アドレスに到達しない限り計数動作は継続
されることになり、所定ルーチンに応するプログラムの
実行時間を正確に計測することができないという問題点
が本発明者によって見出された。

本発明の目的は、所定ルーチンに応するプログラムの実
行時間を正確に計測することができる機能を備えたエミ
ュレータを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、エミュレーションプロセッサのための動作プ
ログラムを格納するアドレス空間と重複する空間に記憶
手段を配置し、所定の動作プログラム格納空間とその他
の空間とを識別するためにその記憶手段に設定されたデ
ータが動作プログラムのアクセスに並行して読み出され
るとき、この読み出しデータに基づいて計数手段による
計数動作を制御するようにするものである。

動作プログラムのアクセスに並行して読み出される情報
に基づき計数手段の動作が制御されるとき、システムデ
バッグの性質上１着目すべき動作プログラム格納領域が
当該領域以外の命令実行によって書き換えられたり読み
出されたりすることによる計数手段の不所望な動作を抑
制するには、記憶手段から読み出した情報を計数手段に
与える経路、又はエミュレーションプロセッサから出力
されるアドレス信号を上記記憶手段に与える経路に、動
作プログラムのフェッチサイクル指示信号により制御さ
れるゲート手段を介在させたり、また、上記計数手段を
、実行時間を計測したい処理ルーチンに応するプログラ
ム格納領域の先頭アドレスが検出されてから、そのプロ
グラム格納領域の最終アドレスが検出されるまでの範囲
で、上記記憶手段から出力されるデータに基づいて計数
動作を停止／起動制御するように構成することができる
。

（作　用〕 上記した手段によれば、実行時間を計測したいルーチン
に応するプログラムの実行中に９割込みやサブルーチン
コールが発生して、処理プログラムのアドレスが計測対
象プログラムのアドレス領域から逸脱すると、計測対象
プログラム空間とその他の空間とを識別するためのデー
タを保有する記憶手段はそのプログラムフェッチアドレ
スの状態変化に応じて変化されるデータを読み出して計
数動作を停止する。割込みやサブルーチンから元のプロ
グラムに復帰されると、この状態変化を読み出しデータ
に反映するその記憶手段の出力データが計数手段の動作
を再開させる。これにより、計測対象とするプログラム
の実行時間だけが計数手段で計測され、所望ルーチンに
応するプログラムの実行時間を正確に計測することを達
成するものである。

〔実施例〕

第４図には本発明の一実施例であるエミュレータの概略
ブロック図が示されている。同図に示されるエミュレー
タ１は、特に制限されないが、エミュレーションボッド
３から引き出されたインタフェースケーブル２を介して
ターゲットプロセッサ搭載領域７に結合され、このエミ
ュレーションボッド３には、ターゲットプロセッサと同
等の制御機能や周辺機能を持つエミュレーションプロセ
ッサ４を備える。このエミュレーションプロセッサ４は
、特に制限されないが、ターゲラ１−プロセッサの論理
を所望に追加変更してエミュレータ本体６と信号をやり
とりしながらターゲットシステム５を代行制御可能に構
成されている。

上記エミュレータ本体６にはターゲットシステム５とエ
ミュレーションプロセッサ４とがやりとりする情報や、
エミュレーションプロセッサ４の内部状態に応する情報
がエミュレーションバス８に与えられ、また、このエミ
ュレーションバス８を介してエミュレーションのための
各種制御信号や情報がエミュレータ本体６からエミュレ
ーションプロセッサ４に与えられるようになっている。

エミュレーションバス８は、セレクタ９を介して共有バ
ス１０に選択接続可能とされ、この共有バス１０には、
ターゲットシステム５におけるデータメモリやプログラ
ムメモリを代行するためのＲＡＭで成るような代行メモ
リ１１並びにエミュレーションの開始条件などが設定さ
れるコントロールレジスタ１２などを含むエミュレーシ
ョン回路１３と、エミュレーションプロセッサ４の制御
状態やエミュレーションバス８の状態を監視してその状
態が予め設定されている状態に到達したときにエミュレ
ーション動作をブレークするためのブレークコントロー
ル回路１４と、エミュレーションバス８に与えられるデ
ータやアドレスさらには制御情報を逐次トレースして蓄
えるトレース回路１５と、所望の処理ルーチンに応する
プログラム実行時間を計測するための計測回路２０など
が夫々結合される。上記共有バス１ｏはセレクタ９を介
してコントロールバス１６に選択接続可能とされ、この
共有バス１０に接続されたエミュレーション回路１３．
ブレークコントロール回路１４、トレース回路１５、及
び計測回路２０などは、上記コントロールバス１６を通
じてコントロールプロセッサ１７の制御を受けるように
なっている。

上記コントロールバス１６はシリアルインタフェースの
ようなホストインタフェース１８を介してシステム開発
装置１９と接続され、上記コン１へロールプロセッサ１
７はそのシステム開発装置１９から与えられるコマンド
や各種制御情報に基づいてエミュレータ本体６を制御す
る。

第１図には上記エミュレータ１における計測回路２０の
一例が示される。

第１図において共有データバスＩＯＣは、データセレク
タ９Ｄを介してエミュレーションデータバス８Ｄ又はコ
ントロールデータバス１６Ｄに選択接続可能にされ、ま
た、共有アドレスバス１゜Ａは、アドレスセレクタ９Ａ
を介してエミュレーションアドレスバス８Ａ又はコント
ロールアドレスバス１６Ａに選択接続可能にされている
６尚、データセレクタ９Ｄ及びアドレスセレクタ９Ａは
コントロールプロセッサ１７が制御する。

共有データバス１０Ｄ及び共有アドレスバス１０Ａなど
に結合された上記計測回路２０は、特に制限されないが
、実行時間を計測したい所望の処理ルーチンに応する一
連の動作プログラムの実行時間を計測するために計時回
路２１を持つ。この計時回路２１はエミュレータ１内部
の動作基準クロックに対して所定の関係を持つクロック
信号ＣＬＫを計数して計時する。実行時間を計測したい
一連の動作プログラムの先頭アドレスはコントロールプ
ロセッサ１７のアクセスにより先頭アドレス検出回路２
２に設定される。この先頭アドレス検出回路２２は、コ
ントロールプロセッサ１７に設定された先頭アドレスを
、エミュレーション動作においてエミュレーションプロ
セッサ４が出力するアドレス信号と比較し、一致する場
合に先頭アドレス一致信号ＳＡＣをアサートする。計時
回路２１は、特に制限されないが、この先頭アドレス一
致信号ＳＡＣがアサートされることを計数動作開始の必
要条件とする。実行時間を計測したい一連の動作プログ
ラムの最終アドレスはコントロールプロセッサ１７のア
クセスにより最終アドレス検出回路２３に設定される。

この最終アドレス検出回路２３は、コントロールプロセ
ッサ１７に設定された最終アドレスを、エミュレーショ
ン動作においてエミュレーションプロセッサ４が出力す
るアドレス信号と比較し、一致する場合に最終アドレス
一致信号ＥＡＣをアサートする。計時回路２１は、特に
制限されないが、この最終アドレス一致信号ＥＡＣがア
サートされることを計数動作停止の必要条件とする。

第１図において共有アドレスバスＩＯＡ及び共有データ
バス１０Ｄなどに結合された領域識別メモリ２４は、エ
ミュレーションプロセッサ４のための動作プログラムを
格納するアドレス空間と同一空間に配置されたＲＡＭ　
（ランダム・アクセス・メモリ）で成る０例えばこの領
域識別メモリ２４は１代行メモリ１１と同じアドレス空
間に配置されている。領域識別メモリ２４には、実行時
間を計測したい所望の処理ルーチンに応する一連の動作
プログラムの格納空間とその他の空間とを識別するため
の識別情報が、コントロールプロセッサ１７のアクセス
制御に基づいて予め格納される。

この識別情報は、特に制限されないが、個々のアドレス
に対して１ビツトの情報とされる０例えば第２図に示さ
れるように、１６進数表示で＄００００から＄ＦＦＦＦ
までのアドレス空間を持つ代行メモリ１１の領域ＵＰＧ
Ｍにターゲットシステム５のための動作プログラムが格
納される場合、当該領域ＵＰＧＭに格納された動作プロ
グラムのうちの実行時間を計測したい所望の処理ルーチ
ンに応する一連の動作プログラムの格納空間（以下単に
着目プログラム格納空間とも記す）をＭＤＬとすると、
１６進数表示で＄００００から＄ＦＦＦＦまでのアドレ
ス空間を持つ識別メモリ２４において、その着目プログ
ラム格納空間ＭＤＬと同じアドレス領域域にビット「１
」が設定され、その他の領域にはビットｒＯＪが設定さ
れる。したかって、エミュレーション動作中にエミュレ
ーションプロセッサ４から出力されるアドレス信号がそ
の着目プログラム空間ＭＤＬをアクセスするアドレスに
一致する場合、斯る識別メモリ２４から読み出される識
別情報はビット［１」とされる。

領域識別メモリ２４から読み出される識別情報ＭＣＭは
コントロールラッチ２５を介して計時回路２１に供給さ
れる。計時回路２１は、ビットｒＯＪの識別情報ＭＣＭ
が供給されると、計数動作を行っている計時回路２１の
計数動作を一旦停止し、その後ビット「１」の識別情報
ＭＣＭが供給されると計時回路２１の計数動作を再開す
る。

したがって実行時間を計測したい所望の処理ルーチンに
応する一連の動作プログラムの実行が開始された後、タ
ーゲットシステム側から割込みが入ったり、サブルーチ
ンコール ログラムが他の処理ルーチンに分岐すると、分岐先の処
理が終了して再び当該着目プログラムに復帰されるまで
計時回路２１による計数動作が中断され、そのような分
岐処理や分岐先の処理時間は計時回路２１による計数値
には含まれなくなる。

上記コントロールラッチ２５は、システムデバッグの性
質上１着目すべき動作プログラム格納領域ＭＣＭが当該
領域以外の命令実行によって書き換えられたり読み出さ
れたりするときに、途中で一旦停止されている計時回路
２１が誤って計数動作を開始しないようにするためのゲ
ートとして機能し１例えばエミュレーションプロセッサ
４による動作プログラム特にオペコードのフェッチサイ
クルであることを示すロード・インストラクション・レ
ジスタ信号ＬＩＲにて制御され、このロード・インスト
ラクション・レジスタ信号ＬＩＲがオペコードフェッチ
サイクルを指示するレベルとされる場合に入力データを
ラッチし、それ以外の場合には入力ゲートは閉じられて
いる。

計時回路２１の出力は、上記最終アドレス検出信号ＥＡ
Ｃがアサートされることに呼応してデータをラッチする
データラッチ２６に与えられる。

このデータラッチ２６は、共有データバス１０Ｄ及び共
有アドレスバスＩＯＡを介してコントロールプロセッサ
１７にてアクセス可能とされる。

第３図には計時回路２１の詳細な一例が示されている。

同図に示される計時回路２１は、上記クロック信号ＣＬ
Ｋを計数するカウンタ３ｏを備え、このカウンタ３０の
計数動作を開始したり停止したりするための制御端子Ｃ
には、特に制限されないが、２人力形式のアンドゲート
３１の出力信号が供給さ゛れる。このアンドゲート３１
の一方の入力端子には、上記コントロールラッチ２５を
介して識別情報ＭＣＭが供給される。またアンドゲート
３１の他方の入力端子には、フリップフロップ３２の出
力端子Ｑが結合される。このフリップフロップ３２は、
セット端子Ｓにハイレベルに７サートされた先頭アドレ
ス検出信号ＳＡＣが供給されることによりセット状態と
され、これによりその出力端子Ｑからハイレベルの信号
を出力する。

したがって１着目プログラム格納室間ＭＤＬの先頭アド
レスが先頭アドレス検出回路２２にて検出され、且つ、
これに並行して領域識別メモリ２４から読み出されるビ
ット「１」の識別情報ＭＣＭがコントロールラッチ２５
からアンドゲート３１に供給されると、上記カウンタ３
０は計数動作を開始する。カウンタ３０が計数動作を開
始した後。

識別情報ＭＣＭがビット「０」にされるとカウンタ３０
はその計数動作を一旦停止し、その後識別情報ＭＣＭが
ビット「１」にされるとカウンタ３０は計数動作を再開
する。セット状態のフリップフロップ３２は、そのリセ
ット端子Ｒにハイレベルにアサートされた最終アドレス
検出信号ＥＡＣが供給されることによってリセットされ
、これによりその出力端子Ｑの出力信号レベルがローレ
ベルに反転される。この結果、カウンタ３０は計数動作
を停止する。このようにしてカウンタ３０の計数動作が
停止されるとき、ハイレベルに７サートされた最終アド
レス検出信号ＥＡＣはデータラッチ２６にも供給され、
これによってデータラッチ２６はそのときのカウンタ３
０の計数値をラッチする。カウンタ３０のリセットは、
特に制限されないが、ハイレベルにアサートされた最終
アドレス検出信号ＥＡＣで行ったり、或いはブレーク後
におけるコントロールプロセッサ１７の制御で行うこと
ができる。データラッチ２６にラッチされた計数値は１
次のデータがラッチされる前にコントロールプロセッサ
１７が所定の記憶領域に退避させ或いは読み込む、この
ようにして得られた計数値は、コントロールプロセッサ
１７にて、もしくはシステム開発装置１９にて着目プロ
グラムの実行時間データとして処理される。

上記実施例によれば以下の作用効果を得るものである。

（１）エミュレーションプロセッサ４のための動作プロ
グラムを格納するアドレス空間と同一空間に領域識別メ
モリ２４を配置し、実行時間を計測したい所望の処理ル
ーチンに応する一連の動作プログラムの格納空間とその
他の空間とを識別するためにその領域識別メモリ２４に
予め設定した識別情［ＭＣＭが動作プログラムのアクセ
スに並行して読み出されるとき、この識別情報ＭＣＭを
受ける計時回路２１は、ビット「０」の識別情報ＭＣＭ
が供給されると、計数動作を行っている計時回路２１の
計数動作を一旦停止し、その後ビット「１」の識別情報
ＭＣＭが供給されると計時回路２１の計数動作を再開す
る。したがって、実行時間を計測したい所望の処理ルー
チンに応する一連の動作プログラムの実行が開始された
後、ターゲットシステム５側から割込みが入ったり、サ
ブルーチンコールにより、その着目プログラムが他の処
理ルーチンに分岐すると、分岐先の処理が終了して再び
当該着目プログラムに復帰されるまで計時回路２１によ
る計数動作が中断され、そのような分岐処理や分岐先の
処理時間は計時回路２１による計数値には含まれなくな
る。これにより、所定ルーチンに応するプログラムの実
行時間を正確に計測することができるようになり１着目
プログラムのスループットに対する評価を容易且つ確実
に行うことができる。

（２）領域識別メモリ２４から読み出される識別情報を
計時回路２１に与えるための信号経路に、ロード・イン
ストラクション・レジスタ信号ＬＩＲにて制御されるゲ
ートとして機能するフントロールラッチ２５を設けると
、このコントロールラッチ２５は、システムデバッグの
性質上、着目すべき動作プログラム格納領域ＭＤＬが当
該領域以外の命令実行によって書き換えられたり読み出
されたりするときに、途中で一旦停止されている計時回
路２１が誤って計数動作を再開してしまうことを防止す
る。

（３）領域識別メモリ２４のほかに、先頭アドレス検出
回路２２及び最終アドレス検出回路２３を利用すると、
言い換えるなら、第３図に示されるように、実行時間を
計測したいプログラムを格納した領域の先頭アドレスが
検出されてから、そのプログラム格納領域の最終アドレ
スが検出されるまでの範囲内で、上記領域識別メモリ２
４から出力されるデータに基づいて計数動作を停止／起
動制御するように計時回路２１を構成すると１着目すべ
き動作プログラム格納領域ＭＤＬ以外の領域のプログラ
ム実行中に当該領域ＭＤＬにおける途中の処理ルーチン
に分岐するような動作が行われても、計時回路２１が不
所望に動作されることはなく、斯る不所望な計時動作が
正規の計時動作に加算されてしまう虞を防止することが
できる。

（４）上記作用効果（２）、（３）より、着目プログラ
ムの実行時間を正確に計測するという点に一層の確実性
を持たせることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明は上記実施例に限定されるも
のではなくその要旨を逸脱しない範囲において種々変更
することができる。

例えば上記実施例では説明した先頭アドレス検出向路２
２や最終アドレス検出回路２３は必ずしも必要とはされ
ない、これらを用いない場合には。

上記した不利益を被ることを考慮しなければならないが
、それらに代えエミュレーションの制御条件やブレーク
条件を利用して対処することもできる０例えば先頭アド
レスをエミュレーション回路に設定し、また、最終アド
レスをブレークコントロール回路に設定する。これによ
り、エミュレーションプロセッサの出力アドレス信号が
所定のエミュレーション条件に一致したとき計時動作が
開始され、所定のブレーク条件に一致したとき計時動作
が終了される。その間に発生する割込みなどに対しては
上記実施例同様に領域識別メモリで対処する。また、領
域識別メモリに設定される識別情報は１ビット単位のデ
ータに限定されず適宜変更可能である。

また、ロード・インストラクション・レジスタ信号ＬＩ
Ｒのような制御信号を受けるゲート手段は、領域識別メ
モリのデータ出力側に設ける構成に限定されず、アドレ
ス信号の入力側に配置してもよい。

また、計時回路の出力は上記実施例で説明したデータラ
ッチが受ける構成に限定されず、計数値を逐次表示する
ような表示機器やデイスプレィに送るようにしてもよい
。

そして、エミュレータには必ずしもコントロールプロセ
ッサが設けられている必要はなく、エミュレーションプ
ロセッサがこれを兼ねることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である割込みやコールルー
チンによる処理時間を全て取り除いた所要処理ルーチン
の実行時間計測に適用した場合について説明したが、コ
ールされるプログラムの一部を含めた処理時間の計測な
ど任意のプログラム実行時間の計測に広く適用すること
ができる。本発明は少なくともターゲットシステムを代
行制御してシステムデバッグする条件のものに適用する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、エミュレーションプロセッサのための動作プ
ログラムを格納するアドレス空間と重複する空間に記憶
手段を配置し、所定の動作プログラム格納空間とその他
の空間とを識別するためにその記憶手段に設定されたデ
ータが動作プログラムのアクセスに並行して読み出され
るとき、この読み出しデータに基づいて計数手段による
計数動作を制御するようにするから、実行時間を計測し
たい所望の処理ルーチンに応する一連の動作プログラム
の実行が開始された後、ターゲットシステム５側から割
込みが入ったり、サブルーチンコールなどにより、その
着目プログラムが他の処理ルーチンに分岐すると、分岐
先の処理が終了して再び当該着目プログラムに復帰され
るまで計数手段による計数動作が中断され、そのような
分岐処理や分岐先の処理時間は計数手段による計数値に
は含まれなくなる。これにより、所定ルーチンに応する
プログラムの実行時間を正確に計測することができるよ
うになり１着目プログラムのスル−プットに対する評価
を容易且つ確実に行うことができるという効果がある。

また、記憶手段から読み出した情報を計数手段に与える
経路、又はエミュレーションプロセッサから出力される
アドレス信号を上記記憶手段に与える経路に、動作プロ
グラムのフェッチサイクル指示信号により制御されるゲ
ート手段を介在させたり、上記計数手段を、実行時間を
計測したい処理ルーチンに応するプログラム格納領域の
先頭アドレスが検出されてから、そのプログラム格納領
域の最終アドレスが検出されるまでの範囲内で、上記記
憶手段から出力されるデータに基づいて計数手段の計数
動作を停止／起動制御することにより。

動作プログラムのアクセスに並行して読み出される情報
に基づき計数手段の計数動作を制御する上において、シ
ステムデバッグの性質上、着目すべき動作プログラム格
納領域が当該領域以外の命令実行によって書き換えられ
たり読み出されたりすることによる計数手段の不所望な
動作を防止することができ、その結果、着目プログラム
の実行時間を正確に計測するという点に一層の確実性を
持たせることができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るエミュレータにおける
計測回路の一例を示すブロック図、第２図は計測回路に
含まれる領域識別メモリにおけるアドレス空間の一例を
示す説明図。 第３図は計測回路に含まれる計時回路の一例を示すブロ
ック図。 第４図は本発明の一実施例であるエミュレータの概略ブ
ロック図である。 １・・・エミュレータ、４・・・エミュレーションプロ
セッサ、５・・・ターゲットシステム、１１・・・代行
メモリ、１７・・・コントロールプロセッサ、２ｏ・・
・計測回路、２１・・・計時回路、２２・・・先頭アド
レス検出回路、２３・・・最終アドレス検出回路、２４
・・・領域識別メモリ、２５・・・コントロールラッチ
、２６・・・データラッチ、ＬＩＲ・・・ロード・イン
ストラクション・レジスタ信号、ＳＡＣ・・・先頭アド
レス検出信号、ＥＡＣ・・・最終アドレス検出信号、Ｍ
ＣＭ・・・識別情報、３０・・・カウンタ、３１・・・
アンドゲート、３２・・・フリップフロップ。 ＼２０ 第 図

Claims (1)

1. 【特許請求の範囲】 １、ターゲットシステムを代行制御するエミュレーショ
   ンプロセッサを備えたエミュレータにおいて、エミュレ
   ーションプロセッサのための動作プログラムを格納する
   アドレス空間と重複する空間に配置された記憶手段と、
   所定の動作プログラム格納空間とその他の空間とを識別
   するためにその記憶手段に設定されたデータが動作プロ
   グラムのアクセスに並行して読み出されるとき、この読
   み出しデータに基づいて動作が制御される計数手段を含
   むエミュレータ。 ２、上記記憶手段から読み出した情報を計数手段に与え
   る経路、又はエミュレーションプロセッサから出力され
   るアドレス信号を上記記憶手段に与える経路に、動作プ
   ログラムのフェッチサイクル指示信号により制御される
   ゲート手段を介在させた請求項１記載のエミュレータ。 ３、所望の動作プログラム格納空間の先頭アドレスのア
   クセスを検出する先頭アドレス検出手段と、当該所望の
   動作プログラム格納空間の最終アドレスのアクセスを検
   出する最終アドレス検出手段を備え、上記計数手段は、
   先頭アドレス検出手段にて先頭アドレスが検出された後
   に、上記最終アドレス検出手段にて最終アドレスが検出
   されるまでの間、上記記憶手段から出力されるデータに
   基づいてその計数動作の停止／起動が制御されるように
   されて成る請求項１又は２記載のエミュレータ。