JPS6226546A - 実行バスサイクルトレ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プリフェッチ動作を有する１６ピツトＣＰＵ
に対応したトレース回路に関する。

（従来の技術） マイクロプロセッザ応用機器に使用されているマイクロ
プロセッサ（ターゲット・マイクロプロセッサ）の動作
をインサーキット方式で検査するマイクロプロセッサア
ナライザはよく知られている。このようなマイクロプロ
セッサアナライザにおいて、・ターゲット・マイクロプ
ロセッサで実行されるプログラムを調べるために、その
プログラムを逆アセンブルして観察する場合があるが、
その場合実行命令を追跡し判定するいわゆるトレース回
路が必要である。

（発明が解決しようとする問題点） 従来の実行バスサイクルトレース回路では、逆アセンブ
ルのために、アドレスバスの情報（アドレスバスデータ
）と、データバスの情報（データバスデータ）と、ＣＰ
ＬＩ　（中央処理装置）が命令を実行しているサイクル
を示すアドレスバスの情報（実行ザイクルアドレスデー
タ）とを、トレースメモリの中へ同一の入力信号（ＡＤ
ｏ〜ＡＤ＋９）として時系列的に書込んでいた。

そして、トレースメモリへ取込まれたデータの中から実
行された命令の第１インストラクシヨンポイント（Ｆ　
１ｒｓｔ　　ｌ　ｎ５ｔｒｕｃｔｉｏｎ　　Ｐｏ１ｎｔ
）を検索するには、アドレスバス、データバス、実行サ
イクルアドレスバスの各データを識別する必要があり、
したがってそのためには少なくとも２つの識別手段が必
要である。例えば、アドレスバスのデータとデータバス
のデータとを区別することのできる手段と、アドレスバ
スのデータと実行サイクルアドレスバスのデータとを区
別することのできる手段の２つの手段が必要である。

また、バスサイクル情報としてアドレスバスとデータバ
スとをトレースする場合、アドレスバス、データバス、
実行サイクルアドレスバスの各データが時系列的にサン
プルメモリの中に書込まれているため、１バスサイクル
中のアドレスバスとデータバスの一対のデータ検索が容
易ではないという問題があった。

本発明の目的は、この様な点に鑑み、ブリフェッチ動作
を行う１６ピツトＣＰＵの実行バスサイクルをトレース
する時、逆アセンブル表示の第１インストラクシヨン・
ポイン１〜を容易に検出覆ることのできる］−レース回
路を提供づることにある。

（問題点を解決するための手段） この様な目的を達成するために本発明では、アドレスバ
スデータをラッチするバスアドレスラッチと、データバ
スデータをラッチするバスデータラッチと、パスフエッ
チナイクルか実行バスケイクルかを識別できる１ビット
信号を発生することのできる手段とを具備したことを特
徴とする。

（実施例） 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係る実行バスサイ、クルトレース回路の一実施例
を示す構成図である。同図において、１はターゲット・
マイクロプロセッサ（図示せず）から出力されるアドレ
スデータ（バス上のＡｏ〜Ａｓｓピット）をラッチする
アドレスラッチ、２は実行バスシイクルアドレス生成回
路である。この実行バスサイクルアドレス生成回路はア
ドレスカウンタ３とアドレスラッチ４より構成されてい
る。５はバスアドレスラッチ、６はパスデータラッチで
ある。

７はトレースメモリで、実行バスサイクルアドレス生成
回路２、バスアドレスラッチ５及びパスデータラッチ６
の各データが入力される。

８はサンプルパルスコントロール回路で、ラッチクロッ
ク、ラッチ出力サンプルパルスを生成するものである。

このような構成にお番プる動作を次に説明する。

第２図は実行プログラムの一例を示すリストである。こ
れは１００番地から始まり、ＩＯＥ番地のＪＭＰで再び
１００１地へ戻るいわゆる命令のループシーケンスを実
行し、所定の条件が満足されると、そのループから抜は
出し２００番地に進み実行されるプログラムである。第
３図はタイミングクロックを示す図である。

サンプルパルスコントロール回路８に与えられる信号Ｑ
Ｓｏ、ＱＳ＋は、ターゲット・マイクロプロセッサ内部
の状態を示すステータス（ｆｆｉ号で、クロックサイク
ルに同期して出力され、信号の内容は、第１表の通りで
ある。

第１表 アドレスラッチ１は、時分割に送られてくるアドレスバ
ス上のアドレスとデータとの内から、アドレスのみをラ
ッチする。ラッチのタイミングは、マイクロプロセッサ
より与えられるタイミングクロックＡ　Ｌ　Ｅ、信号に
より制御される。

アドレスカウンタ３は、バッファクリアを示す状態のＱ
Ｓｏ、ＱＳ＋信号をもとにして作られるされる。その後
ＱＳｏ信号（第２図（へ））とりロックＣＬＫ（第２図
の（ハ））との論理積（アンド）をとった信号ＱＡＣＫ
　（第２図（ヲ））を計数して行く。この計数値ＱＡＣ
Ｏがマイクロプロセッサの内部機能の実行状態を示すア
ドレスとなる。

このアドレス値ＱＡＣＯをμＰＱＣＬＫでラッチ４にラ
ッチする。μＰＱＣＬＫは、サンプルパルスコントロー
ル回路８より出力される信号で、Ｑ　Ｓ　ｏとＱＳ＋の
アンドをとって作った信号であり、第１バイト実行状態
を示す信号である。ラッチ４の内容はＱＯＣ信号で出力
される。このＱＯＣ信号はμＰＱＣＬＫが出るごとにそ
の直後に同様に出力される（サンプリングコントロール
回路により生成し出力される）クロック信号である。

一方、バスアドレスデータ（第２図の（イ））とバスデ
ータ（同図の（ロ））は、バスサイクルに１個用るμＰ
ＡＣＬＫ　（同図の〈二））によりバスアドレスラッチ
５及びバスデータラッチ６にそれぞれラッチされる。各
ラッチデータはＢＯＣ信号（同図（ヌ））により同期し
て出力され、トレースメモリ７に入力される。

トレースメモリ７に入力されるアドレスデータは、ラッ
チ４の出力（４ピツト）とラッチ５の出力（１６ビツト
）を合成した２０ビツト構成のアドレスデータとなって
いる。そこで、この２つのデータ情報がバスフェッチの
ものであるかあるいは実行バスサイクルアドレスである
かを識別するための信号として、アドレスデータの記憶
と同時にＱＯＣ信号もトレースメモリ７へ記憶する。

トレースメモリ７への書込みは、サンプルパルスコント
ロール回路８から出力される書込み信号ＷＲ（第２図の
（ヨ））が与えられたとぎに行われる。

（発明の効果） 以上説明したように、本発明によれば、ＱＯＣ信号の１
ピツトの信号により実行バスサイクルとパスフェッチサ
イクルの識別ができ、またバスフェッチサイクルのアド
レスバスデータとデータバスデータが同期してサンプル
されるためアドレス値に対するデータ参照が容易である
。

【図面の簡単な説明】

第１図は本発明に係る実行バスサイクルトレース回路の
一実施例を示す構成図、第２図はプログラムのアセンブ
ルリストの一例を示す図、第３図は動作を説明するため
のタイムチャートである。 １・・・アドレスラッチ、２・・・実行バスサイクルア
ドレス生成回路、３・・・アドレスカウンタ、４，５゜
６・・・アドレスラッチ、７・・・トレースメモリ、８
・・・サンプルパルスコントロール回路。 アドレス　　　　　　　　　　　　　　　　　　　　　
　　　デ２り１００　　　　　　ＭＯＶＡＸ、０ＡＢＣ
Ｄ　ＨＢ８ＣＤＡＢ１０３　　　　　　ＰＵＳＨＡＸ　
　　　　　　　　　　　５０１０４　　　　　　ＭＯＶ
ＣＸ、ＢＸ　　　　　　　　　　　８ＢＣＢ１０６　　
　　　　ＭＯＶＤＸ、ＣＸ　　　　　　　　　　　８Ｂ
Ｄ１１０８　　　　　ＡＤＤ　ＡＸ、　［ＳＩ　］　　
　　　　０３０４１０Ａ　　　　　　ＡＤＤ　Ｓｌ、８
０８６Ｈ８１Ｃ６８６８０１０Ｅ　　　　　　ＪＭＰ　
　１００　　　　　　　　　　　　　ＥＢＦ０２００　
　　　　　ＭＯＶ　　ＣＸ、ＢＸ　　　　　　　　　　
８Ｅ３ＣＥ３２０２　　　　　　ＮＯＰ

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサのバスの動作をトレースするための
   トレースデータを確保する実行バスサイクルトレース回
   路において、 アドレスバスデータをラッチするバスアドレスラッチと
   、 データバスデータをラッチするバスデータラッチと、 バスフェッチサイクルか実行バスサイクルかを識別でき
   る１ビット信号を発生することのできる手段と、 を具備したことを特徴とする実行バスサイクルトレース
   回路。