JPS63192139A - 実行バスサイクル検出装置 - Google Patents
実行バスサイクル検出装置Info
- Publication number
- JPS63192139A JPS63192139A JP62024236A JP2423687A JPS63192139A JP S63192139 A JPS63192139 A JP S63192139A JP 62024236 A JP62024236 A JP 62024236A JP 2423687 A JP2423687 A JP 2423687A JP S63192139 A JPS63192139 A JP S63192139A
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- cycle
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- bus
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- bus cycle
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Links
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 12
- 239000000284 extract Substances 0.000 claims 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサのプログラムをインサーキ
ット・エミュレータでデバッグするマイクロプロセッサ
・アナライヂに関し、特にインサーキット・エミュレー
タの実行バスサイクル検出回路に関するものである。
ット・エミュレータでデバッグするマイクロプロセッサ
・アナライヂに関し、特にインサーキット・エミュレー
タの実行バスサイクル検出回路に関するものである。
（従来の技術）
この樽のマイクロプロセッサ・アナライザのインサーキ
ット・エミュレータでマイクロプロセッサのプログラム
をデバッグするとき、メモリへの転送命令によるメモリ
へのリードサイクルあるいはライトサイクル（いわゆる
実行サイクル）にトリガをかけることはインサーキット
・エミュレータの機能として必須のものである。
ット・エミュレータでマイクロプロセッサのプログラム
をデバッグするとき、メモリへの転送命令によるメモリ
へのリードサイクルあるいはライトサイクル（いわゆる
実行サイクル）にトリガをかけることはインサーキット
・エミュレータの機能として必須のものである。
従来のマイクロプロセッサではこの実行バスサイクルを
表わす信号がマイクロプロセッサ自身から出力されてい
たので、トリガ実現のためにはこの信号をトリが判断回
路にとり込みさえすれば事足りていた。
表わす信号がマイクロプロセッサ自身から出力されてい
たので、トリガ実現のためにはこの信号をトリが判断回
路にとり込みさえすれば事足りていた。
（発明が解決しようとする問題点）
しかしながら、最近、現バスサイクルが命令フェッチサ
イクルなのか実行バスナイクルなのかを区別して示す信
号が出力されないマイクロプロセッサが出現しく例えば
富士通筒のマイクロプロセッサＦＭＣ等）、現バスサイ
クルが命令を読み込んでいるサイクルなのか、メモリに
対するデータの出き込み（あるいは読み出し）なのかの
区別がつかないという問題があった。
イクルなのか実行バスナイクルなのかを区別して示す信
号が出力されないマイクロプロセッサが出現しく例えば
富士通筒のマイクロプロセッサＦＭＣ等）、現バスサイ
クルが命令を読み込んでいるサイクルなのか、メモリに
対するデータの出き込み（あるいは読み出し）なのかの
区別がつかないという問題があった。
本発明の目的は、このような点に鑑み、現バスサイクル
が命令フェッチサイクルなのか、メモリリードまたはメ
モリライトのサイクルであるのかを示す信号が出力され
ないマイクロプロセッサに対して、実行バスサイクルで
トリガをかけることができるようにした実行バスサイク
ル検出回路を提供することにある。
が命令フェッチサイクルなのか、メモリリードまたはメ
モリライトのサイクルであるのかを示す信号が出力され
ないマイクロプロセッサに対して、実行バスサイクルで
トリガをかけることができるようにした実行バスサイク
ル検出回路を提供することにある。
（問題点を解決するための手段）
このような目的を達成するために本発明では、前記マイ
クロプロセッサから出力される命令の第１ ｇｎのみ取
り出して出力するデータバッファと、各命令に対し、マ
イクロプロセッサが内部で命令を実行するために必要な
バスサイクル数および実行バスサイクルの出現サイクル
を記憶した実行バスサイクル数検出手段と、 この実行バスサイクル数検出手段からの出力をラッチす
るラッチとを具備したことを特徴とする。
クロプロセッサから出力される命令の第１ ｇｎのみ取
り出して出力するデータバッファと、各命令に対し、マ
イクロプロセッサが内部で命令を実行するために必要な
バスサイクル数および実行バスサイクルの出現サイクル
を記憶した実行バスサイクル数検出手段と、 この実行バスサイクル数検出手段からの出力をラッチす
るラッチとを具備したことを特徴とする。
（実施例）
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係る実行バスサイクル検出回路の一実施例を示す
要部構成図である。図において、１はターゲット・マイ
クロプロセッサ（以下ターゲットμＰと略す）で、その
出力データ［）ａｔａはデータバッファ２へ取り込まれ
る。
発明に係る実行バスサイクル検出回路の一実施例を示す
要部構成図である。図において、１はターゲット・マイ
クロプロセッサ（以下ターゲットμＰと略す）で、その
出力データ［）ａｔａはデータバッファ２へ取り込まれ
る。
データバッファ２は、マイクロプロセッサ内部と同様の
動きをするプリフェッチバッファを２段有している。
動きをするプリフェッチバッファを２段有している。
３は命令実行サイクル数を検出する命令実行サイクル数
検出手段で、ここではＲＯＭ （リードオンリーメモリ
の略）が使用され、マイクロプロセッサが内部で命令を
実行するのに必要なバスサイクル数と、当該命令が何バ
スサイクル目の実行バスサイクルで川われるかを書き込
んであるパターンＲＯＭである。
検出手段で、ここではＲＯＭ （リードオンリーメモリ
の略）が使用され、マイクロプロセッサが内部で命令を
実行するのに必要なバスサイクル数と、当該命令が何バ
スサイクル目の実行バスサイクルで川われるかを書き込
んであるパターンＲＯＭである。
４はラッチで、マイクロプロセッサ・アナライザの基本
クロックに基づき実行サイクル数検出ＲＯＭ３の出力Ａ
Ｄ／Ｆ、ＡＬ ＩＲ，βの各データをそれぞれラッチす
る。なお、ＡＤ／Ｆは当該バスサイクルがデータを取り
込むサイクルなのか命令をフェッチするサイクルなのか
を表わす信号で、データ取り込みのサイクルではＨＩＧ
Ｈになる信号である。また、ＡＬＩＲは、命令の最後の
実行バスサイクルを表わす信号である。これらの信号Ａ
Ｄ／Ｆ、ＡＬＩＲは、う乙チに取り込まれると確定信号
となり、それぞれＤ／Ｆ、ＬＩＲと呼称が変わる。
クロックに基づき実行サイクル数検出ＲＯＭ３の出力Ａ
Ｄ／Ｆ、ＡＬ ＩＲ，βの各データをそれぞれラッチす
る。なお、ＡＤ／Ｆは当該バスサイクルがデータを取り
込むサイクルなのか命令をフェッチするサイクルなのか
を表わす信号で、データ取り込みのサイクルではＨＩＧ
Ｈになる信号である。また、ＡＬＩＲは、命令の最後の
実行バスサイクルを表わす信号である。これらの信号Ａ
Ｄ／Ｆ、ＡＬＩＲは、う乙チに取り込まれると確定信号
となり、それぞれＤ／Ｆ、ＬＩＲと呼称が変わる。
５は初期化回路で、データバッファ２から実行サイクル
数検出ＲＯＭ３に対してリセット直後には命令の第１！
Ｉだけが出力されるように、データバッファ２を管理す
るタイミング回路である。
数検出ＲＯＭ３に対してリセット直後には命令の第１！
Ｉだけが出力されるように、データバッファ２を管理す
るタイミング回路である。
６はゲートで、前記初期化回路５の出力とラッチ４のＬ
［Ｒ信号のオアをとり、その信号をデータバッファ２に
与える。
［Ｒ信号のオアをとり、その信号をデータバッファ２に
与える。
このような構成における動作を第２図のタイムチャート
および第３図の命令例を参照して次に説明する。ターゲ
ットμＰ１から出力されたデータは、データバッファ２
へ入る。
および第３図の命令例を参照して次に説明する。ターゲ
ットμＰ１から出力されたデータは、データバッファ２
へ入る。
このデータバッファ２には、２段のラッチが備えられて
おり、μＰ内部と同様の動きをし、その出力端からはラ
ッチした命令の第１語だけが出力される（８ビツト出力
αで、ＲＯＭアドアドレス−Ａ１嘗に入力される）。
おり、μＰ内部と同様の動きをし、その出力端からはラ
ッチした命令の第１語だけが出力される（８ビツト出力
αで、ＲＯＭアドアドレス−Ａ１嘗に入力される）。
実行サイクル数検出ＲＯＭ３は、このデータバッファ２
の出力とラッチ４からの４ピツト（Ａ 。
の出力とラッチ４からの４ピツト（Ａ 。
〜Ａコ）出力とで指定されるアドレスの内容、すなわち
、バスサイクル数と、出現する実行パスザイクルとを出
力する。なお、ラッチ４からの４ピツトのデータは最初
は′°１”であり、この値″１”がＲＯＭ３に与えられ
ると、ＲＯＭ３の出力βには（ａ”２”が出力される。
、バスサイクル数と、出現する実行パスザイクルとを出
力する。なお、ラッチ４からの４ピツトのデータは最初
は′°１”であり、この値″１”がＲＯＭ３に与えられ
ると、ＲＯＭ３の出力βには（ａ”２”が出力される。
その模この値がラッチ４にラッチされ、再度実行サイク
ル数ＲＯＭ３に与えられると、ＲＯＭ３の出力βは値１
１３１１となる。
ル数ＲＯＭ３に与えられると、ＲＯＭ３の出力βは値１
１３１１となる。
このようにして４ビツト力ウント動作が行われるが、命
令の実行の最終サイクル時のみラッチ４からはパＯｎが
出力され、カウントを初期化する。
令の実行の最終サイクル時のみラッチ４からはパＯｎが
出力され、カウントを初期化する。
実行サイクル数検出ＲＯＭ３の内部には、各命′令に対
応した実行バスサイクル数をカウントするＲＯＭが設け
られている。例えば、Ａ４〜Ａ＋＋が＃９３ （＃は１
６進数を表わす記号）で、Ａ。
応した実行バスサイクル数をカウントするＲＯＭが設け
られている。例えば、Ａ４〜Ａ＋＋が＃９３ （＃は１
６進数を表わす記号）で、Ａ。
〜Ａ３が＃Ｏである場合、すなわち＃９３０が与えられ
ると、出力ＡＬＩＲをＬＯＷにするように書き込まれで
ある。同様に実行バスサイクル中、メモリへのり−ド／
ライトサイクルを示す位置（実行バスサイクルの位、置
）を書き込むことによって第２図（へ）に示すようにＡ
Ｄ／Ｆという信号が検出できる。例えば、ＭＯＶ ８
３．Ａの命令においては、実行サイクルの２番目にライ
トサイクルが現れるので、＃９３２になった時点でＡＤ
／ＦをＬＯＷにするように書き込んである。
ると、出力ＡＬＩＲをＬＯＷにするように書き込まれで
ある。同様に実行バスサイクル中、メモリへのり−ド／
ライトサイクルを示す位置（実行バスサイクルの位、置
）を書き込むことによって第２図（へ）に示すようにＡ
Ｄ／Ｆという信号が検出できる。例えば、ＭＯＶ ８
３．Ａの命令においては、実行サイクルの２番目にライ
トサイクルが現れるので、＃９３２になった時点でＡＤ
／ＦをＬＯＷにするように書き込んである。
このようにして実行サイクル数検出ＲＯＭから出力され
るＡＬ ＩＲ，ＡＤ／Ｆを基本クロックによりラッチ４
にラッチし、そのラッチ出力Ｄ／Ｆの状態（ＨＩＧＨあ
るいはＬＯＷ）を判断することにより、現バスサイクル
が命令フェッチサイクルである（この場合はＬＯＷ）か
、メモリリードあるいはメモリライトのサイクルである
（この場合はＨＩＧＨ）かを知ることができる。
るＡＬ ＩＲ，ＡＤ／Ｆを基本クロックによりラッチ４
にラッチし、そのラッチ出力Ｄ／Ｆの状態（ＨＩＧＨあ
るいはＬＯＷ）を判断することにより、現バスサイクル
が命令フェッチサイクルである（この場合はＬＯＷ）か
、メモリリードあるいはメモリライトのサイクルである
（この場合はＨＩＧＨ）かを知ることができる。
（発明の効果）
以上説明したように、本発明によれば、マイクロプロセ
ッサのバス動作に対してリアルタイムで現サイクルが命
令をフェッチするサイクルなのか、あるいは実行サイク
ルなのかを容易に判断することができる。
ッサのバス動作に対してリアルタイムで現サイクルが命
令をフェッチするサイクルなのか、あるいは実行サイク
ルなのかを容易に判断することができる。
この判断結果の信号を用いれば、実行サイクルでトリガ
又はブレークをかけることも極めて容易となる。
又はブレークをかけることも極めて容易となる。
第１図は本発明に係る実行バスサイクル検出回路の一実
施例を示す要部構成図、第２図は動作を説明するための
タイムチャート、第３図は命令例を示す図である。 １・・・ターケラトμＰ、２・・・データバッファ、３
・・・実行サイクル数検出ＲＯＭ、４・・・ラッチ、５
・・・初期化回路。
施例を示す要部構成図、第２図は動作を説明するための
タイムチャート、第３図は命令例を示す図である。 １・・・ターケラトμＰ、２・・・データバッファ、３
・・・実行サイクル数検出ＲＯＭ、４・・・ラッチ、５
・・・初期化回路。
Claims (1)
- 【特許請求の範囲】 現バスサイクルが命令フェッチサイクルなのか実行バス
サイクルなのかを区別して示す信号が出力されないマイ
クロプロセッサを対象とし、その実行バスサイクルを検
出する装置であつて、前記マイクロプロセッサから出力
される命令の第１語のみ取り出して出力するデータバッ
ファと、各命令に対し、マイクロプロセッサが内部で命
令を実行するために必要なバスサイクル数および実行バ
スサイクルの出現サイクルを記憶した実行バスサイクル
数検出手段と、 この実行バスサイクル数検出手段からの出力をラッチす
るラッチと を具備し、前記ラッチより現バスサイクルが命令フェッ
チサイクルなのか実行バスサイクルなのかを区別する信
号が得られるようにしたことを特徴とする実行バスサイ
クル検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024236A JPS63192139A (ja) | 1987-02-04 | 1987-02-04 | 実行バスサイクル検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024236A JPS63192139A (ja) | 1987-02-04 | 1987-02-04 | 実行バスサイクル検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63192139A true JPS63192139A (ja) | 1988-08-09 |
Family
ID=12132619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024236A Pending JPS63192139A (ja) | 1987-02-04 | 1987-02-04 | 実行バスサイクル検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63192139A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819961A (ja) * | 1981-07-30 | 1983-02-05 | テクトロニツクス・インコ−ポレイテツド | エミユレ−タ制御装置 |
-
1987
- 1987-02-04 JP JP62024236A patent/JPS63192139A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819961A (ja) * | 1981-07-30 | 1983-02-05 | テクトロニツクス・インコ−ポレイテツド | エミユレ−タ制御装置 |
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