JPS63240634A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63240634A JPS63240634A JP62075347A JP7534787A JPS63240634A JP S63240634 A JPS63240634 A JP S63240634A JP 62075347 A JP62075347 A JP 62075347A JP 7534787 A JP7534787 A JP 7534787A JP S63240634 A JPS63240634 A JP S63240634A
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- JP
- Japan
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- instruction
- register
- buffer
- instructions
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- Prior art date
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- Pending
Links
- 238000012545 processing Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、命令先取り制御を行なう情報処理装置に関す
る。
る。
計算機プロセッサの設計は、スループット増大のため従
来から多くの工夫を取り入れてきた。全てのプロセッサ
は下記のステージ順序をたどることによって同じ基本的
結果を達成している。
来から多くの工夫を取り入れてきた。全てのプロセッサ
は下記のステージ順序をたどることによって同じ基本的
結果を達成している。
（１）命令の取出し、（２）命令の解読、（３）オペラ
ンドの取出し、（４） 命令の実行、（５）結果の記
憶上記のステージをできるだけ高速に達成するための一
方法が１パイプライン“である。直列のパイプライン式
フロセッサに対するパフォーマンスの理論的限界は、１
サイクル当り１つの命令を完了することであり、言いか
えれば複数の命令がと記のステージをオーバーラツプす
ることである。このために、命令先取り、すなわち先行
する命令の処理が終了していないにもかかわらず後続命
令を記憶装置から読出し処理を開始する方式が必要とな
る。
ンドの取出し、（４） 命令の実行、（５）結果の記
憶上記のステージをできるだけ高速に達成するための一
方法が１パイプライン“である。直列のパイプライン式
フロセッサに対するパフォーマンスの理論的限界は、１
サイクル当り１つの命令を完了することであり、言いか
えれば複数の命令がと記のステージをオーバーラツプす
ることである。このために、命令先取り、すなわち先行
する命令の処理が終了していないにもかかわらず後続命
令を記憶装置から読出し処理を開始する方式が必要とな
る。
命令先取り制御のタイムチャートを示す第３図を参照す
ると、参照符号Ｆは命令取出しステージ、参照符号りは
命令解読ステージ、参照符号Ｒ１−ｊオペランド・アド
レスを求めるためのレジスタ読出しステージ、参照符号
ＡＶｉ読出されたレジスタの内容から記憶装ｍｉ＃ｃア
クセスするためのオペランド・アドレスを生成するため
のデドレス・ステージ、参照符号Ｂは求められたアドレ
スを用いて記憶Ｍ ｆ＋ｆ＋ｔにアクセスするバッファ
・ステージ、参照符号Ｅは読出されたオペランド・デー
タを用いて演算ヲ行なうエクスキーート・ステージ、参
照符号Ｗば、演算結呆の各種レジスタへの誓込みを行な
うライト番ステージを表わす。
ると、参照符号Ｆは命令取出しステージ、参照符号りは
命令解読ステージ、参照符号Ｒ１−ｊオペランド・アド
レスを求めるためのレジスタ読出しステージ、参照符号
ＡＶｉ読出されたレジスタの内容から記憶装ｍｉ＃ｃア
クセスするためのオペランド・アドレスを生成するため
のデドレス・ステージ、参照符号Ｂは求められたアドレ
スを用いて記憶Ｍ ｆ＋ｆ＋ｔにアクセスするバッファ
・ステージ、参照符号Ｅは読出されたオペランド・デー
タを用いて演算ヲ行なうエクスキーート・ステージ、参
照符号Ｗば、演算結呆の各種レジスタへの誓込みを行な
うライト番ステージを表わす。
ただしパイプライン式プロセッサの検査段階では第３図
に示すようなｆｆ１ｆｉ命令がパイプライン上にあると
どの命令が７・−ドウエアバグに寄与しているのか見分
けるのがむずかしく又命令間の干渉等複雑な要因がバグ
解析の障害になる。よって一般のパイプライン式プロセ
ッサでは、複数の命令がパイプライン上で処理される状
態を禁止するモード、すなわちパイプラインに一命令ず
つ投入していき先行命令の処理が終了するまで後続命令
をパイプラインに投入しないというモードを設ける。
に示すようなｆｆ１ｆｉ命令がパイプライン上にあると
どの命令が７・−ドウエアバグに寄与しているのか見分
けるのがむずかしく又命令間の干渉等複雑な要因がバグ
解析の障害になる。よって一般のパイプライン式プロセ
ッサでは、複数の命令がパイプライン上で処理される状
態を禁止するモード、すなわちパイプラインに一命令ず
つ投入していき先行命令の処理が終了するまで後続命令
をパイプラインに投入しないというモードを設ける。
これによって命令間の相互作用から解放された命令単位
での評価が可能となる。このモードを以後”アドバンス
・オフ“モードと呼ぶ。
での評価が可能となる。このモードを以後”アドバンス
・オフ“モードと呼ぶ。
一方、パイプライン上で複数の命令が存在する通常ノモ
ード金”アドバンス・オン”モードと呼ぶ。
ード金”アドバンス・オン”モードと呼ぶ。
第４図にアドバンス・オフモード１でおけるタイムチャ
ート’を示している。
ート’を示している。
上述した従来のパイプライン式プロセッサでは、アドバ
ンス−オフモードを選択すると全命令１／ｆｉ対してア
ドバンスオフが適用されてしまう。逆常ノ・−ドウエア
のデバッグでは、ハードウェア改造を順次適用すること
によって、アドバンス・オンでも実行できる命令が漸次
増えていく。しかしＬ述したよぼ命令単位のアドバンス
・オンまたはオフの適用ができないとなると、ハードウ
ェアデバッグ光子前にアドバンスオンでソフトウェアを
流す場合は、アドバンスオン通用不可の命令ヲアトバン
ス・オン適用可の命令に書換える等の改造が必要でりる
。又ある程度ハードウェアのデバッグが進まないとアド
バンス・オンの試験そのものかで＠ないという欠点もあ
る。
ンス−オフモードを選択すると全命令１／ｆｉ対してア
ドバンスオフが適用されてしまう。逆常ノ・−ドウエア
のデバッグでは、ハードウェア改造を順次適用すること
によって、アドバンス・オンでも実行できる命令が漸次
増えていく。しかしＬ述したよぼ命令単位のアドバンス
・オンまたはオフの適用ができないとなると、ハードウ
ェアデバッグ光子前にアドバンスオンでソフトウェアを
流す場合は、アドバンスオン通用不可の命令ヲアトバン
ス・オン適用可の命令に書換える等の改造が必要でりる
。又ある程度ハードウェアのデバッグが進まないとアド
バンス・オンの試験そのものかで＠ないという欠点もあ
る。
本発明の情報処理装置は、命令バッファ・レジスタを備
え、命令バッファ・レジスタ上のいずれの位置からパイ
プライン処理部に対して命令を取り出すかを指示する命
令ポインタと、命令発行ステージで処理中の命令のアド
レスを示す命令カウンタと任意の命令を保持するように
外部から操作可能な命令格納手段（以下一つ又は複数の
レジスタ）と、解読中又は実行中の命令と前記レジスタ
が保持している命令とを比較する比較手段（以下比較器
）を有している。
え、命令バッファ・レジスタ上のいずれの位置からパイ
プライン処理部に対して命令を取り出すかを指示する命
令ポインタと、命令発行ステージで処理中の命令のアド
レスを示す命令カウンタと任意の命令を保持するように
外部から操作可能な命令格納手段（以下一つ又は複数の
レジスタ）と、解読中又は実行中の命令と前記レジスタ
が保持している命令とを比較する比較手段（以下比較器
）を有している。
次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例における命令バ
ッファ１０は読出し書込みが可能な、記憶素子で実現さ
れ、主記憶装置内にある。命令語情報の一部がロードさ
れている。命令ポインタ５０は命令バッファ１０の読出
しアドレスを提供するポインタである。レジスタ３０〜
３５はパイプライン処理部を構成しているレジスタであ
り、第３図、第４図で述べているＦからＷの各ステージ
を表わしていて命令バッファ１０から読出された命令語
を持ち回っている。カウンタ６０は、Ｗステージにある
命令語の主記憶上のアドレスを示している。命令バッフ
ァ１０は命令語情報の一部しか持っていないため、命令
ポインタ５０は命令カウンタ６０．！：は異なった、命
令バッファｌＯにだけ適用されるアドレスを持っている
。変換装置６５Ｆｉ主記憶上のアドレスから命令バッフ
ァ上のアドレスへ変換する装置である。記憶装置２０は
読出し書込み可能な記憶素子からできておりファームウ
ェア等のプートロードの際同時に外部情報がロードされ
る。レジスタ４１〜４５は記憶装置２０にロードされた
情報を読出して保持するレジスタである。比較器ＩＣ〜
５Ｃはレジスタ３０の内容とレジスタ４１〜４５の内容
とを比較して一致していると信号線ＩＭ〜５Ｍに”１”
が出力される。
ッファ１０は読出し書込みが可能な、記憶素子で実現さ
れ、主記憶装置内にある。命令語情報の一部がロードさ
れている。命令ポインタ５０は命令バッファ１０の読出
しアドレスを提供するポインタである。レジスタ３０〜
３５はパイプライン処理部を構成しているレジスタであ
り、第３図、第４図で述べているＦからＷの各ステージ
を表わしていて命令バッファ１０から読出された命令語
を持ち回っている。カウンタ６０は、Ｗステージにある
命令語の主記憶上のアドレスを示している。命令バッフ
ァ１０は命令語情報の一部しか持っていないため、命令
ポインタ５０は命令カウンタ６０．！：は異なった、命
令バッファｌＯにだけ適用されるアドレスを持っている
。変換装置６５Ｆｉ主記憶上のアドレスから命令バッフ
ァ上のアドレスへ変換する装置である。記憶装置２０は
読出し書込み可能な記憶素子からできておりファームウ
ェア等のプートロードの際同時に外部情報がロードされ
る。レジスタ４１〜４５は記憶装置２０にロードされた
情報を読出して保持するレジスタである。比較器ＩＣ〜
５Ｃはレジスタ３０の内容とレジスタ４１〜４５の内容
とを比較して一致していると信号線ＩＭ〜５Ｍに”１”
が出力される。
オアゲー）ＩＧでは信号線ＩＭ〜５Ｍそれぞれの内容の
論理和かとられる。制御回路７０ば、レジスタ３０の内
容とレジスタ４１〜４５の内容との比較の結果、一致す
るものがあればレジスタ３０に読出された命令に関して
のみアドバンス−オフを適用するようにパイプラインを
制御する制御回路である。
論理和かとられる。制御回路７０ば、レジスタ３０の内
容とレジスタ４１〜４５の内容との比較の結果、一致す
るものがあればレジスタ３０に読出された命令に関して
のみアドバンス−オフを適用するようにパイプラインを
制御する制御回路である。
次に第１図および第２図を参照して本発明の一実施例の
動作を詳細に説明する。
動作を詳細に説明する。
まずファーム・ウェア等の初期ロードの際に、記憶装置
２０にはアドバンス・オフの対象となる命令が外部記憶
装置からロードされる。初期ロード終了後、レジスタ４
１〜４５には、アドバンス・オフの対象となる命令が記
憶装置２０から順次読出され、次に初期ロードが起きて
記憶装置２０から新たな情報が読出されるまで保持され
る。命令バッファ１０には主記憶装置内の命令語情報が
ロードされ、命令ポインタ５０には初期アドレスがセッ
トされその後命令ポインタ５０合順次カウント・アップ
することによって命令バッファ１゜から命令語が続出さ
れる。ここでレジスタ４１〜４５に保持されている命令
語と同一命令、すなわち、アドバンス・オフの対象とな
る命令がレジスタ３０に読出されたとする。例えばレジ
スタ４１に保持されている命令語とレジスタ３０の内容
とが一致したとすると比較器ＩＣの出力ＩＭか”１”と
なりオアゲートＩＧの出力Ｇが１”となる。
２０にはアドバンス・オフの対象となる命令が外部記憶
装置からロードされる。初期ロード終了後、レジスタ４
１〜４５には、アドバンス・オフの対象となる命令が記
憶装置２０から順次読出され、次に初期ロードが起きて
記憶装置２０から新たな情報が読出されるまで保持され
る。命令バッファ１０には主記憶装置内の命令語情報が
ロードされ、命令ポインタ５０には初期アドレスがセッ
トされその後命令ポインタ５０合順次カウント・アップ
することによって命令バッファ１゜から命令語が続出さ
れる。ここでレジスタ４１〜４５に保持されている命令
語と同一命令、すなわち、アドバンス・オフの対象とな
る命令がレジスタ３０に読出されたとする。例えばレジ
スタ４１に保持されている命令語とレジスタ３０の内容
とが一致したとすると比較器ＩＣの出力ＩＭか”１”と
なりオアゲートＩＧの出力Ｇが１”となる。
制御回路７０は、Ｇが′１”になると、Ｄステージおよ
びＦステージ全ホールド状態にする。すなわち、レジス
タ３０に読出された命令をレジスタ３１におとさずかつ
命令バッファ１０からは命令語を読出はない状態にして
２〈。
びＦステージ全ホールド状態にする。すなわち、レジス
タ３０に読出された命令をレジスタ３１におとさずかつ
命令バッファ１０からは命令語を読出はない状態にして
２〈。
第２図てこの間のタイムチャート全油す。命令３がアド
バンス・オフの対象となる命令である。
バンス・オフの対象となる命令である。
命令２のＷステージが終了すると、制御ｉｔ回路７゜に
よってＦステージおよびＤステージの命令語が無効化さ
れ、命令３全命令バツフア１０からあらためて取出して
いる。タイミングＴ３からＴ７ までは、命令ボ・「ン
タ５０の内容は、命令４を示している。タイミングＴ８
で命令３全あらためて命令バッファ１０から取出すため
に、タイミングＴ７での命令カウンタ６０の１直に”１
”か加算されてかつアドレス変換装置６５で命令バッフ
ァドのアドレスｉ（変換して得られた命令３のアドレス
が信号線６５０、および切替回路５５を介して命令ポイ
ンタ５０にセットされる。切替回路５５で信号線６５０
を選択したのちＰ゛ステージ存在する命令語３に対して
アドバンス・オフの処理が行なわれろ。すなわちタイミ
ングＴ８〜ＴＩ４の間後続命令の処理は抑止される。命
令３のＷステージが終了する時点（タイミング１４）で
Ｆステージ２よびＤステージに対するホールドが解けて
再びアドバンス・オンの処理が行なわれる。
よってＦステージおよびＤステージの命令語が無効化さ
れ、命令３全命令バツフア１０からあらためて取出して
いる。タイミングＴ３からＴ７ までは、命令ボ・「ン
タ５０の内容は、命令４を示している。タイミングＴ８
で命令３全あらためて命令バッファ１０から取出すため
に、タイミングＴ７での命令カウンタ６０の１直に”１
”か加算されてかつアドレス変換装置６５で命令バッフ
ァドのアドレスｉ（変換して得られた命令３のアドレス
が信号線６５０、および切替回路５５を介して命令ポイ
ンタ５０にセットされる。切替回路５５で信号線６５０
を選択したのちＰ゛ステージ存在する命令語３に対して
アドバンス・オフの処理が行なわれろ。すなわちタイミ
ングＴ８〜ＴＩ４の間後続命令の処理は抑止される。命
令３のＷステージが終了する時点（タイミング１４）で
Ｆステージ２よびＤステージに対するホールドが解けて
再びアドバンス・オンの処理が行なわれる。
以上説明したように本発明は、外部から操作可能なレジ
スタ群にアドバンス・オフの対象となる命令語を保持さ
せておき、命令バッファから続出された命令語と上記レ
ジスタ＃、に保持される命令語とを比較する手段をもつ
ことにより命令毎のアドバンス・オン／オフの指定を行
なうことができるという効果がある。
スタ群にアドバンス・オフの対象となる命令語を保持さ
せておき、命令バッファから続出された命令語と上記レ
ジスタ＃、に保持される命令語とを比較する手段をもつ
ことにより命令毎のアドバンス・オン／オフの指定を行
なうことができるという効果がある。
第１図は本発明の情報処理装置の一実施例を示す図、第
２図は本発明による命令単位での７ドバンス拳オフ指定
を実施した際のタイムチャート、第３図はパイプライン
処理装置でのアドバンス・；４−７ＦＷｆ）タイムチャ
ート、および第４図はアドバンス・オフ時のクイムチヤ
ードである。
２図は本発明による命令単位での７ドバンス拳オフ指定
を実施した際のタイムチャート、第３図はパイプライン
処理装置でのアドバンス・；４−７ＦＷｆ）タイムチャ
ート、および第４図はアドバンス・オフ時のクイムチヤ
ードである。
Claims (1)
- 【特許請求の範囲】 命令先取制御によってパイプライン処理を行なう情報処
理装置において、 外部から操作可能であり任意の命令を格納する命令格納
手段と、 解読中又は実行中の命令と前記格納手段に格納されてい
る命令とを比較する比較手段と、 この比較手段での比較結果により前記格納手段に格納さ
れている命令と同一命令の先取りが判明すると、当該命
令に先行する命令が全て処理されるまで当該命令の先行
処理を停止させ、かつ当該命令が処理されるまで後続命
令の先取りを行なわないよう制御する制御手段とを含む
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075347A JPS63240634A (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075347A JPS63240634A (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240634A true JPS63240634A (ja) | 1988-10-06 |
Family
ID=13573626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075347A Pending JPS63240634A (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240634A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129433A (ja) * | 1989-07-07 | 1991-06-03 | Hitachi Ltd | 並列処理装置および並列処理方法 |
| JPH03164945A (ja) * | 1989-11-24 | 1991-07-16 | Mitsubishi Electric Corp | データ処理装置 |
| JPH07319696A (ja) * | 1994-05-25 | 1995-12-08 | Kofu Nippon Denki Kk | 情報処理装置 |
| JP2011128709A (ja) * | 2009-12-15 | 2011-06-30 | Nec Corp | 情報処理装置およびプロセッサの処理方法 |
-
1987
- 1987-03-27 JP JP62075347A patent/JPS63240634A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129433A (ja) * | 1989-07-07 | 1991-06-03 | Hitachi Ltd | 並列処理装置および並列処理方法 |
| JPH03164945A (ja) * | 1989-11-24 | 1991-07-16 | Mitsubishi Electric Corp | データ処理装置 |
| JPH07319696A (ja) * | 1994-05-25 | 1995-12-08 | Kofu Nippon Denki Kk | 情報処理装置 |
| JP2011128709A (ja) * | 2009-12-15 | 2011-06-30 | Nec Corp | 情報処理装置およびプロセッサの処理方法 |
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