JPH04323739A - 網羅率測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラム評価における
網羅率測定装置に関し、特に命令実行に伴って測定デー
タを蓄積する網羅率測定装置に関する。

【０００２】

【従来の技術】従来、この種の網羅率測定装置には、情
報処理装置に内在する実行命令アドレス蓄積回路（命令
カウンタレーサ）のオーバフロー割り込みを契機にプロ
グラムで網羅率測定データを蓄積するものと、分岐命令
実行で分岐成功時に発生する分岐割り込みを契機にやは
りプログラムで網羅率測定データを蓄積するものとがあ
る。

【０００３】

【発明が解決しようとする課題】上述した従来の網羅率
測定装置では、プログラム評価中に網羅率測定データを
蓄積するための割り込みが発生するため、リアルタイム
処理を要求されるプログラムなどには応用できないとい
う欠点がある。

【０００４】

【課題を解決するための手段】本発明の第１の網羅率測
定装置は、主記憶部に設けた網羅率測定用のビットマッ
プエリアと、該ビットマップエリアの先頭アドレスを指
示するＣ０ポインタと、前記主記憶部に格納された命令
のバイトアドレスを最小命令語長が１ビットに対応した
前記ビットマップエリア内のビットアドレスに変換する
ビットアドレス生成手段と、前記ビットマップエリア内
の任意のビットにデータを書き込む部分書き込み手段と
を有し、命令実行毎に命令アドレスに対応するビットア
ドレスを求め、前記ビットマップエリアの該ビットアド
レスに命令実行状態を設定し、網羅率測定対象プログラ
ム実行後に前記ビットマップエリアを解析することを特
徴とする。

【０００５】本発明の第２の網羅率測定装置は、主記憶
部に設けた網羅率測定用の分岐成功用ビットマップエリ
アと、該分岐成功用ビットマップエリアの先頭アドレス
を指示するＧＯポインタと、前記主記憶部に設けた網羅
率測定用の分岐不成功用ビットマップエリアと、該分岐
不成功用ビットマップエリアの先頭アドレスを指示する
ＮＧポインタと、前記主記憶部に格納された命令のバイ
トアドレスを最小命令語長が１ビットに対応した前記分
岐成功用ビットマップエリア及び前記分岐不成功用ビッ
トマップエリア内のビットアドレスに変換するビットア
ドレス生成手段と、前記分岐成功用ビットマップエリア
又は前記分岐不成功用ビットマップエリア内の任意のビ
ットにデータを書き込む部分書き込み手段とを有し、分
岐命令実行毎に命令アドレスに対応するビットアドレス
を求め、分岐成功時には分岐成功用ビットマップエリア
の該ビットアドレスに命令実行状態を設定し、分岐不成
功時は前記分岐不成功用ビットマップエリアの該ビット
アドレスに命令実行状態を設定し、網羅率測定対象プロ
グラム実行後に前記両ビットマップエリアを解析するこ
とを特徴とする。

【０００６】

【実施例】次に本発明について図面を参照して詳細に説
明する。

【０００７】図１は、本発明の第１の網羅率測定装置を
示す構成図であり、主記憶部１０にビットマップエリア
１２と、このビットマップエリア１２の先頭を指示する
Ｃ０ポインタ１１と、網羅率解析手段である制御プログ
ラム１３とがあり、命令処理部２０にビットアドレス生
成手段２２と部分書き込み手段２３が含まれていること
を示している。

【０００８】図２は、制御プログラム１３の処理の流れ
を示した図、図３は、命令処理部２０の命令実行回路２
４が命令実行毎にビットマップエリア１２をアップデー
トする処理を示した図である。

【０００９】次に網羅率測定処理について図２により説
明する。制御プログラム１３は、操作員の要求で外部記
憶装置（図示していない）から入力制御部３０を経由し
て被測定プログラム１４を主記憶部１０に図２の処理１
００でロードし、処理１０１で主記憶部１０の固定番地
にあるＣ０ポインタ１１にビットマップエリア１２を示
すアドレスを設定し、処理１０２でビットマップエリア
１２の全ビットを“０”にクリアし、処理１０３で被測
定プログラム１４を起動する。

【００１０】起動された被測定プログラム１４は、試験
手順に従って評価され、バグ（設計、製造誤り）がない
ことを検証する。このとき、試験手順に漏れがあると被
測定プログラム１４で実行されない命令が残り、バグが
十分検出されないことになる。このため網羅率を測定す
るわけだが、制御プログラム１３は、すべての試験手順
で評価後、処理１０４でビットマップエリア１２を読み
出し、処理１０５で編集し、その結果を入出力制御部３
０を介して表示装置（図示していない）に出力する。

【００１１】なお、処理１０５での編集処理では、被測
定プログラム１４の全命令に対応するビットマップエリ
ア１２のビットの内、“１”のビット即ち実行された命
令の数の比率を表示する以外に、どの処理が実行されて
いないかも表示する。

【００１２】続いて、図３を用いて命令処理部２０がビ
ットマップエリア１２に命令の実行情報を蓄積する処理
について説明する。本情報処理装置１は、２バイト／４
バイト／６バイト命令を有しており、先頭の１バイトに
命令コードが格納されている。なお、命令コード毎に命
令長が規定されている。さらに、情報処理装置１は命令
カウンタ２１に実行中の命令の絶対アドレスを保持して
いる。

【００１３】まず、処理２００で命令カウンタ２１が指
示しているアドレスから命令語を取り出し、処理２０１
で命令コードに従ってオペランドデータを準備し、処理
２０２で命令コードに従った処理を行う。さらに、命令
実行回路２４は、処理２０３で実行中の命令語長を命令
カウンタ２１に加算する。但し、分岐成功及び割り込み
が発生しているときは、命令実行回路２４が既に命令カ
ウンタ２１を更新しているので、加算は抑止される。以
上の動作は、従来の情報処理装置と同じである。

【００１４】次に本発明の網羅率測定処理を行う。即ち
、処理２０４で命令の２バイト単位アドレスをビットマ
ップエリア１２の１ビットアドレスに変換し、処理２０
５でビットマップエリア１２の該当１ビットに“１”を
書き込む。

【００１５】この様にして順次実行した命令に対応して
ビットマップエリア１２に情報を蓄積して行くことがで
きる。なお、２バイト命令は１ビットに対応しているが
、４バイト／６バイト命令は、２ビット／３ビットに対
応しており、先頭の１ビットで代表させている。

【００１６】次に、このような網羅率測定装置の第１の
実施例について図面を参照して詳細に説明する。

【００１７】図４は、本実施例を示す構成図であり、本
情報処理装置にはアドレスレジスタ４０と、Ｃ０ポイン
タレジスタ４１と、アドレス加算器４２と、デコーダ４
３と、ＯＲ回路４６とが設けられていることを示してい
る。

【００１８】図５は、アドレスレジスタ４０に格納され
る実行中の命令アドレスが、２６ビットのワードアドレ
ス部と、５ビットのワード内ビットアドレス部と、１ビ
ットの未使用部に分割されていることを示している。な
お、本発明の情報処理装置は、２バイト／４バイト／６
バイト命令を有しており、主記憶部４８に対するアクセ
スは１ワード（３２ビット＝４バイト）単位に行うこと
ができる。さらに、本情報処理装置は、網羅率測定開始
命令と網羅率測定終了命令とを有している。

【００１９】網羅率測定開始命令を受け付けた情報処理
装置は、オペランドで指示された主記憶部４８内にある
ビットマップエリア１２の先頭アドレス（ワードアドレ
ス）をＣ０ポインタレジスタ４１に設定するとともに、
以下に説明する網羅率測定動作を開始する。

【００２０】まず、実行中の命令の絶対アドレスをアド
レスレジスタ４０に設定し、Ｃ０ポインタレジスタ４１
とアドレスレジスタ４０のワードアドレス部とをアドレ
ス加算器４２で加算し、結果をワードアドレス４４に設
定するとともに、主記憶部４８内のワードアドレス４４
で指示される１ワードデータを読み出しレジスタ４９に
読み出す。

【００２１】一方、デコーダ４３は、アドレスレジスタ
４０のワード内ビットアドレス部（５ビット）をデコー
ドし、ワークレジスタ４５（３２ビット）に設定する。 次に、ＯＲ回路４６は、読み出しレジスタ４９とワーク
レジスタ４５にデータが揃うと論理和演算を行い、結果
を書き込みレジスタ４７に格納する。続いて情報処理装
置は、ワードアドレス４４で指示された主記憶部４８に
書き込みレジスタ４７の内容を書き込むことで１命令の
実行情報をビットマップエリア１２に蓄積することがで
きる。さらに次の命令が実行されたときも同様に命令の
絶対アドレスがアドレスレジスタ４０に格納され、結果
としてビットマップエリア１２に実行情報が蓄積される
。

【００２２】この様に網羅率を測定している状態で網羅
率測定終了命令を受け付けた情報処理装置は、ワードア
ドレス４４で指される主記憶部４８へのアクセスを抑止
することで網羅率の測定を終了する。

【００２３】以上説明したように本情報処理装置は、命
令の実行と同時に実行中の命令アドレスを蓄積するので
、実行時間を延ばすことなくプログラムの網羅率が測定
できると言う効果がある。

【００２４】次に、第１の網羅率測定装置の第２の実施
例について図面を参照して詳細に説明する。

【００２５】図６は、本実施例を示す構成図であり、本
情報処理装置には読み出しレジスタ４９と、読み出しア
ドレスレジスタ５０と、比較回路５１とが設けられてい
ることを示している。

【００２６】さて本情報処理装置は、図４に示された情
報処理装置と同様に、網羅率測定開始命令で網羅率の測
定が開始されるが、このとき書き込みレジスタ４７と読
み出しレジスタ４９は、全ビットが“０”に初期化され
、読み出しアドレスレジスタ５０にはＣ０ポインタレジ
スタ４１と同一のデータが格納される。

【００２７】網羅率の測定が開始されるとＣ０ポインタ
レジスタ４１とアドレスレジスタ４０のワードアドレス
部がアドレス加算器４２で加算され、加算結果がワード
アドレス４４に格納され、比較回路５１で読み出しアド
レスレジスタ５０の内容と比較される。

【００２８】比較の結果が不一致であれば、書き込みレ
ジスタ４７の内容を読み出しアドレスレジスタ５０で指
示される主記憶部４８に書き込むと同時に、ワードアド
レス４４で指示される主記憶部４８の１ワードデータを
読み出しレジスタ４９に読み出すとともに、ワードアド
レス４４の内容を読み出しアドレスレジスタ５０に格納
する。

【００２９】さらに、ＯＲ回路４６は、アドレスレジス
タ４０のワード内ビットアドレスをデコーダ４３でデコ
ードした結果が格納されているワークレジスタ４５の内
容と、読み出しレジスタ４９の論理和演算を行い、結果
を書き込みレジスタ４７と読み出しレジスタ４９とに格
納する。

【００３０】一方、比較回路５１の比較結果が一致して
いるときは、命令実行情報を格納するビットマップエリ
アが読み出しレジスタ４９に読み出されているので、こ
の内容とワークレジスタ４５との論理和を演算し、書き
込みレジスタ４７と読み出しレジスタ４９とに演算結果
を格納する。

【００３１】この様に網羅率を測定している状態で網羅
率測定終了命令を受け付けた情報処理装置は、書き込み
レジスタ４７の内容を読み出しアドレスレジスタ５０で
指示される主記憶部４８に書き込むとともに、ワードア
ドレス４４と読み出しアドレスレジスタ５０で指される
主記憶部４８へのアクセスを抑止することで網羅率の測
定を終了する。

【００３２】以上説明したように本情報処理装置は、一
般的に命令が連続して実行されることを利用して、読み
出しレジスタにデータが存在する間は主記憶部へのアク
セスを行わずレジスタ上で命令実行情報を蓄積するので
、高速に網羅率が測定できると言う効果がある。

【００３３】次に本発明の第２の網羅率測定装置につい
て図面を参照して詳細に説明する。

【００３４】図７は、本発明を示す構成図であり、主記
憶部６０に分岐成功用ビットマップエリア６２と、この
ビットマップエリア６２の先頭アドレスを指示するＧＯ
ポインタ６１と、分岐不成功用ビットマップエリア６４
と、このビットマップエリア６４の先頭アドレスを指示
するＮＧポインタ６３と網羅率解析手段である制御プロ
グラム６５とがあり、命令処理部７０にビットアドレス
生成手段７２と部分書き込み手段７３が含まれているこ
とを示している。

【００３５】図８は、制御プログラム６５の処理の流れ
を示した図、図９は、命令処理部７０の命令実行回路７
４が分岐命令実行毎にビットマップエリアをアッフケデ
ートする処理を示した図である。

【００３６】次に網羅率測定処理について図８により説
明する。制御プログラム６５は、操作員の要求で外部記
憶装置（図示していない）から入力制御部７５を経由し
て被測定プログラム６６を主記憶部６０に図８の処理３
００でロードし、処理３０１で主記憶部６０の固定番地
にあるＧＯポインタ６１に分岐成功用ビットマップエリ
ア６２を示すアドレスを設定し、同様にＮＧポインタ６
３に分岐不成功用ビットマップエリア６４を示すアドレ
スを設定し、処理３０２で分岐成功用ビットマップエリ
ア６２と分岐不成功用ビットマップエリア６４を全ビッ
ト“０”にクリアし、処理３０３で被測定プログラム６
６を起動する。

【００３７】起動された被測定プログラム６６は、試験
手順に従って評価され、バグ（設計、製造誤り）がない
ことを検証する。このとき、試験手順に漏れがあると被
測定プログラム６６で判断処理の真／偽のケース即ち分
岐命令の分岐成功／不成功で実行されないケースが残り
、バグが十分検出されないことになる。このため網羅率
を測定するわけだが、制御プログラム６５は、全ての試
験手順で評価後、処理３０４で分岐成功用ビットマップ
エリア６２と分岐不成功用ビットマップエリア６４を読
み出し、処理３０５で編集し、その結果を入出力制御部
を介して表示装置（図示していない）に出力する。

【００３８】なお、処理３０５での編集処理では、被測
定プログラム６６の全分岐命令に対応する分岐命令に対
応する分岐成功用ビットマップエリア６２及び分岐不成
功用ビットマップエリア６４のビットの内、“１”のビ
ット即ち分岐が成功した命令の数の比率及び不成功だっ
た命令の数の比率を表示する以外に、どの分岐命令が評
価されていないかをも表示する。

【００３９】続いて、図９を用いて命令処理部が分岐成
功用ビットマップエリア６２と分岐不成功用ビットマッ
プエリア６４に分岐命令の実行情報を蓄積する処理につ
いて説明する。本情報処理装置６は、２バイト／４バイ
ト／６バイト命令を有しており、先頭の１バイトに命令
コードが格納されている。なお、命令コード毎に命令長
が規定されている。さらに、情報処理装置６は命令カウ
ンタ７１に実行中の命令の絶対アドレスを保持している
。

【００４０】まず、処理４００で命令カウンタ７１が指
示しているアドレスから命令語を取り出し、処理４０１
で命令コードに従ってオペランドデータを準備し、処理
４０２で命令コードに従った処理を行う。次に、命令実
行回路７４は、処理４０３で実行中の命令が分岐命令か
判断し、分岐命令でなければ処理４０６に進み実行中の
命令語長を命令カウンタ７１に加算する。

【００４１】一方、処理４０３で分岐命令と判断したと
きは、本発明の網羅率測定処理を行う。即ち、処理４０
４で分岐命令の２バイト単位アドレスをビットマップエ
リアの１ビットアドレスに変換し、処理４０５で分岐成
功であれば分岐成功用ビットマップエリア６２の該当１
ビットに、分岐不成功であれば分岐不成功用ビットマッ
プエリア６４の該当１ビットに“１”を書き込む。さら
に、処理４０６実行中の命令語長を命令カウンタ７１に
加算する。但し、分岐成功及び割り込みが発生している
ときは、命令実行回路７４が既に命令カウンタ７１を更
新しているので加算は阻止される。

【００４２】この様にして実行した分岐命令に対応して
ビットマップエリアに情報を蓄積して行くことができる
。なお、２バイト命令は１ビットに対応しているが、４
バイト／６バイト命令は、２ビット／３ビットに対応し
ており、先頭の１ビットで代表させている。

【００４３】以上説明したように本発明の第二の網羅率
測定装置は、分岐命令実行毎に命令の実行情報を蓄積す
るので、リアルタイム処理を要求されるプログラムの網
羅率が測定できると言う効果が有る。

【００４４】次に、第２の網羅率測定の一実施例につい
て図面を参照して詳細に説明する。

【００４５】図１０は、本実施例を示す構成図であり、
本情報処理装置にはアドレスレジスタ９０と、ＧＯポイ
ンタレジスタ８０と、ＮＧポインタレジスタ８１と、ア
ドレス加算器８２と、デコーダ８３と、ＯＲ回路８６と
、セレクタ９１とが設けられていることを示している。 なお、アドレスレジスタ９０に格納される実行中の命令
アドレスは、図５に示す通り２６ビットのワードアドレ
ス部と、５ビットのワード内ビットアドレス部と、１ビ
ットの未使用部に分割されている。また、本発明の情報
処理装置は、２バイト／４バイト／６バイト命令を有し
ており、主記憶部８８に対するアクセスは１ワード（３
２ビット＝４バイト）単位に行うことができる。さらに
、情報処理装置は、網羅率測定開始命令と網羅率測定終
了命令とを有している。

【００４６】さて、網羅率測定開始命令を受け付けた情
報処理装置は、オペランドで指示された主記憶部８８内
にある分岐成功用ビットマップエリア６２の先頭アドレ
ス（ワードアドレス）をＧＯポインタレジスタ８０に、
分岐不成功用ビットマップエリア６４の先頭アドレス（
ワードアドレス）をＮＧポインタレジスタ８１に設定す
るとともに、以下に説明する網羅率測定動作を開始する
。

【００４７】まず、分岐命令が実行されるとその命令の
絶対アドレスをアドレスレジスタ９０に設定し、分岐成
功／不成功の信号でセレクタ９１を切り替え、分岐成功
のときはＧＯポインタレジスタ８０とアドレスレジスタ
９０のワードアドレス部とをアドレス加算器８２で加算
し、分岐不成功はＮＧポインタレジスタ８１とアドレス
レジスタ９０のワードアドレスをアドレス加算器８２で
加算し、加算結果をワードアドレス８４に設定するとと
もに、主記憶部８８内のワードアドレス８４で指示され
る１ワードデータを読み出しレジスタ８９に読み出す。

【００４８】一方、デコーダ８３は、アドレスレジスタ
９０のワード内ビットアドレス部（５ビット）をデコー
ドし、ワークレジスタ８５（３２ビット）に設定する。 次に、ＯＲ回路８６は、読み出しレジスタ８９とワーク
レジスタ８５にデータが揃うと論理和演算を行い、結果
を書き込みレジスタ８７に格納する。

【００４９】続いて情報処理装置は、ワードアドレス８
４で指示された主記憶部８８に書き込みレジスタ８７の
内容を書き込むことで分岐命令の実行情報をビットマッ
プエリアに蓄積することができる。さらに、次の分岐命
令が実行されたときも同様に命令の絶対アドレスがアド
レスレジスタ４０に格納され、結果としてビットマップ
エリアに実行情報が蓄積される。

【００５０】この様に網羅率を測定している状態で網羅
率測定終了命令を受け付けた情報処理装置は、ワードア
ドレス８４で指される主記憶部８８へのアクセスを抑止
することで網羅率の測定を終了する。

【００５１】

【発明の効果】以上説明したように本発明の第１の網羅
率測定装置は、命令実行毎に命令の実行情報を蓄積する
ので、リアルタイム処理を要求するプログラムの網羅率
が測定できるという効果がある。

【００５２】また、以上説明したように本発明の第２の
網羅率測定装置は、分岐命令の実行と同時に分岐成功／
不成功情報を蓄積するので、実行時間を延ばすことなく
プログラムの網羅率が測定できると言う効果がある。

【図面の簡単な説明】

【図１】本発明の第１の網羅率測定装置の構成図である
。

【図２】図１の制御プログラムの処理の流れを示す図で
ある。

【図３】図１の命令実行回路が命令の実行情報を蓄積す
る処理の流れを示す図である。

【図４】第１の網羅率測定装置の第１の実施例の構成図
である。

【図５】アドレスレジスタに格納されるアドレスの形式
を示す図である。

【図６】第１の網羅率測定装置の第２の実施例の構成図
である。

【図７】本発明の第２の網羅率測定装置の構成図である
。

【図８】図７の制御プログラムの処理の流れを示す図で
ある。

【図９】図７の命令実行回路が分岐命令の実行情報を蓄
積する処理の流れを示す図である。

【図１０】第２の網羅率測定装置の一実施例の構成図で
ある

【符号の説明】

１，６　　　　情報処理装置 １０，４８，６０，８８　　　　主記憶部１１　　　　
Ｃ０ポインタ １２　　　　ビットマップエリア １３，６５　　　　制御プログラム １４，６６　　　　被測定プログラム ２０，７０　　　　命令処理部 ２１，７１　　　　命令カウンタ ２２，７２　　　　ビットアドレス生成手段２３，７３
　　　　部分書き込み手段 ２４，７４　　　　命令実行回路 ３０，７５　　　　入出力制御部 ４０，９０　　　　アドレスレジスタ ４１　　　　Ｃ０ポインタレジスタ ４２，８２　　　　アドレス加算器 ４３，８３　　　　デコーダ ４４，８４　　　　ワードアドレス ４５，８５　　　　ワークレジスタ ４６，８６　　　　ＯＲ回路 ４７，８７　　　　書き込みレジスタ ４９，８９　　　　読み出しレジスタ ５０　　　　読み出しアドレスレジスタ６１　　　　Ｇ
Ｏポインタ ６２　　　　分岐成功用ビットマップエリア６３　　　
　ＮＧポインタ ６４　　　　分岐不成功ビットマップエリア８０　　　
　ＧＯポインタレジスタ ８１　　　　ＮＧポインタレジスタ ９１　　　　セレクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　主記憶部に設けた網羅率測定用のビッ
   トマップエリアと、該ビットマップエリアの先頭アドレ
   スを指示するＣ０ポインタと、前記主記憶部に格納され
   た命令のバイトアドレスを最小命令語長が１ビットに対
   応した前記ビットマップエリア内のビットアドレスに変
   換するビットアドレス生成手段と、前記ビットマップエ
   リア内の任意のビットにデータを書き込む部分書き込み
   手段とを有し、命令実行毎に命令アドレスに対応するビ
   ットアドレスを求め、前記ビットマップエリアの該ビッ
   トアドレスに命令実行状態を設定し、網羅率測定対象プ
   ログラム実行後に前記ビットマップエリアを解析するこ
   とを特徴とする網羅率測定装置。
2. 【請求項２】　　実行中の命令の絶対アドレスを保持す
   るアドレスレジスタと、主記憶部内の網羅率測定用エリ
   アの先頭アドレスを保持するＣ０ポインタレジスタと、
   前記アドレスレジスタの内容をワードアドレス部とワー
   ド内ビットアドレス部と未使用部に分割し該ワードアド
   レス部と前記Ｃ０ポインタレジスタの内容とを加算する
   アドレス加算器と、前記アドレスレジスタのワード内ビ
   ットアドレス部を入力して該ワード内ビットアドレスに
   対応する１ビットのみが“ＯＮ”状態の１ワード幅のデ
   ータを生成するデコーダと、前記アドレス加算器の出力
   データをアドレスとする前記主記憶部の１ワードデータ
   と前記デコーダの出力データとの論理和を演算するＯＲ
   回路とを有することを特徴とする請求項１記載の網羅率
   測定装置。
3. 【請求項３】　　主記憶部から読み出したデータを保持
   する読み出しレジスタと、読み出しレジスタに読み出し
   た時のアドレスを保持する読み出しアドレスレジスタと
   、前記主記憶部からのデータ読み出し要求があるとき要
   求アドレスと前記読み出しアドレスレジスタの内容を比
   較する比較回路とを有し、該比較回路の比較結果が一致
   していれば前記主記憶部からデータを読み出すことなく
   前記読み出しレジスタの内容を使用して前記論理和演算
   を行い、比較結果が不一致であれば前記主記憶部からデ
   ータを読み出して演算に使用し、演算結果を前記読み出
   しレジスタにも格納することを特徴とする請求項２記載
   の網羅率測定装置。
4. 【請求項４】　　主記憶部に設けた網羅率測定用の分岐
   成功用ビットマップエリアと、該分岐成功用ビットマッ
   プエリアの先頭アドレスを指示するＧＯポインタと、前
   記主記憶部に設けた網羅率測定用の分岐不成功用ビット
   マップエリアと、該分岐不成功用ビットマップエリアの
   先頭アドレスを指示するＮＧポインタと、前記主記憶部
   に格納された命令のバイトアドレスを最小命令語長が１
   ビットに対応した前記分岐成功用ビットマップエリア及
   び前記分岐不成功用ビットマップエリア内のビットアド
   レスに変換するビットアドレス生成手段と、前記分岐成
   功用ビットマップエリア又は前記分岐不成功用ビットマ
   ップエリア内の任意のビットにデータを書き込む部分書
   き込み手段とを有し、分岐命令実行毎に命令アドレスに
   対応するビットアドレスを求め、分岐成功時には分岐成
   功用ビットマップエリアの該ビットアドレスに命令実行
   状態を設定し、分岐不成功時は前記分岐不成功用ビット
   マップエリアの該ビットアドレスに命令実行状態を設定
   し、網羅率測定対象プログラム実行後に前記両ビットマ
   ップエリアを解析することを特徴とする網羅率測定装置
   。
5. 【請求項５】　　実行中の分岐命令の絶対アドレスを保
   持するアドレスレジスタと、主記憶部内の第一の網羅率
   測定用エリアの先頭アドレスを保持するＧＯポインタレ
   ジスタと、主記憶部内の第二の網羅率測定用エリアの先
   頭アドレスを保持するＮＧポインタレジスタと、前記ア
   ドレスレジスタの内容をワードアドレス部とワード内ビ
   ットアドレス部と未使用部に分割し該ワードアドレス部
   と前記ＧＯポインタレジスタ又はＮＧポインタレジスタ
   の内容とを加算するアドレス加算器と、該アドレス加算
   器の入力となるポインタレジスタを実行中分岐命令の分
   岐成功又は不成功を表示する信号で選択するセレクタと
   、前記アドレスレジスタのワード内ビットアドレス部を
   入力して該ワード内ビットアドレスに対応する１ビット
   のみが“ＯＮ”状態１ワード幅のデータを生成するデコ
   ーダと、前記アドレス加算器の出力データをアドレスと
   する前記主記憶部の１ワードデータと前記デコーダの出
   力データとの論理和を演算するＯＲ回路とを有すること
   を特徴とする請求項４記載の網羅率測定装置。