JP3100458B2 - カバレージ・テスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ソウトウェアをテスト
済みの箇所と未テストの箇所に分離表示し、ソフトウェ
アの検証の程度を数量化するカバレージ・テスタに関す
るものである。

【０００２】

【従来の技術】従来、カバレージ・テスタにはソフトウ
ェアによる方法と、ハードウェアによるリアルタイムに
測定可能な方法が知られている。

【０００３】ソフトウェアによる方法では、テスト対象
となるプログラムを予め解析し、このプログラムの中に
カバレージ測定のためのチェックポイントを埋め込み、
カバレージ測定可能な新しいプログラムを作成する。こ
のカバレージ測定可能なプログラムを検証し、チェック
ポイントの通過／未通過を判別する。次に、チェックポ
イントの通過／未通過情報を基に、ＣＯ（命令コードの
実行／未実行）およびＣ１（条件分岐方向の通過／未通
過）カバレージ・テストを行う。

【０００４】ハードウェアによる方法は、カバレージ・
テスタがマイクロプロセッサのピンを監視し、マイクロ
プロセッサが命令コードを読み込んだ時のアドレス信号
を基に、実行された命令コードのアドレスをマークし、
ＣＯカバレージを測定する。

【０００５】ソフトウェアによる方法では、カバレージ
測定可能なプログラムが、ロジック上は同一の働きをす
るにしても、元のプログラムと一部異なったものであ
り、プログラム実行に関わる時間条件は同一ではない。
特に、制御系のソフトウェアの場合、ハードウェアの仕
様によりソフトウェアに時間条件が付加されるため、カ
バレージ測定のために加工されたプログラムと元のプロ
グラムとでは、ハードとソフトの結合動作が異なる場合
がある。

【０００６】特に、ハードウェアによる方法では、ＣＯ
カバレージ以上に有効な情報であるＣ１カバレージが測
定できない制約がある。さらに、多くのマイクロプロセ
ッサでは、プリフェッチ機能を有しており、プリフェッ
チ処理により命令コードを読み込んだ場合でもこの命令
コードの前の命令コードが分岐命令だった場合、プリフ
ェッチされた命令コードは実行されない。

【０００７】

【発明が解決しようとする課題】しかしながら、従来装
置ではこのプリフェッチされたコマンドが実行されたと
みなすので、正確にＣＯカバレージを測定できない問題
点がある。加えて、ノイズ、ソフトウェアバグ等のた
め、マイクロプロセッサが暴走状態に陥った場合の無意
味な命令実行をカバレージ測定から排除する必要があ
る。

【０００８】そこで、本発明の目的は上述の点に鑑み
て、ハードウェアによってカバレージ・テストを実行す
る際に、マイクロプロセッサのプリフェッチ処理により
読出された命令コード（コマンド）を正確にカバレージ
（測定）することの可能なカバレージ・テスタを提供す
ることにある。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、アドレスに基づいてプロ
グラムメモリから読み出したプログラム命令の実行中に
後続アドレスのプログラム命令を内部キューに読み込む
プリフェッチ機能を有するマイクロプロセッサで実行さ
れる対象プログラムをテストするためのカバレージ・レ
ジスタであって、前記マイクロプロセッサがプログラム
命令を読み込むために指示した読み込みアドレスをバス
から取り込んで記憶するための読み込みアドレス記憶手
段と、前記内部キューにおける前記プログラム命令の読
み込み、読み出しおよび消去に応じて、前記読み込みア
ドレス記憶手段に対してアドレスの取り込み、読み出し
および消去を行う制御手段と、前記読み込みアドレス記
憶手段から新たに読み出されたアドレスが直前に読み出
されたアドレスと連続であるか否かを判定する連続性判
定手段と、前記読み込みアドレスが前記プログラムメモ
リにおける前記対象プログラムの格納アドレス範囲内に
あるか否かを判定する範囲判定手段と、該範囲判定手段
及び前記連続性判定手段の判定結果に基づいて、前記格
納アドレス範囲内にあって連続であるアドレスと、前記
格納アドレス範囲内にあって不連続のアドレスとをそれ
ぞれ区別して、前記対象プログラムのカバレージ測定デ
ータとして記憶する測定データ記憶手段とを具えたこと
を特徴とする。

【００１０】請求項２の発明は、請求項１の発明に加え
て、前記マイクロプロセッサの暴走を検知する検知手段
と、該検知手段により暴走を検知すると前記測定データ
記憶手段への書き込みを中断する中断手段とをさらに具
えたことを特徴とする。

【００１１】請求項３の発明は、請求項２の発明に加え
て、前記検知手段が、前記読み込みアドレス記憶手段か
ら読み出されたアドレスが前記マイクロプロセッサのプ
ログラム領域内であるか否かを判定し、当該プログラム
領域外であると判定された場合に、前記マイクロプロセ
ッサの暴走を検知することを特徴とする。請求項４の発
明は、請求項２の発明に加えて、前記検知手段が、実行
中のプログラム命令における第１オペコードのアドレス
が第１オペコードとして予め設定されたアドレスと一致
するかを判定し、一致しない場合に、前記マイクロプロ
セッサの暴走を検知することを特徴とする。

【００１２】

【作用】請求項１の発明は、マイクロプロセッサのプリ
フェッチキューの記憶内容と対応のアドレス信号を、シ
フトレジスタやＦＩＦＯのメモリ等の記憶手段に記憶
し、プリフェッチキューのアクセス処理、すなわち、書
き込み、消去、読出し等に関連させてアクセスする。こ
のため、プログラムメモリから読出されても、マイクロ
プロセッサにおいて非実行（プリフェッチキューにおい
て消去された）のプログラム命令が、カバレージ・テス
タにおいて実行と登録されることはない。

【００１３】

【００１４】

【００１５】

【実施例】以上、図面を参照して、本発明の実施例を詳
細に説明する。

【００１６】図１は本発明実施例の回路構成を示す。

【００１７】図１において、カバレージ・テストの対象
となるプログラムを実行するマイクロプロセッサ（不図
示）と周辺機器を接続する共通バスに対して、カバレー
ジ・テスタ１００が接続されている。

【００１８】以下、カバレージ・テスタ１００の構成部
の回路構成を説明する。

【００１９】ファーストイン−ファーストアウト（ＦＩ
ＦＯ）メモリ（第１の発明の読み込みアドレス記憶手
段）１は上記共通バスの中のアドレスバスと接続し、バ
ス解析回路３の発生するシフトアウトコマンドに応じ
て、現在記憶している情報を命令実行アドレス（後述）
としてフリップフロップを介して連続判定回路４に送出
すると共にバス解析回路（第１の発明の制御手段）３の
シフトインコマンドに応じて上記共通バス上のアドレス
信号（命令読出しアドレス）を順次に記憶する。また、
ＦＩＦＯメモリ１はバス解析回路３のリセット信号に応
じて、記憶内容を消去する。

【００２０】より具体的にはマイクロプロセッサはプロ
グラムメモリに対してアドレス指示を行って実行対象の
プログラム命令を読出す。その際、プリフェッチ、すな
わち、マイクロプロセッサがプログラム命令を演算実行
中に、次のステップのプログラム命令を読出し、プリフ
ェッチキューに書き込むことをマイクロプロセッサの制
御信号によりバス解析回路３が検出すると、バス解析回
路３はシフトインコマンドによりこのときのアドレスバ
ス上の命令読込みアドレスをＦＩＦＯメモリ１に取込
む。

【００２１】バス解析回路３はマイクロプロセッサの発
生するステータス情報，上記共通バス中の制御バスとの
制御信号，クロック信号を入力し、信号解読によりマイ
クロプロセッサがプリフェッチキューへの書き込み、消
去、読出しする処理内容およびそのタイミングを検出す
る。

【００２２】また、バス解析回路３はマイクロプロセッ
サのステータス信号を信号識別し、マイクロプロセッサ
がプリフェッチキューから読出そうとしているコマンド
が先頭バイトか、２バイト目以降であるかを示す情報
（第１オペコード状態情報）をコントロール回路５に出
力する。バス解析回路３にはデコーダ（信号識別回路）
を用いる。

【００２３】例外処理判定回路２（第２の発明の範囲判
定手段）は、マイクロプロセッサが例外処理を実行して
いるか否かを判定する回路である。ここで、例外処理と
は、カバレージ処理の対象とはならないプログラムを割
込信号等によりマイクロプロセッサが実行する演算処理
を意味する。

【００２４】本実施例では、マイクロプロセッサのプリ
フェッチ処理によりアドレスバス上に発生したアドレス
信号が、プログラムメモリにおける、カバレージ・テス
ト対象プログラムの格納アドレス範囲に有ることを示し
ているときには例外処理無しと判定し、アドレスバス上
のアドレス情報が上記アドレス範囲にないことを示して
いるときに例外処理と判定する。

【００２５】このために、例外処理判定回路２はレジス
タや比較回路で構成されている。

【００２６】連続判定回路(第１の発明の連続性判定手
段)４はＦＩＦＯメモリ１から順次に出力される命令実
行アドレスが連続しているか否かを判定し、その判定結
果をコントロール回路５に報らせる。連続判定回路４は
レジスタ，加算器，比較器で構成され、前回、出力され
た命令実行アドレスに“１”を加えた値をレジスタに記
憶しておく。次に、今回、出力された命令実行アドレス
とレジスタのアドレスとを比較器により比較し、一致判
定が得られた場合、今回出力された命令実行アドレスは
連続と判定する。今回、出力された命令実行アドレスは
次回のアドレス比較のために上記レジスタに一時格納さ
れる。

【００２７】コントロール回路５は、連続判定回路４，
例外処理判定回路２の判定結果を入力し、マイクロプロ
セッサがプリフェッチキューから命令コードを読み出す
毎に順次に上記判定結果をそれぞれメモリ８，メモリ９
に書き込む。

【００２８】コントロール回路５は、ファームウェア
（リードオンリメモリ）６に記載されたカバレージ・テ
スト用のプログラムによりプリフェッチされたプログラ
ム命令についてのカバレージ・テストを行う。メモリ７
〜１１はマイクロコンピュータ用のプログラムメモリと
共通なアドレス構成を採っており、メモリ７，８，９の
データピンはハイレベル保持され、ライトイネーブルの
レベルは書き込み情報の内容によりコントロール回路５
により判定される。このために、メモリ７，８，９の各
アドレスには“０”または“１”のビット情報が格納さ
れる。メモリ７には、プリフェッチされたコマンドにつ
いての（コマンド）実行アドレスが連続していることを
示す“１”のビット情報を、プログラムメモリのアドレ
スと対応させて格納する。メモリ８には、プリフェッチ
されたコマンドについての実行アドレスに不連続部が生
じたことを示す“１”のビット情報を、プログラムメモ
リのアドレスと対応させて格納する。

【００２９】次に、コントロール回路５の詳細を説明す
る。

【００３０】コントロール回路５の中で、カバレージ測
定メモリ(第１の発明の測定データ記憶手段)７，８，９
に対する制御信号が以下のように作られる。

【００３１】

【数１】

【００３２】

【数２】

【００３３】

【数３】

【００３４】

【数４】

【００３５】

【数５】

【００３６】

【数６】

【００３７】

【数７】

【００３８】ただし、信号ＲＵＮはカバレージ測定中か
否かを示す制御信号であり、ファームウェア６のコマン
ドによりセット、リセットされる。

【００３９】上述の論理関数で使用した記号は以下のよ
うな意味がある。

【００４０】

【外１】

【００４１】ただし、演算子は上記の上のものほど優先
度が高いとする。また、＊が付加された信号は負論理
（アクティブロー）の信号であることを示す。

【００４２】RUN ＝１ ： カバレージ測定中 RUN ＝０ ： カバレージ停止中 信号ＲＵＮはメモリの動作モードを規定している。つま
り、カバレージ測定中（ＲＵＮ＝１）、メモリはターゲ
ットプロセッサのカバレージ測定のために独占的に使用
され、カバレージ停止中（ＲＵＮ＝０）は、ファームウ
ェア６の制御下にある。

【００４３】信号ＳＷＥ＊はファームウェア６がカバレ
ージメモリに対してライト動作を行う時にアサートされ
るライトイネーブル信号であり、ファームウェア６中の
マイクロプロセッサのライトストローブを元に作られ
る。信号ＷＥ＊は、ターゲットのマイクロプロセッサが
プログラムコードを実行した時にアサートされる信号で
あり、バス解析回路３の出力結果から、コントロール回
路５の中で作られる。

【００４４】上記ライトイネーブルの作り方から、ＲＵ
Ｎが１の時（カバレージ測定中）、ＣＷＥ＊，ＮＣＷＥ
＊，ＥＷＥ＊は排他的にアサートされ、ターゲットのマ
イクロプロセッサが、図２に示すように連続的にプログ
ラムを実行したことや不連続的にプログラムを実行した
ことや、例外処理による制御フローの乱れがあったこと
を上記各信号がそれぞれ示している（図２参照）。

【００４５】メモリのデータ入力ピン（ＣＤＩ，ＮＣＤ
Ｉ，ＥＤＩ）はカバレージ測定中（ＲＵＮ＝１）、１と
なるため、ライトイネーブル信号（ＣＷＥ＊，ＮＣＷＥ
＊，ＥＷＥ＊）がアサートされたメモリに対して、アド
レスＲＡ（＝ＥＡ）によって指し示されるメモリセルに
１が書かれる。つまり、カバレージ測定データが上記メ
モリに蓄積される。

【００４６】ファームウェア６からカバレージ停止コマ
ンドが発行された後（ＲＵＮ＝０となる）、カバレージ
メモリは、ターゲットプロセッサのカバレージ測定のた
めの信号から切り放され、ファームウェア６に接続され
るため、ファームウェア６を経由して、メモリ上のカバ
レージ測定データを外部に（例えば、ハードディスク等
の周辺装置）に格納することができる。

【００４７】カバレージメモリ１０，１１に対する制御
信号は、コントロール回路５の中で、以下の論理式に従
って作られる。

【００４８】

【数８】

【００４９】

【数９】

【００５０】

【数１０】

【００５１】

【数１１】

【００５２】カバレージ測定中（ＲＵＮ＝１）は、メモ
リ１０，１１に対してライト動作を行わず（ライトイネ
ーブルはハイレベルを保持する）、ファームウェア６か
ら予めセットされた、プログラムマップ情報と、第１オ
ペコード状態パターンが、ターゲットプロセッサの暴走
の検出のために参照されるのみである。

【００５３】メモリ１０に格納されたプログラムマップ
情報は以下の意味である。

【００５４】０： 対応するアドレスは、ターゲットの
マイクロプロセッサのプログラム領域外である １： 対応するアドレスは、ターゲットのマイクロプロ
セッサのプログラム領域内である また、メモリ１１に格納された第１オペコード状態すな
わち、アドレスフォーマットは以下の意味がある。

【００５５】０： 対応するアドレスのプログラムコー
ドは、命令コードの第１バイト目ではない １： 対応するアドレスのプログラムコードは、命令コ
ードの第１バイト目である ただし、メモリ１０の０が格納されているアドレス（つ
まり、ターゲットのプログラム領域外）に対しては、メ
モリ１１のデータは無意味である。

【００５６】コントロール回路５内のプログラムマップ
に基づく暴走検出ロジック（第２、第３の発明の検知手
段）は、カバレージ測定中（ＲＵＮ＝１）に、プログラ
ム領域外のアドレスに対して、命令実行が行われた場合
にエラー信号がアサートされ、そしてその状態が保持さ
れるというものである。暴走検出ロジックは図３のよう
な回路で実現可能である。

【００５７】また、第１オペコード状態に基づくコント
ロール回路内の暴走検出ロジック(第２、第４の発明の
検知手段)は、カバレージ測定中（ＲＵＮ＝１）に、プ
ログラム領域内のアドレスに対して、ターゲットプロセ
ッサの第１オペコード状態（Ｍ１ＳＴＳ）と第１オペコ
ード状態メモリ１１の間で不一致が検出された場合にエ
ラー信号がアサートされ、そしてその状態が保持される
というものである。このための回路を図４に示す。

【００５８】マップエラーまたは、第１オペコードエラ
ーが発生した場合、コントロール回路(第２の発明の中
断手段)５は直ちにカバレージ測定を中断し（ＲＵＮを
リセット）、ファームウェア６にその旨を伝える。マイ
クロプロセッサが暴走したときのカバレージ測定データ
は、不正なものとして破棄すべきである。

【００５９】上述した実施例では、ＦＩＦＯメモリ１か
ら順次に読出されるアドレス信号はマイクロプロセッサ
がプリフェッチキューから演算実行のために読出すプロ
グラム命令と対応する。また、分岐命令等により非実行
となったプリフェッチキュー内のプログラム命令は消去
されるので、この消去に伴って、ＦＩＦＯメモリ１内の
対応のアドレス信号もリセット信号により消去されるの
で、ＦＩＦＯメモリ１からは出力されず、メモリに誤っ
てカバレージされることもない。

【００６０】

【発明の効果】本発明によれば次の効果が得られる。

【００６１】（１）マイクロプロセッサの信号ピンをモ
ニタするだけで、カバレージ測定を行うことができ、実
時間性等の実環境性に影響しない。

【００６２】（２）実環境性を保ったまま従来ではでき
なかったプリフェッチデータについてのＣ１（条件分岐
方向の通過／未通過）カバレージ測定が可能。

【００６３】（３）命令読み込みアドレスから命令実行
アドレスを検出しているので、正確なカバレージ測定が
可能となっている。

【００６４】（４）カバレージ測定に悪影響がある、マ
イクロプロセッサの暴走状態を速やかに検出できるの
で、カバレージデータ中に異常データが混入することが
ない。（５）割り込みなどにより対象プログラム以外のプログ
ラムが実行されても、その実行アドレスは対象プログラ
ムの格納アドレス範囲内にないので、対象プログラムの
カバレージ測定データから除外されるため、正確なカバ
レージ測定が可能なる。

【図面の簡単な説明】

【図１】本発明実施例の回路構成を示すブロック図であ
る。

【図２】図１のコントロール回路５の信号発生タイミン
グを示すタイミングチャートである。

【図３】図１のコントロール回路５内の暴走検知ロジッ
クの部分回路を示す回路図である。

【図４】図１のコントロール回路５内の暴走検知ロジッ
クの部分回路を示す回路図である。

【符号の説明】

１ ＦＩＦＯメモリ ２ 例外処理判定回路 ３ バス解析回路 ４ 連続判定回路 ５ コントロール回路 ６ ファームウェア ７〜１１ メモリ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/28 - 11/36 G06F 9/38

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 アドレスに基づいてプログラムメモリか
   ら読み出したプログラム命令の実行中に後続アドレスの
   プログラム命令を内部キューに読み込むプリフェッチ機
   能を有するマイクロプロセッサで実行される対象プログ
   ラムをテストするためのカバレージ・レジスタであっ
   て、 前記マイクロプロセッサがプログラム命令を読み込むた
   めに指示した読み込みアドレスをバスから取り込んで記
   憶するための読み込みアドレス記憶手段と、 前記内部キューにおける前記プログラム命令の読み込
   み、読み出しおよび消去に応じて、前記読み込みアドレ
   ス記憶手段に対してアドレスの取り込み、読み出しおよ
   び消去を行う制御手段と、 前記読み込みアドレス記憶手段から新たに読み出された
   アドレスが直前に読み出されたアドレスと連続であるか
   否かを判定する連続性判定手段と、 前記読み込みアドレスが前記プログラムメモリにおける
   前記対象プログラムの格納アドレス範囲内にあるか否か
   を判定する範囲判定手段と、 該範囲判定手段及び前記連続性判定手段の判定結果に基
   づいて、前記格納アドレス範囲内にあって連続であるア
   ドレスと、前記格納アドレス範囲内にあって不連続のア
   ドレスとをそれぞれ区別して、前記対象プログラムのカ
   バレージ測定データとして記憶する測定データ記憶手段
   とを具えたことを特徴とするカバレージ・テスタ。
2. 【請求項２】 前記マイクロプロセッサの暴走を検知す
   る検知手段と、該検知手段により暴走を検知すると前記
   測定データ記憶手段への書き込みを中断する中断手段と
   をさらに具えたことを特徴とする請求項１に記載のカバ
   レージ・テスタ。
3. 【請求項３】 前記検知手段が、前記読み込みアドレス
   記憶手段から読み出されたアドレスが前記マイクロプロ
   セッサのプログラム領域内であるか否かを判定し、当該
   プログラム領域外であると判定された場合に、前記マイ
   クロプロセッサの暴走を検知することを特徴とする請求
   項２に記載のカバレージ・テスタ。
4. 【請求項４】 前記検知手段が、実行中のプログラム命
   令における第１オペコードのアドレスが第１オペコード
   として予め設定されたアドレスと一致するか を判定し、
   一致しない場合に、前記マイクロプロセッサの暴走を検
   知することを特徴とする請求項２に記載のカバレージ・
   テスタ。