CN114764117A - 高速集成电路测试 - Google Patents

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CN114764117A CN202210029422.6A CN202210029422A CN114764117A CN 114764117 A CN114764117 A CN 114764117A CN 202210029422 A CN202210029422 A CN 202210029422A CN 114764117 A CN114764117 A CN 114764117A
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clock
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D·M·拉贾戈帕
N·米什拉
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Abstract

本申请公开了高速集成电路测试。一种集成电路(102)。该集成电路包括：(i)响应于时钟可操作的钟控电路(120)；(ii)时钟提供电路(124)，其经耦合以可选择的频率为钟控电路提供时钟；(iii)测试电路(126)，其耦合到时钟提供电路和钟控电路；以及(iv)焊盘(112)，其被配置为接收外部信号，其中响应于外部信号选择可选择的频率。

Description

高速集成电路测试
相关申请的交叉引用
本申请要求于2021年1月12日提交的美国临时申请第63/136,523号的权益和优先权，该临时申请通过引用全部并入本文。
技术领域
示例实施例涉及高速集成电路(IC)测试。
背景技术
IC可以包括一个或多个主要功能块。例如，IC存储器电路可能以独立形式存在或作为提供信息存储之外的附加功能的IC的一部分嵌入。为了检测由工艺变化和参数缺陷引起的性能损失，此类IC电路的高速筛选是必不可少的。关于存储器测试，一旦IC存储器已被包封或封装，就会出现一种现有技术测试形式。由于封装通常发生在电路设计的较晚阶段，因此此类测试也必然会在设计周期中延迟。因此，与早期的设计过程测试相比，封装后阶段的IC存储器测试存在固有的局限性或效率低下。此外，与基于自动化的测试相比，依赖于实施方式的后封装测试还可能涉及手动步骤，这些步骤可能更慢且更容易出现测试错误。存储器测试的另一种现有技术形式可能发生在预封装时，此时每个IC存储器仍然是晶片的一部分，即，在从晶片切块每个IC之前。在这种测试形式中，自动测试装备(ATE)通常与其他装置结合使用，以推进测试探针接触，然后一次测试晶片上的一个IC存储器。装置将探针以及测试方法从一个IC步进或推进到下一个IC。每个测试的结果被处理并通常被存储，以便每个被测试的IC存储器可以被分配识别IC存储器的性能能力的分数等，有时称为每个IC的分箱(bin)，因为可比较的结果分布内的IC然后被分配到相同的箱(例如，强、典型、弱等)。然而，通过以高达(或超过)指定存储器操作速度的速度进行存储器测试，可以实现稳健的存储器测试，而当前的ATE测试方法可能达不到这种速度的测试。虽然以上以示例的方式描述了存储器，但类似的考虑可适用于需要高速测试的其他IC功能块。
在本文件中提供了示例实施例，其可以改进上述概念中的某些概念，如下详述。
发明内容
在一个示例实施例中，存在一种集成电路。该集成电路包括：(i)响应于时钟可操作的钟控电路；(ii)时钟提供电路，其经耦合以可选择的频率为钟控电路提供时钟；(iii)测试电路，其耦合到时钟提供电路和钟控电路；以及(iv)焊盘，其被配置为接收外部信号，其中响应于外部信号选择可选择的频率。
还公开并要求保护其他方面和实施例。
附图说明
图1A图示了具有多个IC的半导体晶片。
图1B图示了来自图1A中的每个IC的附加细节。
图2图示了用于测试图1A的IC的IC测试环境的示例实施例的示意图。
图3图示了操作图2的IC的MTB和存储器部分的状态图。
图4图示了用于制造所描述的IC的示例实施例方法的流程图。
具体实施方式
图1A图示了通常由硅形成的半导体晶片100。半导体晶片100的部分被同时处理以形成相应相同形状的区域，每个区域提供相应的IC 102(仅标记一些以简化附图)。在示例实施例中，每个IC 102可以是独立的存储器电路或具有包括但还扩展到存储器存储之外的功能的IC，例如具有支持该功能的存储器。存储器可以是各种类型，例如包括静态随机存取存储器(SRAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)以及这些或其他的变体。在另一个示例实施例中，每个IC 102可以是独立的或多用途的电路，其包括需要高速测试的某种其他形式的钟控电路，例如时钟组合逻辑电路。因此，在存储器、组合逻辑或一些其他钟控电路的情况下，IC 102包括有助于测试(一个或多个)钟控电路的附加方面。此外，存储器可以形成IC的关键部件，并且在下面作为示例进行讨论，但是本文档中的各种教导可以应用于其他这样的(一个或多个)IC钟控电路。
当半导体晶片100仍然处于图1A的一般形式时，可以测试晶片上的一些或全部IC102，例如通过部分或全自动测试装置，该测试装置定位一个或多个探针以电接触单个(或很少)IC 102。测试装置然后执行一个或多个测试序列，并且可以存储或指示测试结果。在一个示例实施例中，测试包括测试IC 102的存储器部分的操作速度，并且指示或评分结果测试分数(或等级)。例如，IC过程设计可能预期以特定速度SP执行的存储器，因此测试可以评估在该速度下的操作。此外，如果IC 102没有通过全速SP下的性能测试，则该测试可以包括在SP的100％以下的附加测试，如下文进一步详述。一旦IC 102被完全测试，测试装置推进以探测下一个单独的IC 102并执行测试步骤，并且该过程对每个IC 102重复，从而最终测试在晶片100上的所有IC 102。此后，每个IC 102与半导体晶片100分离并彼此分离，其中然后将与每个IC 102相关联的测试结果用于指导每个IC 102的使用。例如，对于完全未通过其测试的任何IC 102(例如，没有运行速度或低于SP的任何可接受百分比)，IC可以被丢弃或进一步测试，例如为了识别导致测试失败的设计或工艺问题。然而，无故障的IC可以分为不同的组，具体取决于在晶片测试期间获得的相应IC的运行速度相对于SP的百分比。然后识别每个不同的执行组以进行潜在的不同处理，例如基于此类性能销售到不同的终端应用。
图1B更详细地图示了图1A的IC 102，可以理解，对于图1A中指示的相应区域，图1B的描绘被多次复制。IC 102分别包括第一至第七物理焊盘104、106、108、110、112、114和116，尽管示例实施例IC可以具有任意数量的焊盘。这些物理焊盘中的每一个都是在测试期间传输电信号的点，无论是模拟还是数字(单比特或多比特)信号。当IC 102被封装时，这些物理焊盘中的一些或全部可以耦合到相应的封装引脚(未示出)，以在IC 102以其最终形式的制造后操作期间额外访问焊盘的导电路径。此外，焊盘的物理位置不一定如图1B所示。
焊盘104、106、108、110、112、114和116中的每一个的功能介绍如下。第一焊盘104用于接收电源电压(VCC)，而第二焊盘106用于接收低基准电压，例如地(GND)。第三焊盘108用于接收输入信号S_IN，而第四焊盘110用于提供输出信号S_OUT，其中输入信号和输出信号中的每个可为各种类型，例如电压、电流或数据，取决于IC 102的功能。一般而言，输入信号S_IN与输出信号S_OUT之间存在信号路径111。信号路径111被图示为虚线，因为它不一定是贯穿IC 102的相同节点，而是代表通过可以连接到不同设备和其他信号路径的框的一般路径。第五焊盘112用于启用和/或促进内部存储器测试并且因此示出为接收外部提供的输入使能信号MEM_T_EN。第六焊盘114用于耦合1MHz到10MHz范围内的相对较慢的时钟CLK_S(很容易通过非常低成本的测试(VLCT)装备实现)，其中与较快的存储器测试时钟CLK_F相比，该速度表示为相对较低，稍后描述。CLK_S可以从外部提供，例如通过ATE，或从片上钟控电路提供给位于IC 102上的存储器测试块(MTB)126，稍后描述。第七焊盘116用于提供代表存储器测试结果的信号，因此显示为提供输出信号MEM_T_RES。
IC 102还包括功能电路系统118。功能电路系统118至少包括钟控电路120，其在一个示例实施例中是存储器，如果IC 102是独立的存储器设备，钟控电路120可以是IC 102中的唯一或主要功能电路。如前所述，钟控电路120可以是各种存储器类型中的一种，包括SRAM、ROM或DRAM，并且它还可以包括任意数量或级别的存储器块，并且其中每个存储器块具有任意数量的输入/输出端口。可选地，IC 102还可以包括其他功能电路系统(OFC)122。OFC 122代表可以与钟控电路120结合工作或由钟控电路120支持的各种不同的片上功能选项。例如，IC 102可以是片上系统(SoC)、专用IC或处理器(包括微控制器、微处理器和数字信号处理器)。
IC 102还包括测试电路系统，该测试电路系统包括信号控制振荡器(SCO)124和钟控电路测试电路(诸如当钟控电路120是存储器时上面介绍的MTB 126)。SCO 124被耦合以接收输入信号MEM_T_EN，并且作为响应，输出可变高频时钟CLK_F，即如前所述，其频率比在第六焊盘114处接收的慢时钟CLK_S的频率快。SCO 124可以是数控振荡器(DCO)，其接收两个输入：(i)电流输入，其足以在CLK频率CLK[min]到CLK[max]的范围内为振荡器供电；(ii)多比特数字控制字，其选择CLK频率，CLK频率介于CLK[min]到CLK[max]之间的范围内并且包括CLK[min]到CLK[max]作为CLK_F输出。在这方面，输入信号MEM_T_EN可以提供电流输入和数字控制字中的一个或两个，或者数字控制字可以由MTB 126内部提供，如下详述。CLK_F至少耦合到功能电路系统118的钟控电路120。MTB 126包括有限状态机和控制器(FSMC)128和结果存储(R_STORE)框130。FSMC 128是示例实施例硬件电路，其用于对钟控电路120的测试进行排序，并且它还可以向SCO 124提供多比特数字控制字(显示为第一控制CTRL1)，以便选择SCO 124输出介于并且包括CLK[min]到CLK[max]之间的CLK_F频率。通常，FSMC 128然后由CLK_S提供时钟，并且FSMC 128向SCO 124输出CTRL1，其中CTRL1是或包括用于选择CLK_F频率的数字控制字。FSMC 128还向钟控电路120输出第二控制CTRL2，其中CTRL2通过测试序列(例如，当钟控电路120是存储器时不同存储器地址的数据值)进行排序，并且钟控电路120响应地向用于每个输入序列的FSMC 128输出测试序列(在钟控电路120作为存储器的情况下显示为MEM_OUT)。此外，FSMC 128被耦合以将测试(例如，存储器测试)结果RES输出到R_STORE框130，其是合适的数字存储元件(例如寄存器)。在示例实施例中，RES可以代表通过/失败指示符，或用于钟控电路120的一些其他定性等级，在这种情况下MTB 126用作内置自分级装置。存储在R_STORE框130中的RES(或等级)耦合至第七焊盘116，从而提供RES作为输出信号MEM_T_RES，即测试等级可从IC 102外部读取。
图2图示了用于测试图1A的IC 102的IC测试系统200的示例实施例的示意图。测试系统200的部分可以部分地或全部地体现为各种市售或开发的通用自动测试装备(ATE)202，包括VLCT装备。为此，在图2中，ATE 202的参考通常是指IC 102之外的各种部件，再次考虑一些测试装置和方法可以是ATE 202的一部分或由ATE 202促进。通常，ATE 202提供接口204，ATE 202和IC 102通过接口204彼此连接。此外，ATE 202以简化形式示出为包括电源206、信号处理器208、执行引擎210和信号发生器212。电源206向ATE 202部件提供电力并且还可以向IC 102提供电力和/或接地参考，两者均通过示例显示为到第一和第二焊盘104和106的连接。执行引擎210是一个或多个处理设备(例如微处理器和/或数字信号处理器(DSP))，其可以访问和执行存储在非暂时性计算机可读程序存储介质(例如内部或外部存储器或磁介质(例如，硬盘或闪存驱动器)、可更换存储介质、网络介质等)中的程序指令。该执行由执行引擎210通过IC测试程序进行排序，IC测试程序使信号被施加到IC 102并从IC102读取。具体地，执行引擎210控制信号发生器212以施加来自各种模拟或数字资源中的一个或多个的信号，模拟或数字资源可提供模拟或数字电压、电流、频率或至IC 102的其他信号。因此，信号发生器212被外部连接以提供输入信号MEM_T_EN至第五焊盘112并提供CLK_S至第六焊盘114，以便启用存储器测试，并且信号处理器208被连接以从第七焊盘116读取RES输出作为信号MEM_T_RES。另外，为了支持其他测试，信号发生器212可以将信号S_IN施加到IC 102的第三焊盘106，并且信号处理器208可以从第四焊盘110读取S_OUT。
图3图示了操作图2的MTB 126的状态图300，MTB 126可由其FSMC 128按由CLK_S提供的频率排序。状态图300以第一状态302开始，其中MTB 126的部分空闲并且没有发生IC钟控电路120测试。例如，在第一状态302期间，可以通过不启用SCO 124或通过门控关闭SCO124输出来禁止CLK_F。MTB 126保持在第一状态302，直到启用MEM_T_EN，如可通过图2信号发生器212向第五焊盘114提供使能电流实现的，第五焊盘114将该使能电流连接到SCO124。作为响应，状态图300从第一状态302前进到第二状态304。
在第二状态304中，SCO 124开始输出其CLK_F，或者其CLK_F正向耦合，如由状态302信号(电流)启用的并进一步响应于数字输入字，例如作为来自图2的FSMC 128的CTRL1的部分或作为整体提供的。在一个示例实施例中，在第二状态304中的CLK_F频率是介于频率CLK[min]和CLK[max]之间的近似中点。例如，假设CLK[min]＝160MHz和CLK[max]＝460MHz。同样在该示例中，假设SCO 124控制字CTRL1为四比特，从而可操作以从CLK[min]到CLK[max]均匀间隔的总共16个不同频率(24＝16)中进行选择，以便CTRL＝0000在CLK[min]＝160MHz时选择CLK_F频率，CTRL1＝0001在下一个更高的均匀间隔20Mhz增量的180MHz时选择CLK_F频率，CTRL1＝0010在下一个更高的均匀间隔20Mhz增量的200MHz时选择CLK_F频率，依此类推，使得CTRL1＝1111在最高均匀间隔增量CLK[max]＝460MHz时选择CLK_F频率。通过此示例，在第二状态304中，CTRL1＝1000，这是给定16个不同可选频率的偶数的近似中点，因此替代的近似中点可以是CTRL1＝0111。因此，SCO 124由此由CTRL1＝1000控制以在320MHz的频率下输出CLK_F。MTB 126保持在第二状态304直到SCO 124 CLK_F频率稳定到该频率，并且该预先稳定条件由！SCO_DONE的条件指示。一旦SCO 124 CLK频率稳定到CTRL1指示的频率，这在图3中显示为作为SCO_DONE的条件发生，状态图300从第二状态304前进到第三状态306。
在第三状态306中，FSMC 128的控制部分被重置，以便准备在当前控制字指定的CLK_F频率(例如，在迄今为止阐述的示例中的320MHz)下的钟控电路120的测试。直到重置完成，状态图300保持在第三状态306，如由！RESET_DONE的条件所指示的。一旦FSMC 128被完全重置，这在图3中被示为作为RESET_DONE的条件发生，状态图300从第三状态306前进到第四状态308。
在第四状态308中，FSMC 128的控制部分测试钟控电路120中的多个可寻址存储位置，其中测试发生在当前由CTRLl指示的CLK_F频率处。当测试频率为CLK_F时，测试序列可由CTRL2控制。例如，第四状态308测试可以根据用于存储器的已知的内置自测试来执行，例如FSMC 128通过将已知数据或数据模式写入序列地址处的存储器位置，通过多个(或所有)钟控电路120地址(以频率CLK_F)进行排序，其中通过CTRL2的地址和数据总线部分指示顺序更改。替代地，如果钟控电路120不是存储器，则FSMC 128经由CTRL2对适当的测试信令进行排序，例如到钟控电路120的相应节点的(一个或多个)数据输入。另外，FSMC 128测试经由MEM_OUT读取已写入的存储器(或其他测试)位置，并且FSMC 128直接或通过一些其他间接方法(例如，校验等)将读取值与从写入值预期的值进行比较。如果读取值与写入值匹配或以其他方式对应于写入值，则钟控电路120通过给定CLK_F测试频率的测试，并且状态图300从第四状态308转换到第五状态310。相反，如果读取值不对应于写入值，则钟控电路120未通过给定CLK_F测试频率的测试并且状态图300从第四状态308转换到第六状态312。
在第五状态310中，FSMC 128的控制部分发出CTRLl以增加CLK_F频率，然后通过CTRL2再次测试钟控电路120，现在处于增加的CLK_F频率。在一个示例实施例中，频率增加通过二进制搜索来执行，即，第五状态308频率增加大约是沿尚未示出的更快频率范围的一半，以包括通过当前状态图300实例化的先前测试的失败测试。因此，因为在从第四状态308通过测试之后到达第五状态310的第一实例，那么当钟控电路120已经通过了CTRL1＝1000的测试时，第五状态310的该第一实例发生，从而也确认钟控电路120应通过所有较低频率下的测试(CTRL1<1000)。因此，钟控电路120仍有待在高于由CTRL1＝1000(CLK_F＝320MHz)指示的频率下进行测试，例如在CTRL1＝1001(CLK_F＝340MHz)至CTRL1＝1111(CLK_F＝460MHz)的范围内。通过这两个CTRL1值的中点获得近似中间频率点，因此第五状态310的第一实例可以继续FSMC 128断言CTRL1＝1100，响应地使SCO 124输出400MHz的CLK_F频率，请注意，CTRL1中的比特数和剩余的未测试频率可能无法提供这些频率之间的准确中间点。给定新的测试频率(例如，400MHz)，FSMC 128再次使用CTRL2以新的CLK_F测试频率通过一些或所有钟控电路120位置执行第五状态310写/读序列。如果这个最近的第五状态310测试通过，并且如果测试还没有在CLK[max]处尝试过，那么状态图300返回到第五状态310以再次将CLK_F频率增加到剩余的未测试频率之中的下一个剩余的大约中间点并在增加的CLK_F下测试钟控电路120。如果第五状态310继续识别通过测试，则第五状态310的最终实例化达到最后的未测试频率，这是在给定SCO 124和CTRL＝1111的比特分辨率的情况下可达到的最高频率；因此，FSMC 128使SCO 124以CLK[max]输出CLK频率，并且再次测试钟控电路120，现在处于最大可测试频率(例如，CLK[max]＝460MHz)。如果该最大CLK_F频率测试通过，则状态图从第五状态310前进到第七状态314。相反，如果第五状态310测试在达到并包括该最大频率的任何频率下失败，则状态图300从第五状态310前进到第八状态316。
在第六状态312中，FSMC 128的控制部分发出CTRL1以降低CLK_F频率，然后通过CTRL2再次测试钟控电路120，现在处于降低的CLK_F频率。例如，如果在从第四状态308的失败的测试之后达到第六状态，则钟控电路120已被证明在频率测试范围的大约上半部分(例如，CTRL1＝1000和CLK_F＝300MHz)处测试失败，因此第六状态312向下调整频率以在频率范围的大约下半部分中的频率下进行测试。在一个示例实施例中，频率降低也由二进制搜索来执行，因此第六状态312的降低大约是沿较慢频率范围的一半，该较慢频率范围尚未通过先前的测试显示为包括失败的测试。因此，示例实施例二进制搜索前进以在低于由CTRL1＝1000(CLK_F＝300MHz)指示的频率下(例如在CTRL1＝0000(CLK_F＝CLK[min]＝160MHz)到CTRL1＝0111(CLK_F＝300MHz)的范围内)测试钟控电路120。通过这两个CTRL1值的中间点实现近似中间频率点，因此第六状态312的第一实例可以继续FSMC 128断言CTRL1＝0011，响应地使SCO 124输出220MHz的CLK_F频率。给定新的测试频率(例如，220MHz)，FSMC128使用CTRL2以新的测试频率通过一些或所有钟控电路120位置执行第六状态312写/读序列。如果该第六状态312测试通过，则状态图300从第六状态312前进到第五状态310，以再次将CLK_F频率增加到剩余未测试频率之中的下一个剩余中间点，并在增加的CLK_F下测试钟控电路120。如果第六状态312测试失败，并且如果在CLK[min]下还没有尝试过测试，那么状态图300从第六状态312转到第八状态316。如果第六状态312测试失败，并且如果最后的测试是在CLK[min]下，那么钟控电路120已经经由二进制搜索的假设被确定为对于所有可能的测试频率(CLK[min]到CLK[max])是不可操作的，并且状态图300从第六状态312转到第七状态314。
如上所述，在钟控电路120在来自第五状态310或第六状态312的相应CLK频率下测试失败之后，达到第八状态316。第八状态316确定导致转换到第八状态316的失败测试是否紧接在相邻测试频率下的另一个失败测试之前。具体地，用于SCO 124的频率粒度由数字控制字CTRL1的每个连续相邻值(例如，0000、0001、0010等)建立。因此，第八状态316确定最后两个连续测试失败是否对应于数字控制字CTRL1的两个连续相邻值；如果发生这种情况，这表明二进制搜索已经收敛到在这两个频率之间没有额外的近似中间频率的点，在该点可以测试钟控电路120，因为最后两个测试发生在相邻频率，所以在它们之间没有可选择的频率。因此，在这样的条件下，状态图300从第八状态316前进到第七状态314。相反，如果最后两个连续测试失败不对应于数字控制字CTRL1的两个连续相邻值，则二进制搜索没有如此收敛，并且在最后两个测试频率之间至少还有一个频率，在该频率下可以测试钟控电路120；在后一种情况下，状态图300从第八状态316前进到第六状态314，其中，如上所述，FSMC128在下一个频率下测试存储器，该下一个频率低于在前面的测试实例中测试钟控电路120所处的频率。
在FSMC 128完成对钟控电路120的测试之后，第七状态314指示状态图300状态的完成。根据上述各种潜在状态图转换，在FSMC 128已经测试钟控电路120以达到以下任一结果之后达到第七状态314：(i)在CLK[max]下通过；(ii)在CLK[min]下失败；或(iii)在小于CLK[max]的某个确定频率下通过而不能以高于所确定频率的频率下通过。在第七状态下，FSMC 128将该频率或与其对应的指示(例如等级)作为RES存储到R_STORE框130中。此后，可以由图2信号处理器208经由第七焊盘116从R_STORE框130读取RES值。虽然未示出，但是状态图300也可以从第七状态314返回到第一状态302，使得MTB 126可以稍后再次测试钟控电路120。实际上，在这方面，示例实施例可以应用于可能需要现场测试的产品中，例如用于与速度相关的调试，包括在封装后实施方式中，只要一个或多个与测试相关的焊盘也可经由封装中的(一个或多个)引脚访问。
图4图示了用于制造图1B的IC 102的示例实施例方法400的流程图。流程图400开始于步骤402，在该步骤中获得图1A半导体晶片100。在这个阶段，半导体晶片100可以是裸晶片或者可以具有已经形成在其上的一个或多个半导体特征部。半导体晶片100还包括多个IC区域。
此后，在步骤404中，在半导体晶片100的(一个或多个)层上或层中形成一个或多个附加半导体特征部，其中每个特征部的相似副本形成到半导体晶片100上的每个相应IC102中。形成一个或多个附加半导体特征部的步骤404可以包括用于形成任何特征部的几乎任何过程。例如，步骤404可以包括在半导体晶片100之上或之中图案化一个或多个光刻胶特征部，包括与各种层和层级有关。此外，步骤404可以包括在半导体晶片100之上或之中形成一个或多个互连特征部。步骤404还可以包括其他工艺步骤，或不同工艺步骤的集合，从而最终为半导体晶片100上的每个IC 102形成图1B所示的项目。
在步骤404之后，在步骤406中，半导体晶片100被耦合到测试装备，如图2所示。进一步地，然后测试半导体晶片100上的一个或多个IC 102，每次测试一个(或很少)IC，并且由此每个这样的IC根据其相应的MTB 126进行测试，例如相对于其相应的钟控电路120，并且按照图3所示的状态。最后，步骤406读取或以其他方式说明在半导体晶片100上每个被测试IC的测试结果RES。
在步骤406之后，在步骤408中，从半导体晶片100中切割(切块)每个IC 102。在步骤406中，可以根据不同的组或箱分离每个IC 102，其中每个箱接收具有对应于该箱的性能范围内的结果RES的任何IC。此外，箱中具有不可接受的低RES的任何IC可能会被丢弃，即，不会作为可用产品运送给客户，但可能会保留在内部用于额外测试，或者可能会被销毁或以其他方式使用。例如，在较早的示例中，每个IC的钟控电路120都针对160MHz至460MHz的频率性能范围进行测试，那么那些具有280MHz或更低的RES的IC可能会被丢弃，而那些执行高于该层级的IC分为三个箱，第一个箱用于在300MHz至340MHz范围内执行，第二个箱用于在360MHz至400MHz范围内执行，第三个仓用于在420MHz到460MHz的范围内执行。因此，相应箱中的IC可以被分配对应的公开规范，使得每个性能相似的IC最终基于那些规范被实现到设备或系统中。
最后，在步骤408之后的步骤410中，IC被封装。封装通常在IC周围放置外壳(或包封)，并进一步提供相对于管芯上的焊盘固定的外部接口，通常是多个导电引脚，并且导体(例如引线键合、焊盘或焊球)形成在IC焊盘和封装引脚之间。此后，任何具有可接受的存储器测试结果的封装IC都可以出售并交付给客户。
从上文可知，示例实施例提供了具有片上钟控电路的IC测试，该钟控电路部分地由外部测试装备控制。通过所描述的方面，在避免某些现有技术测试的限制的同时，可以实现例如片上存储器的高速测试。例如，现代存储器测试通常在这个封装阶段执行，这通常不是自动化的，并且必须受到限制，因为它处于设计过程的后期。作为另一个示例，在制造阶段的早期测试通常涉及ATE，但通常存在较大的电容负载(例如，探针卡或测试板)，这可能会限制测试晶片级存储器的速度，即限制频率低于可测试存储器的标称容量的频率。因此，其他测试可能包括从访问时间测量的推断，这可能会受到根本性的质疑，因为它依赖于可能与实际硅实施方式不一致的假设。其他方法涉及非常昂贵的装备或消耗大量时间，这使得要测试的IC数量成倍增加，从而也增加了成本。相比之下，示例实施例使用提供外部信令(例如，电流)的VLCT装备促进高速钟控电路测试，该外部信令可以容易地耦合到每个被测试的晶片IC。此外，测试结果可以由被测IC提供或存储在被测IC中，然后也可以由VLCT读取。就测试结果代表存储器或其他钟控电路的等级而言，每个IC可以很容易地与其等级相关联，并在从晶片中单分出来后进行相应的处理。此外，示例实施例可容易地扩展到不同数量和类型的存储器，由此VLCT装备容易地适用于每个，从而允许对包括经测试的存储器的每个IC进行鉴定。因此，示例实施例可以改进ATE输入/输出、探针卡和速度限制中的任何一个或多个，而几乎没有或没有额外的外部硬件测试成本以及更低的测试工作和测试时间。此外，虽然上述属性被组合示出，但本发明的范围包括其他实施例中的一个或多个特征的子集。更进一步，还设想了包括尺寸在内的各种参数的变化，前面仅提供了一些示例，而其他示例可由本领域技术人员根据本文的教导确定。因此，在以下权利要求的范围内，在所描述的实施例中的附加修改是可能的，并且在其他实施例中也是可能的。

Claims (27)

1.一种集成电路，其包括：
响应于时钟可操作的钟控电路；
时钟提供电路，其经耦合以可选择的频率为所述钟控电路提供时钟；
测试电路，其耦合到所述时钟提供电路和所述钟控电路；以及
焊盘，其被配置为接收外部信号，其中响应于所述外部信号选择所述可选择的频率。
2.根据权利要求1所述的集成电路，其中所述时钟提供电路包括数控振荡器。
3.根据权利要求2所述的集成电路，其中所述外部信号包括在从中选择所述可选择的频率的频率范围内为所述时钟提供电路供电的电流。
4.根据权利要求1所述的集成电路，其中所述测试电路包括状态机，所述状态机被配置为通过多个状态进行排序，以在不同的可选择的频率下测试所述钟控电路。
5.根据权利要求4所述的集成电路，其中所述状态机经耦合以在低于所述不同的可选择的频率中的最小频率的时钟频率下操作。
6.根据权利要求4所述的集成电路，其中所述状态机经耦合以从所述集成电路外部接收时钟频率信号。
7.根据权利要求4所述的集成电路：
其中所述时钟提供电路为第一时钟提供电路；并且
其中所述集成电路还包括第二时钟提供电路，所述第二时钟提供电路经耦合以向所述状态机提供比所述可选择的频率慢的时钟信号。
8.根据权利要求4所述的集成电路，其中所述测试电路包括存储电路，所述存储电路被配置为存储所述测试为其提供通过测试的所述不同的可选择的频率中的最高频率的指示符。
9.根据权利要求1所述的集成电路，其中所述钟控电路包括存储器。
10.根据权利要求9所述的集成电路，其中所述存储器选自由RAM和ROM组成的组。
11.根据权利要求1所述的集成电路，其中所述钟控电路包括逻辑电路。
12.一种可测试的集成电路系统，其包括：
集成电路，所述集成电路包括：
响应于时钟可操作的钟控电路；
时钟提供电路，其经耦合以可选择的频率为所述钟控电路提供时钟；
测试电路，其耦合到所述时钟提供电路和所述钟控电路；以及
焊盘，其被配置为接收外部信号，其中响应于所述外部信号选择所述可选择的频率；以及
外部测试装备，其耦合到所述集成电路。
13.根据权利要求12所述的可测试的集成电路系统，其中所述外部测试装备将所述外部信号耦合到所述集成电路。
14.一种测试集成电路的方法，所述方法包括：
接收到所述集成电路的外部信号；
在所述集成电路上并响应于所述外部信号，产生多个不同频率时钟信号；
将所述不同频率时钟信号中的每个耦合到所述集成电路上的钟控电路；以及
在所述集成电路上存储通过/失败指示符，所述指示符代表在所述不同频率时钟信号中的相应频率时钟信号下对所述钟控电路的测试。
15.根据权利要求14所述的方法，其中接收步骤包括接收电流作为所述外部信号。
16.根据权利要求14所述的方法，其中产生步骤还包括进一步响应于相应的多个数字代码而产生所述多个不同频率时钟信号。
17.根据权利要求16所述的方法，还包括在所述集成电路上产生所述相应的多个数字代码的步骤。
18.根据权利要求14所述的方法，还包括提供所述电流作为所述外部信号。
19.根据权利要求14所述的方法，还包括操作自动测试装备以提供所述电流作为所述外部信号。
20.一种制造集成电路的方法，所述方法包括：
获得半导体晶片；
在所述半导体晶片中为多个集成电路中的每一个形成特征部；
对于所述多个集成电路中的每个集成电路：
接收到所述集成电路的外部信号；
在所述集成电路上并响应于所述外部信号，产生多个不同频率时钟信号；
将所述不同频率时钟信号中的每个耦合到所述集成电路上的钟控电路；以及
在所述集成电路上存储通过/失败指示符，所述指示符代表在所述不同频率时钟信号中的相应频率时钟信号下对所述钟控电路的测试。
21.根据权利要求20所述的方法，其中接收步骤包括接收电流作为所述外部信号。
22.根据权利要求20所述的方法，其中产生步骤还包括进一步响应于相应的多个数字代码产生所述多个不同频率时钟信号。
23.根据权利要求22所述的方法，还包括在所述集成电路上产生所述相应的多个数字代码的步骤。
24.根据权利要求20所述的方法，还包括提供所述电流作为所述外部信号。
25.根据权利要求20所述的方法，还包括操作自动测试装备以提供所述电流作为所述外部信号。
26.根据权利要求20所述的方法，还包括：
从所述半导体晶片切割所述多个集成电路中的每个集成电路；以及
响应于来自所述多个集成电路的所选集成电路中的每个集成电路的相应通过/失败指示符，将所述所选集成电路分箱到同一组中。
27.根据权利要求26所述的方法，还包括将每个集成电路封装在所述多个集成电路中。
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