KR100211415B1 - 프로브 시험용 전원패드를 구비한 반도체,반도체웨이퍼,프린트기판,멀티칩모듈과 이들에 대한 프로브 시험방법 - Google Patents

프로브 시험용 전원패드를 구비한 반도체,반도체웨이퍼,프린트기판,멀티칩모듈과 이들에 대한 프로브 시험방법 Download PDF

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모리시타 요이찌
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Abstract

웨이퍼 상태의 반도체 칩에 대한 프로브를 이용한 동작 시험에 있어서, 전원 노이즈의 영향을 억제함과 더불어, 최고 동작 주파수에서의 시험을 효율적이고 저비용으로 실현한다.
검사 대상의 반도체 칩에 전원을 접속하기 위해서 사용하는 전원 패드로서 반도체 칩을 패키징으로 실장한 최종 제품의 단계에서도 사용되는 전원 패드에 더하여 프로브 시험시에만 사용되는 부가적인 전원 패드를 더 설치한다.

Description

프로브 시험용 전원 패드를 구비한 반도체, 반도체 웨이퍼, 프린트 기판, 멀티 칩 모듈과 이들에 대한 프로브 시험 방법
제1도는 일반적인 반도체 칩의 동작 시험 흐름도.
제2도는 본 발명의 제1실시 형태에서의 프로브 시험용 전원 패드를 가지는 반도체 칩의 구성을 도시한 부분 평면도.
제3도는 제2도에 나타낸 본 발명의 반도체 칩에 대한 프로브 접속 상태를 모식적으로 도시한 평면도.
제4도는 제2도에 나타낸 본 발명의 반도체 칩에 대한 프로브 접속 상태를 모식적으로 도시한 단면도.
제5도는 제2도에 나타낸 본 발명의 반도체 칩이 패키지에 실장된 상태를 도시한 부분 평면도.
제6도는 본 발명의 반도체 칩에 대한 프로브 시험시의 측정 회로의 등가회로를 도시한 도면.
제7도는 본 발명의 제2실시예에서의 프로브 시험용 전원 패드를 가지는 반도체 웨이퍼의 구성을 도시한 평면도 및 그의 부분적인 확대도.
제8도는 제7도에 도시한 반도체 웨이퍼에 대해서 프로브 시험을 실시할 때의 하나의 칩 영역에서의 패드의 배치를 나타내는 평면도.
제9도는 제7도에 도시한 반도체 웨이퍼에 대해서 프로브 시험을 실시한 후에 스크라이브 라인 영역에서 각각의 칩 영역을 각 편으로 절단한 후의 하나의 칩 영역의 구성을 도시한 도면.
제10도는 본 발명의 제2실시 형태에서의 시험용 전원 패드의 다른 배치방법을 모식적으로 도시한 평면도.
제11도는 본 발명의 제2실시 형태에서의 시험용 전원 패드의 또 다른 배치 방법을 모식적으로 도시한 평면도.
제12(a)도는 반도체 칩에 포함되는 회로 구성의 일례이며, 제12(b)도는 제12(a)도의 회로에서의 그라운드 바운스 현상에 의한 전압 진동의 일례를 도시하는 파형도이고, 제12(c)도는 일정한 L레벨을 출력하고 있는 출력 핀으로, 그라운드 바운스 현상의 영향으로 관찰되는 전압 변동을 도시한 도면이며, 제12(d)도는 일정한 H레벨을 출력하고 있는 출력 핀으로 그라운드 바운스 현상의 영향으로 관찰되는 전압 변동을 도시한 도면.
제13(a)도는 1개의 프로브로 전원 및 접지선에 접속되어 있는 회로 구성의 일례이며, 제13(b)도는 제13(a)도의 회로에서의 그라운드 바운스 현상에 의한 전압 진동을 도시한 시뮬레이션 파형도.
제14(a)도는 4개의 프로브로 전원 및 접지선에 접속되어 있는 회로 구성의 일례이며, 제14(b)도는 제14(a)도의 회로에서의 그라운드 바운스 현상에 의한 전압 진동을 도시한 시뮬레이션 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 칩 101 : 반도체 기판
102 : 신호 패드 103 : 전원 패드
104, 105 : 프로브 시험용 전원 패드 106 : 접지 배선
107 : 패드 영역 108 : 내부회로 영역
112, 113, 114 : 프로브 121 : 패키지
122 : 패키지 패드 123 : 본딩 와이어
132 : 패드 드라이버 133 : 신호 패드
134, 135 : 전원 패드 136 : 전원선
137 : 접지선 138 : 출력 부하 용
139 : 배선 저항 140 : 배선 인덕턴스
143, 144, 145 : 프로브 150 : 패키지 실장된 반도체 칩
200 : 반도체 웨이퍼 221 : 칩 영역
222 : 스크라이브 라인 영역 223 : 프로브 시험용 전원 패드
224 : 전원 패드 225 : 신호 패드
[발명이 속하는 기술분야]
본 발명은 프로브 시험용 전원 패드를 구비한 반도체 칩 및 반도체 웨이퍼에 관하 것이다.
[종래 기술]
제1도는 반도체 칩에 대한 일반적인 동작 시험의 흐름을 나타내는 흐름도이다.
통상의 반도체 칩 시험에서는 우선 웨이퍼 상태의 반도체 칩 샘플(10)에 대한 동작 시험(20)(여기서는 웨이퍼 테스트라 칭한다)을 행하고, 그 결과에 기초하여 제1단계의 판정 단계(30)를 행한다. 여기에서 규정의 기능을 발휘하지 않는다고 판정된 샘플은 불량품(80)으로 판정되고 그 후에 행해지는 테스트의 대상 밖으로 된다.
다음에 웨이퍼 테스트(20)에 기초한 판정 단계(30)를 거친 샘플을 패키지에 실장하는 패키징 공정(40)을 행한 후에 패키지 상태의 샘플에 대한 동작 시험(50)(여기에서는 패키지 테스트라 칭한다)을 행한다. 그리고, 그 결과에 기초하여 제2단계의 판정 단계(60)를 행하여 최종적인 양품(良品) 샘플(70)을 선택한다.
상기와 같은 웨이퍼 테스트(20)에서는 일반적으로 프로브를 반도체 칩상의 패드에 접촉시켜서, 테스트 신호의 인가나 전원으로부터의 전력을 공급한다. 그리고, 인가된 테스트 신호에 대한 회로의 동작을 측정하여 그 기능이 정상인지의 여부를 판정한다. 이하에서는 이러한 프로브를 사용하여 행해지는 동작 시험을 프로브 시험이라고 칭한다.
그런데, 근년의 반도체 칩 제조 프로세서의 미세화에 따라서, 종래 보다도 고속으로 동작하고 고기능을 가지고 있고, 종래 보다도 많은 수의 신호 핀을 구비한 대규모 고속 다 핀칩의 제조가 가능해지고 있다.
이러한 고속 다 핀칩의 동작에서는 많은 신호핀이 고속으로 동시에 변화하므로, 동작시에 흐르는 전류의 피크값이 커진다. 큰 피크 전류는 신호선이나 전원의 노이즈가 되고, 프로브 시험의 측정 결과에 악영향을 미친다.
한편, 반도체 칩의 크기가 커지면 필연적으로 프로브 시험시에 필요로 하는 배선의 길이가 길어진다. 그러나, 이러한 배선 길이의 증가, 특히 전원 배선 길이의 증가는 배선의 임피던스, 즉 배선의 저항 성분 R이나 자기 인덕턴스 성분 L을 증가시킨다. 이중, 저항 성분 R의 증가는 바람직하지 않는 쥬울열의 발생과 전원 전압의 강하를 수반한다. 한편, 배선의 자기 인덕턴스 성분 L의 증가는 이하의 이유로부터 회로의 고속 동작을 곤란케 하여 프로브 시험에 필요한 시간의 단축을 방해하는 결과가 된다.
즉, 다수의 출력 신호핀이 동시에 H레벨 출력에서 L레벨 출력으로 혹은 L레벨 출력에서 H레벨 출력으로 천이하면, 그 천이 순간에 반도체 칩의 접지선에 큰 전류가 유입되어 접지선의 전위가 상승한다. 이 순시의 전류 변화(di/dt)와 배선의 자기 인덕턴스 성분 L에 의해서 배선에는 -L·(di/dt)로서 결정되는 유도 전압 성분이 발생하여 전압 레벨이 진동한다. 이 현상은 그라운드 바운스 현상으로 알려져 있다.
제12(a)도의 구성의 회로에서의 그라운드 바운스 현상에 의한 전압 진동의 일례를 제12(b)도의 파형도에서 도시한다. 출력 신호 편의 전위가 H레벨(3V)로 부터 L레벨(0V)로 혹은 L레벨(0V)로부터 H레벨(3V)로 천이하면, 상기에서 설명한 그라운드 바운스 현상에 의해서, 출력 전압 파형 V0에 진동 파형이 나타난다. 이때, 입력 핀에서는 입력 임계값이 변동한다. 더욱이, 일정 레벨의 입력 전위가 부여되어 일정 레벨의 전위를 출력하고 있는 출력 핀에서는 상기 출력 전압에 변동이 관찰된다.
예컨대, 제12(c)도는 H레벨의 입력 전압 Vi에 대응하여 일정한 L레벨을 출력하고 있는 출력 핀에서 관찰되는 전압 변동이다. 한편, 제12(d)도는 L레벨의 입력 전압 Vi에 대응하여 일정한 H레벨을 출력하고 있는 출력 핀에서 관찰되는 전압 변동이다. 이러한 출력 전위의 변동은 링깅으로서 관측된다.
그라운드 바운스 현상이 발생하고 있는 기간의 반도체 칩상의 회로로부터의 논리 값 출력은 그 전위 레벨이 그라운드 바운스 현상에 의한 진동 전압 성분을 포함하고 있음을 의미하므로, 오차를 포함하는 출력값이다. 따라서, 그라운드 바운스 현상이 안정되어 출력 신호의 전위 레벨이 정상값으로 돌아갈 때까지 출력되는 논리 값의 샘플링을 기다려야 할 필요가 있다. 이 때문에 반도체 칩의 고속 동작이 방해받는다.
반도체 칩의 프로브 시험에서 사용되는 프로브는 예컨대, 텅스텐 등의 금속제의 침모양(針狀)의 프로브이다. 그러나, 종래의 텅스텐제 프로브를 이용하여 웨이퍼 테스트(20)를 행할 경우, 시험을 위해서 접속되는 배선의 길이가 패키지 테스트(50)의 경우에 비해서 길어진다. 이 때문에 배선 임피던스가 커져 전술의 그라운드 바운스 현상 등의 영향이 크게 나타나므로, 그 영향을 피하기 위해서 패키지 테스트(50)에 비해 웨이퍼 테스트(20)에서는 시험 주파수를 충분히 떨어뜨릴 필요가 있고, 시험의 효율화면에서 문제가 있다. 바꿔 말하면, 종래 기술에서는 웨이퍼 테스트(20)에 있어서, 반도체 칩의 최고 동작 주파수에서의 시험을 행하는 것은 극히 곤란하다.
이 문제를 해결하기 위해서 시험에 사용하는 프로브의 임피던스를 충분히 저감시킴으로써 웨이퍼 테스트(20)에서의 배선 임피던스를 패키지 테스트(50)에서의 배선 임피던스 정도까지 저감시키는 것이 시도되고 있다.
가장 단순한 해결책은 프로브의 단면적을 크게 하는 등 형상을 연구하여 저항 성분 및 임피던스 성분을 낮추는 것이다. 그러나, 이와 같이 큰 단면적을 가지는 프로브는 반도체 칩에 형성되는 회로가 고밀도화 하여 좁은 범위내에 많은 패드가 밀집해서 형성될 경우에 불리하다. 따라서, 이 해결책은 실용상의 관점에서는 그다지 유효하다고 말할 수 없다.
다른 해결책으로서는 종래의 침 모양의 금속제 프로브 대신, 멤브레인 프로브의 사용을 들 수 있다. 멤브레인 프로브에서는 폴리이미드, 글라스 에폭시 등의 재료로 이루어진 얇은 절연성 기재(基材) 위에 구리, 니켈, 금 등의 재료로 이루어진 배선 패턴을 형성하고, 더욱이 그 선단부에 구리, 금, 납 등의 범프를 형성하여 프로브로서 사용한다. 그러나 멤브레인 프로브는 종래의 텅스텐 프로브에 비해 제조에 필요한 비용이 높아 충분한 실용성을 갖고 있다고 말하기는 곤란하다.
이상과 같은 점에서 종래 기술에서는 반도체 칩의 동작 시험에 관하여 시험 주파수를 높게 하여 예컨대 소정의 최고 동작 주파수에서의 반도체 칩 동작이 정상인지의 여부를 확인하는 것은 웨이퍼 테스트(20)에서는 행할 수 없고, 패키징 공정(40)을 거쳐서 패키지에 실장된 후의 패키지 테스트(50)에서 행해지고 있다. 소정의 최고 동작 주파수에서 소정의 기능을 발휘하지 않는 반도체 칩은 최종적으로 불량 샘플로서 선별되지만, 상기와 같이 웨이퍼 테스트에서 그 선별을 위한 시험을 행하기가 곤란하므로, 최종적으로는 불량 샘플로 되어야 할 동작 속도적으로 불량한 반도체 칩도, 패키지 실장되는 경우가 있다. 이로써, 동작 시험의 효율 저하, 더욱이 반도체 칩의 전체적인 제조 비용의 상승을 초래하게 된다.
더욱더 근년에는 반도체 칩을 포함하는 각종 전기 전자기기에 대한 소형화 요구에 부응하여, 하나의 반도체 칩을 단일체로 하나의 패키지에 실장하는 종래와는 다른 사용예가 늘고 있다. 그중 하나는 반도체 웨이퍼로부터 잘려 나온 대로 베어 칩을 패키지에 실장하지 않은 채 그대로 전자기기 안의 프린트 기판에 실장하는 예이다. 혹은 복수의 반도체 칩(베어 칩)을 하나의 패키지에 실장한 멀티 칩모듈(MCM)을 하나의 패키지에 실장한 멀티 칩 모듈(MCM)의 채용에도 늘고 있다.
이러한 현상에서는 반도체 제조업체는 공급되는 반도체 칩의 성능을 보상하기 위해서, 베어 칩에 대해 최고 동작 주파수에서의 동작 시험을 행하여, 양품과 불량품을 선별할 필요가 생긴다. MCM에서는 하나의 패키지에 조립되는 복수의 베어 칩중의 하나가 불량이면, 그 MCM 자체가 정상으로 기능하지 않는 불량 샘플로 되어 버리고, 결과적으로 제조의 수율이 저하된다. 따라서, 베어 칩을 그대로 사용하는 경우만이 아니라 MCM의 경우에도 웨이퍼 상태의 반도체 칩 혹은 베어 칩에 대해서, 고주파에서의 프로브 시험을 효율적으로 저 비용으로 행할 필요가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적은 웨이퍼 상태의 반도체 칩에 대한 프로브를 사용한 동작 시험, 즉 프로브 시험에 있어서 전원 노이즈의 영향을 억제함과 더불어 최고 동작 주파수에서의 시험을 효율적이고 저 비용으로 실현할 수 있는 프로브 시험용 전원 패드를 가지는 반도체 칩 및 이러한 반도체 칩을 포함하는 웨이퍼를 제공하는데 있다.
[과제를 해결하기 위한 수단]
본 발명의 반도체 칩은 소정의 기능을 발휘하는 내부 회로를 가지는 반도체 칩으로서, 상기 내부 회로에 신호를 입출력하기 위해서 사용되는 신호 패드와 실장시 및 프로브를 사용한 동작 시험시의 양쪽에 있어서, 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제1전원 패드 및 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제2전원 패드를 구비함으로써 상기 목적이 달성된다.
어떤 실시 형태에서는 상기 제2전원 패드는 상기 제1전원 패드에 전기적으로 접속되어 있어, 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전원이 병렬로 접속된다.
상기 반도체 칩은 전형적으로는 상기 내부 회로가 설치되어 있는 내부 회로영역 및 상기 신호 패드 및 상기 제1전원 패드가 설치되어 있는 패드 영역을 가지고 있고, 바람직하게는 상기 제2전원 패드중 적어도 한 개가 상기 패드 영역에 설치되어 있다. 혹은 상기 반도체 칩은 전형적으로는 상기 내부 회로가 설치되어 있는 내부 회로 영역과 상기 신호 패드 및 상기 제1전원 패드가 설치되어 있는 패드 영역을 가지고 있고, 바람직하게는 상기 제2전원 패드중 적어도 한 개가 상기 내부 회로 영역에 설치되어 있다.
바람직하게는, 상기 반도체 칩이 패키징되어 실장되어 있다. 또한, 본 발명에 의하면 상기 반도체 칩이 베어 칩으로서 실장되어 있는 프린트 기판, 혹은 상기 반도체 칩이 복수개 실장되어 형성되어 있는 멀티 칩 모듈이 제공된다.
본 발명의 반도체 웨이퍼는 각각에 소정의 기능을 발휘하는 내부 회로를 가지는 반도체 칩이 형성되는 복수의 칩 영역 및 상기 복수의 칩 영역을 구분하는 스크라이브 라인 영역을 구비하는 반도체 웨이퍼로서, 상기 복수의 칩 영역의 각각에 설치되는 상기 반도체 칩은 상기 내부 회로에 신호를 입출력하기 위해서 사용되는 신호 패드와 실장시 및 프로브를 사용한 동작 시험시의 양쪽에 있어서, 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제1전원 패드를 구비하고 있고, 상기 반도체 웨이퍼는 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전력을 공급하기 위해서 사용되는 적어도 하나의 제2전원 패드를 더 구비하고 있고, 상기 제2전원 패드는 상기 스크라이브 라인 영역에 형성됨으로써, 상기 목적이 달성된다.
어떤 실시 형태에서는 상기 스크라이브 라인 영역에 있어서, 상기 제2전원 패드가 일렬로 배열되어 있다. 또는 상기 스크라이브 라인 영역에 있어서, 상기 제2전원 패드가 복수의 열로 배열되어 있다. 또는 상기 스크라이브 라인 영역에 있어서, 상기 제2전원 패드가 격자 모양으로 배열되어 있다.
다른 실시형태에서는 상기 제2전원 패드가 상기 칩 영역 내에도 설치되어 있다.
바람직하게는 상기 제2전원 패드가 상기 제1전원 패드에 전기적으로 접속되어 있어, 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전원이 병렬로 접속된다.
본 발명의 다른 국면에 의하면 반도체 칩의 동작 상태를 검사하는 시험 방법이 제공된다. 상기 반도체 칩은 소정의 기능을 발휘하는 내부 회로와 상기 내부 회로에 신호를 입출력하기 위해서 사용되는 신호 패드 및 실장시 및 프로브를 사용한 동작 시험시의 양쪽에 있어서, 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제1전원 패드를 구비하고 있고, 상기 방법은 반도체 웨이퍼의 위에 상기 반도체 칩의 패턴을 형성할 때, 상기 반도체 칩이 형성되는 복수의 칩 영역을 구분하는 스크라이브 라인 영역에 프로브를 사용한 동작 시험시에 상기 내부 회로에 전력을 공급하기 위해서 사용되는 적어도 하나의 제2전원 패드를 형성하는 공정과 상기 반도체 칩이 소정의 기능을 발휘하는 가를 체크하는 공정 및 상기 스크라이브 라인 영역을 따라서 상기 반도체 웨이퍼로부터 개개의 상기 반도체 칩을 분리하고 동시에 상기 스크라이브 라인 영역에 형성된 상기 제2전원 패드를 제거하는 공정을 포함함으로써, 상기 목적이 달성된다.
이하, 작용에 대해서 설명한다.
본 발명의 구성에 의하면, 반도체 웨이퍼에 포함되어 있는 반도체 칩의 동작을 프로브를 이용하여 검사하는 웨이퍼 테스트(프로브 시험)에서, 검사 대상의 반도체 칩에 전원을 접속하기 위해서 사용하는 전원 패드로서, 반도체 칩을 패키지에 실장한 최종 제품의 단계에서도 사용되는 제1전원 패드에 더하여 프로브 시험시에만 사용되는 제2전원 패드가 설치되어 있다.
이 결과, 프로브 시험시에는 복수의 프로브가 전원과 제1 및 제2전원 패드와의 사이에 병렬로 접속된다. 이로써 프로브의 저항과 프로브와 전원 패드와의 접촉 저항과의 합으로서 얻어지는 프로브의 직류 저항이 병렬로 접속되게 되어, 결과적으로 직류 저항이 감소한다. 또한, 복수의 프로브가 밀집해서 배치되기 위해서 자기 인덕턴스가 저감한다. 이 결과, 프로브 시험에서의 전원 임피던스가 저감한다.
더욱이, 사용하는 프로브의 수가 늘어나므로, 프로브 1개당 흐르는 전류량이 감소하고 결과적으로 전류의 시간 변화율이 작아진다. 이 때문에 프로브의 자기 인덕턴스에 의해서 발생하는 역기전력이 작아진다. 이 결과, 그라운드 바운스 현상의 발생이 억제됨과 더불어, 프로브 시험시 발생하는 전류 노이즈가 저감된다. 또한, 그라운드 바운스 현상이 억제되기 때문에 오차를 포함하는 논리값이 출력되는 시간이 짧아지고 반도체 웨이퍼 상태의 반도체 칩의 동작 시험에서의 시험 주파수를 높일 수 있다.
또한, 프로브 시험에만 있어서 사용하는 제2전원 패드를 최종 제품에 있어서 필요로 되는 제1전원 패드와는 달리 설치하기 때문에 패키지 실장시에 반도체 칩에 포함되는 전원 패드의 수는 패키지의 실장 조건에 맞게 최소수로 억제된다. 이로써, 패키지의 크기(핀 수)의 증가가 억제되어 저 비용이 도모된다.
더욱이, 프로브 시험시에만 사용되는 제2전원 패드에 대해서는 패키지에 실장된 최종 제품에서도 사용되는 제1전원 패드와 같이 본딩 와이어를 접속할 필요가 없다. 그 때문에, 와이어 본딩 공정에 관련 있는 형성 위치의 제한이 없어, 배치 자유도가 높다. 따라서 반도체 칩에서의 빈 영역을 유효하게 활용하여, 프로브 시험용의 제2전원 패드를 설치할 수 있다. 이로써, 칩 면적의 증가를 최대한 억제하면서 반도체 웨이퍼에 대한 프로브 시험에서의 반도체 칩의 고속 동작화가 가능케 되고, 저 비용으로의 동작 시험 효율의 개선이 실현된다.
더욱이, 복수의 프로브가 밀집해서 패드에 접속되는 영역에서는 전원 패드에 접속하는 프로브만이 아니라, 신호 패드에 접속하는 프로브의 자기 인덕턴스도 감속한다. 이 결과 얻어지는 신호의 링깅이 저감하고 동작 시험의 대상인 반도체 칩의 고속 동작이 가능해져, 동작 시험의 효율이 향상된다.
더욱이 상기와 같은 프로브 시험시에만 사용되는 제2전원 패드는 반도체 웨이퍼로부터 개개의 반도체 칩을 잘라낼 때에 필요로 되는 스크라이브 라인 영역에 형성될 수 있다. 이 경우에는 프로브 시험용의 제2전원 패드는 반도체 칩을 웨이퍼로부터 잘라낼 때, 스크라이브 라인 영역과 동시에 잘라 취해진다. 따라서, 스크라이브 라인 영역 위에 프로브 시험용의 제2전원 패드를 형성함으로써 반도체 칩의 면적을 증가시키지 않고, 반도체 웨이퍼에 대한 프로브 시험에서의 반도체 칩의 고속 동작이 가능하게 된다. 이 때에는 칩 면적이 증가하지 않기 때문에, 가장 저 비용으로 상기 목적을 달성할 수 있다.
[발명의 실시형태]
이하, 본 발명의 실시형태를 도면을 참조하면서 설명한다.
[실시예 1]
제2도는 본 발명의 실시예 1로서의 프로브 시험용의 전원 패드를 가지는 반도체 칩(100)의 구성을 도시한 부분 평면도이다.
반도체 칩(100)에서는 반도체 기판(101)위에 반도체 칩(100)에 포함되어 있는 회로(이하에서는 내부 회로라고 칭한다)와 반도체 칩(100)의 외부 회로(이하에서는 외부 회로라고 칭한다)와의 사이의 신호 전달에 사용되는 신호 패드(102)와 외부 전원으로부터 내부 회로로의 전력 공급에 사용되는 전원 패드(103, 104 및 105)가 설치되어 있다. 다만 도면에서는 간단화를 위해서 각 패드와 내부 회로를 접속하는 배선은 생략하고 있다.
전원 패드중에서 참조부호(103)이 붙여져 있는 것은 최종 제품에서도 사용되는 전원 패드이다. 한편 참조부호(104 및 105)가 붙여져 있는 전원 패드는 프로브 시험에서만 사용되는 부가적 전원 패드이다. 프로브 시험시에는 전원패드(103)가 더하여 전원 패드(104 및 105)를 통해서도 전원에서 내부 회로로 전력을 공급한다. 전원 패드(103와 104) 및 전원 패드(103과 105)는 배선(106)으로 각각 접속되어 있다. 따라서, 반도체 칩(100)의 내부 회로에는 전원과 병렬로 접속되게 된다.
프로브 시험용에 설치되는 전원 패드(104 및 105)중에서, 전원 패드(105)는 반도체 칩(100)의 측변을 따른 신호 패드(102)나 전원 패드(103)와 같은 영역(107)(패드 영역이라고 칭한다)중의 빈 영역에 배치되어 있다. 한편, 전원 패드(104)는 도면에서는 점선으로 표시되어 있는 내부회로가 설치되는 영역(108)(내부 회로 영역이라고 칭한다)중의 빈 영역에 설치되어 있다. 따라서, 전원 패드(104)는 신호 패드(102)나 전원 패드(103 및 105)에 비해서, 반도체 칩(100)의 측변으로부터 보다 내부로 위치되어 있다.
반도체 칩(100)이 패키징되기 전이므로, 전원 패드의 배치 자유도가 크다. 프로브 시험용의 전원 패드(104 및 105)는 후술하는 본딩 와이어와 접속할 필요가 없으므로 반도체 칩(100)의 내부 회로 영역(108)을 포함해서 임의의 빈 영역에 배치할 수 있다. 또한, 전원 패드(104 및 105)는 신호 패드(102), 전원 패드(103) 및 내부 회로 패턴을 형성하는 공정으로 동시에 형성할 수 있다.
제3도 및 제4도는 프로브 시험시에 반도체 칩(100)에 프로브(112 내지 114)를 접촉시키고 있는 상태를 나타내고 있다.
구체적으로는 신호 패드(102)에는 프로브(112)가 접촉되어 신호 전달을 담당한다. 전원 패드(103)에는 프로브(113)가 접촉되어 전원으로부터의 전력을 공급한다. 더욱이 시험용의 전원 패드(104 및 105)에 대해서는 프로브(114)가 접촉되어 역시 전원으로부터의 전력을 공급한다. 프로브는 3차원적으로 배치되므로, 그 배치 자유도는 크고 반도체 칩(100)의 내부 회로 영역(108)에 설치되어 있는 시험용 전원 패드(104)에 대해서도 제4도에 도시되어 있는 바와 같이 프로브(114)가 용이하고 확실하게 접촉된다. 따라서, 반도체 칩(100)에 포함되는 빈 영역의 임의의 위치에 반도체 칩(100)의 면적이 증가하지 않고 혹은 증가가 최소한으로 되도록 프로브 시험용의 부가적인 전원 패드(104 및 105)를 설치할 수 있다.
프로브(112 내지 114)는 전형적으로 텅스텐으로 할 수 있고 또는 그 길이는 전형적으로 수 cm이다. 이러한 길이의 텅스텐 프로브는 전형적으로는 수의 저항값과 수 10nH의 자기 인덕턴스를 가지고 있다. 또한, 반도체 기판(101)위에 설치되는 패드와 텅스텐 프로브와의 사이의 접촉 면적은 전형적으로는 수 10㎛2로서, 수 m에서 수정도의 접촉 저항이 존재한다. 그러나, 본 발명의 반도체 칩(100)에는 반도체 기판(101)위에 통상의 신호 패드(102)나 전원 패드(103)에 더하여 프로브 시험용 전원 패드(104 및 105)를 더 설치하므로, 이들 부가적인 전원 패드(104 및 105)에 접속하기 위한 프로브(114)가 추가해서 사용된다. 이로써 종래 기술의 반도체 칩에 대한 프로브 시험의 경우에 비해 프로브(112 내지 114)가 밀집해서 배치됨으로써, 그 결과로써 프로브(112 내지 114)가 가지는 자기 인덕턴스가 저감된다.
제5도는 프로브 시험 종료후에 웨이퍼로부터 각 편으로 분리된 본 발명의 반도체 칩(100)을 패키지(121)에 실장한 후의 칩(150)을 모식적으로 도시한 평면도이다.
반도체 기판(101)의 표면에 설치된 패드중에서 신호 패드(102)와 전원 패드(103)가 본딩 와이어(123)에 의해서 패키지(121)에 설치된 패키지 패드(122)에 접속되어 있다. 한편, 프로브 시험용 전원 패드(104 및 105)에 대해서는 와이어 본딩 접속은 실시되지 않는다. 또, 본딩 와이어(123)는 통상은 길이가 수 100㎛로서, 수H의 자기 인덕턴스를 가지지만, 이 자기 인덕턴스 값은 프로브의 자기 인덕턴스 값에 비해 충분히 작다.
제6도는 프로브 시험시에 반도체 칩과 프로브에 의해서 구성되는 측정 회로의 등가 회로이다.
등가 회로에 있어서, 프로브(143 내지 145)는 각각 배선 저항(139)와 배선 인덕턴스(140)로 표현된다. 반도체 칩(100) 위에는 패드 드라이버(132)가 설치되어 있어, 신호 패드(133)를 구동하고 있다. 패드 드라이버(132)는 프로브(144) 및 전원 패드(134)를 통해서 전원선(136)에 접속되어 전력 공급을 받음과 더불어 전원패드(135) 및 프로브(145)를 통해서 접지선(137)에 접속되어 있다. 제6도에 도시된 바와 같이, 패드 드라이버(132)와 접지선(137)과의 사이에는 2조의 전원 패드(135) 및 프로브(145)가 병렬로 접속된다.
여기에서 패드 드라이버(132)가 H 출력에서 L 출력으로 천이하는 경우를 고려하면, 출력 부하용량(138)의 방전전류 I×N가 프로브(143) 및 신호 패드(133)를 통해서 패드 드라이버(132)로 유입된다. 더욱이, 유입된 전류는 전원 패드(135)로부터 프로브(145)를 통해서 접지선(137)으로 유출된다. 이 전류의 흐름에 의해서 그라운드 바운스 현상이 발생하여, 전원 패드(135)의 전위에는 유입 전류의 크기 및 그 시간 변화율과 프로브(145)의 임피던스의 크기에 의해서 결정되는 변동이 발생한다.
그러나, 본 발명의 반도체 칩(100)에서는 패드 드라이버(132)와 접지선(137)과의 사이에 2조의 전원 패드(135) 및 프로브(145)가 병렬로 접속되어 있다. 따라서, 프로브(145) 각각의 임피던스는 프로브가 1개인 경우에 비해 1/2로 된다. 또한, 프로브 1개당 흐르는 전류값도 프로브가 1개인 경우에 흐르는 전류값(I×N)에 비해 1/2(즉, I×N / 2)로 된다. 더욱이 프로브(145)는 복수의 프로브가 밀집하여 존재하기 때문에 그 자기 인덕턴스 L*은 1개의 프로브가 고립되어 존재하고 있는 경우의 값 L보다 작은 값이 된다(즉, L*L).
제6도의 등가 회로를 흐르는 전류량에 변화가 생기면, 프로브의 자기 인덕턴스 L과 전류 변화율의 곱으로 결정되는 유도 전압 -L·(dI/dt)이 생긴다. 이 때, 본 발명의 반도체 칩(100)에서는 상기와 같이 프로브의 자기 인덕턴스 값이나 프로브를 흐르는 전류의 피크값 등이 종래의 값에 비해서 저감되기 때문에 발생하는 유도 전압의 값이 지감된다.
더욱이, 고속으로 동작하는 다 핀의 디바이스에서는 전류의 피크값이 클 뿐 아니라, 그 시간 변화율도 많다. 따라서, 본 발명에 따라서 전원 패드에 복수의 프로브를 병렬로 접속하여 전원을 내부 회로에 병렬로 접속함으로써, 큰 노이즈 저감 효과를 얻을 수 있다.
제13(a)도 및 제13(b)도 그리고 제14(a)도 및 제14(b)도는 본 발명에 의해 서 그라운드 바운스 현상이 저감되는 모양을 도시하는 시뮬레이션 결과이다.
제13(a)도와 같이 회로가 1개의 프로브에서 전원 및 접지선에 접속되어 있는 경우, 제13(b)도에 도시한 바와 같이 출력 전압이 H레벨 및 L레벨 사이에서 변화할 때에 전술의 유도 전압의 영향으로 큰 진동이 발생한다. 이 진동은 L레벨의 판정 레벨 Vol 및 H레벨의 판정 전압 Voh를 넘는 정도의 큰 것도 있다.
출력 전압이 이들 판정 레벨을 넘어서 변화하면 회로로부터의 잘못된 출력이 출력됨으로써, 결과적으로 회로의 오동작으로 이어진다. 이러한 회로의 오동작을 방지하기 위해서는 출력 전압의 진동이 안정되고 나서 출력 전압을 판정해야 한다. 그러나, 고주파(고속)로 동작하는 회로의 경우에는 출력 전압의 레벨이 변화하고 나서 그 레벨을 판정할 때까지의 시간이 짧아짐을 얻을 수 없고, 결과적으로 그라운드 바운스 현상에 수반하는 회로의 오동작이 생기기 쉬워진다.
이에 대해서, 제14(a)도와 같이 본 발명에 따라서 복수(이 경우에는 4개)의 프로브로 회로를 전원 및 접지선에 접속하는 경우에는 제14(b)도에 도시한 바와 같이 유도 전압의 영향에 의한 전압 진동이 억제된다. 이로써 고주파(고속)로 동작하는 회로에 있어서, 출력 전압의 레벨이 변화하고 나서 그 레벨을 판정할 때까지의 시간이 짧아져도 그라운드 바운스 현상에 수반하는 회로의 오동작이 생기기 어렵다.
이상에 설명한 바와 같이 본 발명에 의하면 웨이퍼 상태의 반도체 칩에 대한 프로브 시험, 즉 웨이퍼 테스트의 실시에 있어서, 최종 제품에서도 사용되는 전원 패드에 더하여 프로브 시험시에만 사용하는 전원 패드를 반도체 칩 안에 설치한다. 이로써, 프로브 시험에서의 측정 배선의 임피던스 및 측정 신호에 생기는 링깅이 저감되고, 웨이퍼 상태에 있는 반도체 칩의 동작 시험에서의 시험 주파수를 증가할 수 있다. 이 결과 웨이퍼 테스트에 있어서, 반도체 칩이 소정의 최고 동작 속도(주파수)로 소망의 기능을 정상으로 행하는지의 여부를 검사할 수 있다. 따라서, 웨이퍼 상태에서, 반도체 칩의 최종적인 양품의 선별을 행할 수 있다. 이로써 반도체 웨이퍼에 포함되는 반도체 칩에 대한 프로브 시험의 효율화를 도모하는 것이 가능하게 된다.
또, 상기 설명에서는 제5도를 참조하여 프로브 시험 종류후의 본 발명의 반도체 칩을 와이어 본딩 접속을 이용해서 패키징하는 예를 설명하고 있지만, 본 발명의 반도체 칩은 다른 형식에서의 실장도 가능하다. 웨이퍼로부터 개별의 칩(베어 칩)으로 분리된 후의 베어 칩을 예컨대 플립 칩(flip-chip) 방식 등에 의해서, 프린트 기판으로 직접적으로 실장하여 모듈로 가공할 수 있다. 더욱이, 복수 개의 베어 칩을 하나의 모듈 내부에 실장하여 MCM을 형성할 수도 있다. 어떠한 경우에도 웨이퍼 단계에서 이미 최종적인 동작 시험이 종료하고 있으므로, 소기의 기능만을 발휘하는 양품만을 선별하여 최종 제품을 가공할 수 있어, 그 제조 공정에서의 수율이 향상된다.
[실시예 2]
다음에 본 발명의 실시예 2에서의 반도체 웨이퍼에 대해서, 도면을 참조하면서 설명한다. 제7도는 본 발명의 실시예 2에서의 반도체 웨이퍼(200)의 구성을 도시하는 평면도이다.
반도체 웨이퍼(200)에서는 그 표면에 복수의 칩 영역(221)이 매트릭스 형상으로 설치되어 있고, 이 칩 영역(221)의 각각에 반도체 칩이 형성된다. 인접하는 칩 영역(221)은 반도체 칩을 잘라내는데 필요한 영역인 스크라이브 라인 영역(222)에 의해서 서로 분리되어 있다.
반도체 웨이퍼(200)의 표면의 부분적인 확대도에 더 명료하게 도시되어 있는 바와 같이, 각 칩 영역(221)의 내부에는 신호 패드(225) 및 전원 패드(224)가 형성된다. 이들 패드(224 및 225)는 베어 칩을 패키지에 실장할 때에 패키지에 설치된 패키지 패드에 접속된다.
한편, 프로브 시험용의 부가적인 전원 패드(223)는 칩 영역(221) 내부가 아니라 스크라이브 라인 영역(222)에 형성되어 칩 영역(221)의 내부에 설치된 전원 패드(224)와 접속되어 있다. 이렇게 프로브 시험용 전원 패드(223)를 스크라이브 라인 영역(222)에 설치하면 프로브 시험의 종료 후에 반도체 웨이퍼로부터 각 베어 칩을 잘라낼 때 스크라이브 라인 영역(222)과 동시에 전원 패드(223)도 깎아서 취해진다.
본 실시예의 반도체 웨이퍼(200)를 이용함으로써, 형성되는 반도체 칩의 동작 시험은 예컨대 이하와 같은 흐름으로 실시할 수 있다.
우선 반도체 웨이퍼 위에 소정의 칩 패턴을 형성할 때에 프로브 시험용 전원 패드(223)를 스크라이브 라인 영역(222)에 동시에 형성한다. 그리고 이렇게 형성된 전원 패드(223)를 이용하여 프로브 시험을 행하여 각 칩 영역(221)에 형성된 반도체 칩이 소망의 기능을 발휘하는지의 여부를 검사하여, 양품과 불량품을 선별한다. 그 후에 스크라이브 라인 영역(222)을 따라서 각 칩 영역(221)을 개별로 분리해서 양품이라고 판정된 반도체 칩만을 사용하여 최종 제품을 조립한다.
이때, 실시예 1에서 설명한 바와 같이, 최종적인 실시형태는 와이어 본딩을 사용한 패키징 외에 플립칩 실장 등에 의한 베어 칩의 프린트 기판으로의 실장이나 그에 의한 모듈화 혹은 MCM화를 더 행할 수 있다. 어떠한 경우에도 웨이퍼 단계에서 이미 최종적인 동작 시험이 종료하고 있으므로, 소기의 기능을 발휘하는 양품만을 선별하여 최종 제품을 가공할 수 있어서, 그 제조 공정에서의 수율이 향상된다.
제8도는 반도체 웨이퍼에 대한 프로브 시험을 실시할 때의 하나의 칩 영역(221)에서의 패드의 배치를 도시한다. 각 패드는 프로브 시험용 전원 패드(223)가 스크라이브 라인 영역(즉, 칩 영역(221) 밖)에 일렬로 배치되도록 레이아웃 되어 있다.
한편 제9도는 프로브 시험 종료후에 스크라이브 라인 영역에서 각각의 칩 영역(221)을 각 편으로 절단한 후의 하나의 칩 영역(221)의 구성을 도시하고 있다. 프로브 시험용 전원 패드는 칩 영역(221)의 내부에 설치되어 있던 전원 패드(224)로의 저속 배선의 일부를 남겨 깎아 취하고 있다.
이와 같이, 스크라이브 라인 영역(222)을 배치에 이용함으로써, 최종 제품에 사용되는 베어 칩의 면적을 증가시키지 않고 프로브 시험용 전원 패드(223)를 배치할 수 있고 칩 면적의 증가를 초래하지 않으면서 웨이퍼에 대한 프로브 시험시에 고속 동작 시험을 행할 수 있게 된다.
또 실시예 2에 관한 상기 설명에서는 스크라이브 라인 영역(222)에 배치되는 프로브 시험용 전원 패드(223)는 일렬로 배치되어 있다. 그러나, 이들 전원 패드(223)의 배열은 이에 한하지 않고 제10도에 도시된 바와 같이 격자 모양으로 배치해도 혹은 제11도에 도시된 바와 같이 복수열로 배치해도 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시형태와 같이 프로브 시험용 전원 패드(223)를 스크라이브 라인 영역(222)에 설치하는 경우로서도, 그 일부를 칩 영역(221)안의 내부 회로 영역이나 패드 영역에 설치해도 되는 것은 말할 것도 없다.
[발명의 효과]
이상과 같이 본 발명의 반도체 칩은 최종 제품에서 사용되는 본래의 전원 패드(제1전원 패드)에 더하여 웨이퍼에 대한 프로브 시험시에만 사용하는 부가적인 전원 패드(제2전원 패드)를 구비하고 있다. 이로서 웨이퍼에 대한 프로브 시험에 있어서 전원 노이즈의 영향을 효과적으로 저감시킴과 동시에 베어 칩에 대하여 최고 동작 주파수에서의 시험을 행할 수 있다. 이 결과, 반도체 칩의 동작 시험의 전체적인 효율이 향상함과 더불어, 제품 비용을 저감시킬 수 있게 된다.
또한, 프로브 시험용 제2전원 패드를 반도체 웨이퍼 위의 스크라이브 라인영역에 형성하면 시험 종료후에는 반도체 웨이퍼로부터 개개의 베어 칩을 잘라내는 공정에서 시험용으로 설치된 제2전원 패드는 스크라이브 영역과 더불어 깎아서 취해진다. 따라서, 최종 제품인 반도체 칩의 면적 증가나 대폭의 레이아웃 변경을 초래하지 않고 상기 효과를 얻을 수 있다.

Claims (14)

  1. 소정의 기능을 발휘하는 내부 회로를 가지는 반도체 칩에 있어서, 상기 내부 회로에 신호를 입출력하기 위해서 사용되는 신호 패드와 실장시 및 프로브를 사용한 동작 시험시의 양쪽에 있어서, 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제1전원 패드 및 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제2전원 패드를 구비하는 반도체 칩.
  2. 제1항에 있어서, 상기 제2전원 패드는 상기 제1전원 패드에 전기적으로 접속되어 있어, 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전원이 병렬로 접속되는 반도체 칩.
  3. 제1항에 있어서, 상기 내부 회로가 설치되어 있는 내부 회로 영역 및 상기 신호 패드 및 상기 제1전원 패드가 설치되어 있는 패드 영역을 가지고 있고 상기 제2전원 패드중 적어도 하나는 상기 패드 영역에 설치되어 있는 반도체 칩.
  4. 제1항에 있어서, 상기 내부 회로가 설치되어 있는 내부 회로 영역 및 상기 신호 패드 및 상기 제1전원 패드가 설치되어 있는 패드 영역을 가지고 있고 상기 제2전원 패드중 적어도 하나는 상기 내부 회로 영역에 설치되어 있는 반도체 칩.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 패키징되어 실장되어 있는 반도체 칩.
  6. 제1항 내지 제4항중 어느 한 항에 기재된 반도체 칩이 베어 칩으로서 실장되어 있는 프린트 기판.
  7. 제1항 내지 제4항중 어느 한 항에 기재된 반도체 칩이 복수개 실장되어 형성되어 있는 멀티 칩 모듈.
  8. 각각에 소정의 기능을 발휘하는 내부 회로를 가지는 반도체 칩이 형성되는 복수의 칩 영역 및 상기 복수의 칩 영역을 구분하는 스크라이브 라인 영역을 구비하는 반도체 웨이퍼에 있어서, 상기 복수의 칩 영역의 각각에 설치되는 상기 반도체 칩은 상기 내부 회로에 신호를 입출력하기 위해서 사용되는 신호 패드 및 실장시 및 프로브를 사용한 동작 시험시의 양쪽에 있어서 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제1전원 패드를 구비하고, 상기 반도체 웨이퍼는 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전력을 공급하기 위해서 사용되는 적어도 하나의 제2전원 패드를 더 구비하며, 상기 제2전원 패드는 상기 스크라이브 라인 영역에 형성되어 있는 반도체 웨이퍼.
  9. 제8항에 있어서, 상기 스크라이브 라인 영역에서, 상기 제2전원 패드가 일렬로 배열되어 있는 반도체 웨이퍼.
  10. 제8항에 있어서, 상기 스크라이브 라인 영역에서 상기 제2전원 패드가 복수의 열로 배열되어 있는 반도체 웨이퍼.
  11. 제8항에 있어서, 상기 스크라이브 라인 영역에서 상기 제2전원 패드가 격자 모양으로 배열되어 있는 반도체 웨이퍼.
  12. 제8항에 있어서, 상기 제2전원 패드가 상기 칩 영역 내에도 또한 설치되어 있는 반도체 웨이퍼.
  13. 제8항에 있어서, 상기 제2전원 패드는 상기 제1전원 패드에 전기적으로 접속되어 있어, 상기 프로브를 사용한 동작 시험시에 상기 내부 회로에 전원이 병렬로 접속되는 반도체 웨이퍼.
  14. 반도체 칩의 동작 상태를 검사하는 시험 방법에 있어서, 상기 반도체 칩은 소정의 기능을 발휘하는 내부 회로와 상기 내부 회로에 신호를 입출력하기 위해서 사용되는 신호 패드 및 실장시 및 프로브를 사용한 동작 시험시의 양쪽에 있어서 상기 내부 회로에 전력을 공급하기 위해서 사용되는 제1전원 패드를 구비하고, 상기 방법은 반도체 웨이퍼 위에 상기 반도체 칩의 패턴을 형성할 때, 상기 반도체 칩이 형성되는 복수의 칩 영역을 구분하는 스크라이브 라인 영역에 프로브를 사용한 동작 시험시에 상기 내부 회로에 전력을 공급하기 위해서 사용되는 적어도 하나의 제2전원 패드를 형성하는 공정과 상기 반도체 칩이 소정의 기능을 발휘하는지 여부를 검사하는 공정 및 상기 스크라이브 라인 영역을 따라서 상기 반도체 웨이퍼로부터 개개의 상기 반도체 칩을 분리하고 동시에 상기 스크라이브 라인 영역에 형성된 상기 제2전원 패드를 제거하는 공정을 포함하는 시험 방법.
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