TW396480B - Semiconductor chip and semiconductor wafer with power pads used for probing test - Google Patents

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Yasuhiro Tomita
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Matsushita Electric Ind Co Ltd
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修正 第84113363號專利申請案 中文說明書修正頁民年9月呈 _ B7 五、發明說明（2 ) 然而，隨著近幾年之半導體晶片的製造過程之微細化 ，成爲比以往以高速動作且具有高功能，而形成比以往具 備多數之信號管腳的大規模之髙速多管腳晶片的製造。 在這種高速多管腳晶片之動作，因較多之信號管腳高 速且同時被變化，因此，動作時所流動之電流的峰值增大 。較大峰值電流成爲信號線或電源之噪音，對探針試驗之 測定結果有不良影響。 -方面，半導體晶片之尺寸變大，則必然地在探針試 驗時成爲需要之配線長度會變長。但是，道種配線長度之 增加，尤其是，電源配線長度之增加係增加配線之電感， 亦即增加配線之電阻成分R或自電感成分L »其中，電阻 成分R之增加係導致不冀望之焦耳熱之發生與電源電壓之 下降。一方面，配線之自電感成分L之增加係因以下之理 由使電路之高速動作成爲困難，而形成妨礙縮短在探針試 驗所需要之時間的結果。 亦即，多數之輸出信號管腳同時地從Η電平輸出遷移 至L電平输出或從L電平輸出遷移至Η電平輸出時，則在 該遷移之瞬間大電流流進半導體晶片之接地線，使接地線 之電位上昇。藉由該瞬時之電流變化（d i / d t )與配 線之自電感成分L，在配線發生作爲一 L . (d i/d t )所決定的感應電壓成分，使電壓電平產生振動。該現象 係眾知作爲接地跳動現象。 將依第1 2 ( a )圖之構成的電路之接地跳動現象的 電壓振動之一例子，表示於第12(b)圖之波形圖。輸 本紙張尺度適用中國國家標準（CNS)A4規格（210·χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝·_!!訂·--------(- 經濟部智慧財產局員工消費合作社印製 . A7 _:_____B7 五、發明説明（1 .). 〔，發明所屬之技術領域〕 本發明係關於一種具有探針試驗用電源墊的半導體晶 片及半導體晶圓。 〔以往之技術〕 •第.1圖係表示對於半導體晶片之一般性動作試驗之流 程的流程圖。 '在一 Μ之半導體晶片之試驗，首、先實行對於晶圓狀態 的半導體晶片樣本1 0之動作試驗2 〇 (在此稱爲「晶圓 試驗」），依據該結果實行第1階段之判定步驟3 0。在 此’經判定未發揮規定之功能的樣本係判斷爲不良品8 0 <，成爲其後所實行之試驗之對象外。 然後，將通過依據晶圓試驗2 〇的判定步驟3 0之樣 本實行實裝於組件的組裝過程4 0之後，實行對於組件狀 態之樣本的動作試驗（在此稱爲「組裝試驗」）。之後， 依據該結果實行第2階段的判定步驟6 0，實行最後的良 品樣本7 0之選別。 ： 經濟部中央標隼局員工消費合作社印製 在如上述之晶圓試驗2 0，一般，將探針接觸在半導 體晶片上之墊，實行試驗信號之.施加或來自.電源之電力的 供應。之後，測定對於所施加之試驗信號的電路之動作’ 並判定該功能是否正常。在以下’將使用這種探針所實行 之動作試驗稱爲「探針試驗」。 〔發明欲解決之課題〕 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-本- A7 B7 五、發明說明（4) 在晶圓試驗2 0，很難實行半導體晶片之最高動作頻率的 試驗。 爲了解決該問題，嘗試藉充分地減低在試驗所使用之 探針之電感，將晶圓試驗2 0之配線電感，減低至組件試 驗50之配線電感程度爲止· 最單純之解決對策係增大探針之斷面積等形狀加以設 計，俾降低電阻成分及電感成分。但是，如此地具有大斷 面積之探針，係形成在半導體晶片之電路在高密度化而在 狹窄範圍內密集形成有很多墊峙，較不利。因此，該解決 對策，應實用上觀點可說並未有效。 作爲其他解決對策，係代替以往之針狀.金屬探針，有 薄膜探針之使用。在薄膜探針係在聚亞胺，環氧樹脂等之 材料所成的薄絕緣性基材上，形成銅，鎳金等之材料所成 的配線模型，再在其前端部形成銅，金，軟焊等之凸起， 使用作爲探針。但是*薄膜探針係與以往之鎢探針比較， 在製造上所須成本較高，很難具備充分之實用性。 如上所述可知，在以往技術，關於半導體晶片之動作 試驗，提高試驗頻率，例如所定之最高動作頻率的半導體 晶片之動作確認是否正常，則在晶圓試驗2 0無法實行， 而實行經由組裝過程4 0而實裝於組件之後的組件試驗 5 0。以所定最高動作頻率未發揮所定之功能的半導體晶 片，係最後被選別作爲不良樣本，惟如上所述，因在晶圓 試驗實行其選別所用之試驗較困難，因此，最後成爲不良 樣本之動作速度上不良之半導體晶片，也可實行組件實裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂--------- 經濟部智慧財產局員工消費合作社印製 -7 - 修正 第84113363號專利申請案 中文說明書修正頁民年9月呈 _ B7 五、發明說明（2 ) 然而，隨著近幾年之半導體晶片的製造過程之微細化 ，成爲比以往以高速動作且具有高功能，而形成比以往具 備多數之信號管腳的大規模之髙速多管腳晶片的製造。 在這種高速多管腳晶片之動作，因較多之信號管腳高 速且同時被變化，因此，動作時所流動之電流的峰值增大 。較大峰值電流成爲信號線或電源之噪音，對探針試驗之 測定結果有不良影響。 -方面，半導體晶片之尺寸變大，則必然地在探針試 驗時成爲需要之配線長度會變長。但是，道種配線長度之 增加，尤其是，電源配線長度之增加係增加配線之電感， 亦即增加配線之電阻成分R或自電感成分L »其中，電阻 成分R之增加係導致不冀望之焦耳熱之發生與電源電壓之 下降。一方面，配線之自電感成分L之增加係因以下之理 由使電路之高速動作成爲困難，而形成妨礙縮短在探針試 驗所需要之時間的結果。 亦即，多數之輸出信號管腳同時地從Η電平輸出遷移 至L電平输出或從L電平輸出遷移至Η電平輸出時，則在 該遷移之瞬間大電流流進半導體晶片之接地線，使接地線 之電位上昇。藉由該瞬時之電流變化（d i / d t )與配 線之自電感成分L，在配線發生作爲一 L . (d i/d t )所決定的感應電壓成分，使電壓電平產生振動。該現象 係眾知作爲接地跳動現象。 將依第1 2 ( a )圖之構成的電路之接地跳動現象的 電壓振動之一例子，表示於第12(b)圖之波形圖。輸 本紙張尺度適用中國國家標準（CNS)A4規格（210·χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝·_!!訂·--------(- 經濟部智慧財產局員工消費合作社印製
五、發明說明（8 ) 路所用之至少一個第.2電源墊的過程，及核對該半導體晶 片是否發揮所定功能的過程，及沿著該劃片線領域從半導 體晶圓分離各個該半導體晶片，同時除去形成在該劃片線 領域之該第2電源墊的過程，由此達成上述目的。 〔作用〕 依照本發明之構成，在使用探針核對包括於半導體晶 圓的半導體晶片之動作的晶圓試驗（探針試驗），作爲使 用於將電源連接於檢査對象之半導體晶片所用的電源墊， 除了在將半導體晶片實裝於組件之最終製品之階段也被使 用的第1電源墊之外，還設有僅使用於探針試驗時的第2 電源墊。 結果，在探針試驗時，複數探針並聯地連接於電源與 第1及第2電源墊之間。由此，作爲探針之電阻與探針及 電源墊之接觸電阻之相加所得到的探針之直流電阻成爲並 聯地連接，結果，減少直流電阻。又，因密集地配置複數 探針。因此減低自電感•結果減低探針試驗時之電源電感 〇 又，因增加使用之探針數*因此減少流在探針每一支 的電流量，結果，減小電流之時間變化率。因此，減小因 探針之自電感所產生的逆電動勢。結果，可抑制接地跳動 現象之發生，而且減低產生在探針試驗時之電源噪音。又 ，因接地跳動現象被抑制，因此，縮短包括誤差之邏輯值 被輸出之時間，而可提高半導體晶圓狀態之半導體晶片之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼裝--------訂----------riA^· 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（3 ) 出信號管腳之電位從Η電焚（3 V )遷移至L電平（Ο V ,')，或從L電平（0V)遷移至η電平（3V)時，則因 如上所述之接地跳動現象，在輸出電壓波形V 〇出現振動 波形。此時’在該輸入管腳，輸入閾值會變動。在供應一 定電平之輸入電位而輸出一定m平之電位的輸出管腳，則 在其輸出電壓觀察到變動。 例如，.第1 2 ( c )圖係表示對應於Η電平之輸入電 壓Ύ i以輸出一定之L電平的輸出管腳所觀察之電壓變動 。一方面，第1 2 (d)圖係表示對應於L電平之輸入電 壓V i以輸出一定之Η電平的輸出管腳所觀察之電壓變動 。這種輸出電位之變動係作爲連接裝配來觀察。 來自產生接地跳動現象之期間的半導體晶片上之電路 的邏輯值輸出，係該電位電平包括由接地跳動現象所產生 之振動電壓成分之意思，爲包括誤差之輸出值。因此，直 到解決接地跳動現象而輸出信號之電位電平回到正常值爲 止。須等待所輸出之邏輯值之抽樣。因此，半導體晶片之 高速動作被妨礙。 在半導體晶片之探針試驗所使用之探針，係例如鎢等 的金屬之針狀探針。但是，使用以往之鎢製探針實行晶圓 .試驗2 0時，則連接於試驗所用之配線長度與組件試'驗 5 0時相比較變長。因此，因配線阻抗變大而出現上述之 接地跳動現象等之影響較大，而爲了避免該影響，與組件 試驗5 0相比較 > 在晶圓試驗2 0 ’須充分降低試驗頻率 。而在試驗之效率化上有問題。換言之，在以往技術中， 本纸浪尺度適用中國國家標準（CNS ) Α4規格（210 X 2+97公釐）一 β _ > ---I —'I I 1' 1/— I I .厂'.- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標率局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 動作試驗的試驗頻率。 又，僅探針試驗所使用之第2電源墊，係與最後製品 所必須之第1電源墊另外地設置，因此，在實裝組件時包 括於半導體晶片的電源墊之數，係被抑制在適合於組件之 實裝條件的最小數。由此，抑制組件之尺寸（管腳數）之 增加，可提髙低成本化。 又，對於僅使用在探針試驗時的第2電源墊，如實裝 於組件之最後製品也使用之第1電源墊不必連接結合線。 因此，沒有儒連於結合過程之形成位置的限制，配置之自 由度較髙。因此，有效地活用半導體晶片之空領域，可設 置探針試驗用之第2電源墊。由此，一面儘量抑制晶片面 積之增加，一面可成爲對於半導體晶圓之探針試驗的半導 體晶片之高速動作化，可實現改善低成本之動作試驗效率 〇 又，在複數探針密集且連接於墊之領域，不僅可減少 連接於電源墊之探針，也可減少連接於信號墊的探針之自 電感》結果，減低所得到的信號之振盪，可實行動作試驗 之對象的半導體晶片之高速動作，而提高動作試驗之效率 〇 又，僅使用在如上述之探針試驗時的第2電源墊，係 可形成在從半導體晶圓切出各個半導體晶片時所必項的劃 片線領域。在此時，探針試驗用的第2電源墊係在從晶片 切除半導體晶片時，與劃片鱗領域同時地削取。因此，藉 在劃片線領域上形成探針試驗用之第2電源墊，不必增加 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項爯填寫本頁) - ϋ In a n n n 1^1 n _ A7 B7 五、發明說明（4) 在晶圓試驗2 0，很難實行半導體晶片之最高動作頻率的 試驗。 爲了解決該問題，嘗試藉充分地減低在試驗所使用之 探針之電感，將晶圓試驗2 0之配線電感，減低至組件試 驗50之配線電感程度爲止· 最單純之解決對策係增大探針之斷面積等形狀加以設 計，俾降低電阻成分及電感成分。但是，如此地具有大斷 面積之探針，係形成在半導體晶片之電路在高密度化而在 狹窄範圍內密集形成有很多墊峙，較不利。因此，該解決 對策，應實用上觀點可說並未有效。 作爲其他解決對策，係代替以往之針狀.金屬探針，有 薄膜探針之使用。在薄膜探針係在聚亞胺，環氧樹脂等之 材料所成的薄絕緣性基材上，形成銅，鎳金等之材料所成 的配線模型，再在其前端部形成銅，金，軟焊等之凸起， 使用作爲探針。但是*薄膜探針係與以往之鎢探針比較， 在製造上所須成本較高，很難具備充分之實用性。 如上所述可知，在以往技術，關於半導體晶片之動作 試驗，提高試驗頻率，例如所定之最高動作頻率的半導體 晶片之動作確認是否正常，則在晶圓試驗2 0無法實行， 而實行經由組裝過程4 0而實裝於組件之後的組件試驗 5 0。以所定最高動作頻率未發揮所定之功能的半導體晶 片，係最後被選別作爲不良樣本，惟如上所述，因在晶圓 試驗實行其選別所用之試驗較困難，因此，最後成爲不良 樣本之動作速度上不良之半導體晶片，也可實行組件實裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂--------- 經濟部智慧財產局員工消費合作社印製 -7 -
___B7_ 五、發明說明（12) 1 1 4。因此，在包括於半導體晶片1 0 〇之空領域的任 意位置，可設置探針試驗用之附加性的電源墊1 0 4， (請先閱讀背面之注意事項再填寫本頁) .1 0 5，使半導體晶片1 〇 0之面積不增加或增加成爲最 小限之狀態。 探針Γ Γ 2〜1 1 4係典型由鶴所成，又其長度係典 型爲數公分長。這種長度之鶴探針係典型具有數Ω之電阻 值與數nH之自電感。又，設於半導體基板101上之墊 與鎢挺針之間的接觸面積係典型爲數10 #m2,有數 1 ‘ 0 m Ω至數Ω左右之接觸電阻•又，在本發明之半導體 晶片1 0 0，除了在半導體基板1 0 1上設置一般之信號 墊1 0 2或電源墊1 0 3之外還設置探針試驗用電源墊 1 0 4，1 0 5 ,因此，追加使用連接於這些附加性電源 墊1 0 4，1 0 5所用的探針1 1 4。由此，與對於以往 技術之半導體晶片的探針時相比較，探針1 1 2〜1 1 4 成爲密集配置之狀態，結果，可減低探针1 1 2〜1 1 4 所具有之自電感。 經濟部智慧財產局員工消費合作社印製 第5圖係模式地表示將在結束探針試驗後從晶圓個片 地分離的本發明之半導體晶片1 0 0實裝於組件1 2 1後 之晶片150的平面圖》 設於半導體基板1 0 1表面之墊中，信號墊1 0 2與 電源墊1 0 3，藉由結合線1 2 3連接於設於組件1 2 1 之組裝1 2 2。一方面，對於探針試驗用之電源墊1 0 4 ，：L 0 5，未施以結合連接。又，結合線Γ 2 3係一般具 有長度爲1 0 0 # m，數Η之自電感*惟該自電感值係與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15 - 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（5 ) 。由此，導致降低動作試驗之效率，又導致半導體晶片之· 整體製造成本之上昇。 又，在近幾年，隨著對於包括半導體晶片的各種電i子 機器之小型化要求，增加與將一半導體晶片以單體實裝在 一組件的以往例不相同之使用例。其一例子，係將從半導 體晶圓所切出之裸晶片，未實裝在組件而直接實裝在電子 電氣機器中之印刷基板的例子。或是也增加將複數之半導 體/晶片（裸晶片）實裝於一組件.的多晶片模姐（M C Μ ) 之採用例。 在這種狀況，半導體廠商係爲了補償供應的半導體晶 片之性能，產生須對裸晶片實行最高動作頻率之動作試驗 ，實行良品與不良品之選別。在M CM，若組裝於一組件 的複數之裸晶片中之一晶片爲不良，則該M CM本體成爲 無法正常地功能的不良樣本，結果，降低製造之良品率。 因此，不但直接使用裸晶片時而且在M C Μ時，對於晶片 狀態之半導體晶片或是裸晶片，須有效率地低成本實行高 頻率之探針試驗。 本發明係鑑於上述課題而創作者，其目的係在於提@ 一種在使用對於晶圓狀態.之半導體晶片之探針的動作^@ ，亦即在探針試驗，抑制電源噪音之影響，而且以有效$ 且低成本實現最高動作頻率之試驗的具有探針試驗用電'源 墊的半導體晶及包括這種半導體晶片的半導體晶圓。 〔解決課題所用之手段〕 -tm· 1^1 I I · /n 士.nn n · V:-4 rj U9. (請先聞讀背面之注意事項再填寫本頁) ----訂--- ,..mw 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - ( 缝'五、發明說明（21) 1 2 2 :組件墊 1 3 3 :信號墊 A7 B7 123:結合線，132:墊驅動器， 134，135:電源墊*136:電 ， 線 5 塾配 4 源 ：
1X
rH 電 ， 4* , 容 4 片 電 1 晶 載，體 負 3導 出 4 半 輸1的 : ， 件 8 感組 3 電裝 1 線實 ，..配： 線：ο 地..ο 5 接 4 1 :. rH > 7 ， 針 3 阻探 9 3 1 ο ο 2
域 領 線， 片墊 劃源 : 電 2 : 2 4 2 3 , 2 域’ 領墊 片源 in曰 ilwnfl E曰 ΐρτ : 之 1 用 2 驗 2 試 , 針墊 圓探號 晶：信 體 3 : 導 2 5 Φ 2 2 : » CNJ (請先閱讀背面之注意事項再填寫本頁) _______裝 T n n· n } n n n I - -\=口 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（6 ) 本發明之半導體晶片，係具有發揮所定功能之內部電 路的半導體晶片，其特徵爲：具備使用於將信號輸入輸出 於該內部電路所用的信號墊’及在實裝時及使用探針之動 作試驗時之雙方，使用於將電力供應在該內部電路所用的 第1電源墊，及在使用該探針之動作試驗時使用於將電力 供應在該內部電路所用的第2電源墊等，.由此達成上述目 的。 v第一實施形態，上述第2電源墊.係電氣方式地連接於 、' 上述第1電源墊，而在使用上述探針之動作試驗時，電源 並聯地連接於上述內部電路者。 上述半導體晶片，典型地具有：設有上述內部電路的 內部電路領域與設有上述信號墊及上述第1電源墊的墊領 域，較理想玛，上述第2電源墊之至少一電源墊係設於該 墊領域。或是，上述半導體晶片，典型地具有；設有上述 內部電路的內部電源領域與設有上述信號墊及上述第1電 源墊的墊領域，較理想爲，上述第2電源墊之至少一電源 墊係設於上述內部電路領域。 較理想爲，上述半導體晶片係被組製形成實裝者。又 ’依照本發明，上述半導體晶片實裝作爲裸晶片之印刷基 板’或是，上述半導體晶片提供實裝複數個所形成的多晶 片模組。 本發明之半導體晶圓係具備：形成有具有分別發揮所 定功能的內部電路之半導體晶片的複數晶片領域，及區分 骸複數晶片領域的劃片線領域的半導體晶圓，其特徵爲： 本紙張尺度適用中國國家標隼（CMS )八4規格（210X.297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 A7 B7 五、發明説明（7 ) 分別設於該複數晶片領域的該半導體晶片係具備使用將信 號輸入輸出於該內部電路所用的信號墊，及在實裝時及使 用探針之動作試驗時之雙方，使用於將電力供應在該內部 電路所用的第1電源墊·，該半導體晶圓係又具備在使用該 探針之動作試驗時使用於將電力供應在該內部電路所用之 至少一個的第2電源墊；該第2電源墊係形成係形成於該 劃片線領域，由此達成上述目的。. '在一實施形態，在上述劃片線領域上述第2電源墊 一列地配列，或是，在上述劃片線領域，上述第2電源墊 複數列地配列，或是，在上述劃片線領域，上述第2電源 墊鋸齒狀地配列。 ' 在其他實施形態，上述第2電源墊也設在上述晶片領 域中。 較理想是，上述第2電源墊係電氣方式地連接上述第 1電源墊，而在使用上述探針之動作試驗時，電源並聯地 連接於上述內部電路者。 經濟部中央標準局員工消費合作社印製 (请先聞讀背面之注意事項再填寫本頁) 依照本發明之其他局面，提供核對半導體晶片之動作 狀態的試驗方法。該半導體晶片係具備··發揮所定功能的 內部電路，及使用於將信號輸'入輸出於該內部電路所用的 信號墊，及在實裝時及使用探針之動作試驗時之雙方，使 用於將電力供應在該內部電路所用的第1電源墊，該方法 係包括在半導體晶圓上形成該半導體晶片之圖形時’於區 分形成有該半導體晶片之複數晶片領域的劃片線領域’形 成在使用探針之動作試驗時使用於將電力供應於該內部電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）__
五、發明說明（8 ) 路所用之至少一個第.2電源墊的過程，及核對該半導體晶 片是否發揮所定功能的過程，及沿著該劃片線領域從半導 體晶圓分離各個該半導體晶片，同時除去形成在該劃片線 領域之該第2電源墊的過程，由此達成上述目的。 〔作用〕 依照本發明之構成，在使用探針核對包括於半導體晶 圓的半導體晶片之動作的晶圓試驗（探針試驗），作爲使 用於將電源連接於檢査對象之半導體晶片所用的電源墊， 除了在將半導體晶片實裝於組件之最終製品之階段也被使 用的第1電源墊之外，還設有僅使用於探針試驗時的第2 電源墊。 結果，在探針試驗時，複數探針並聯地連接於電源與 第1及第2電源墊之間。由此，作爲探針之電阻與探針及 電源墊之接觸電阻之相加所得到的探針之直流電阻成爲並 聯地連接，結果，減少直流電阻。又，因密集地配置複數 探針。因此減低自電感•結果減低探針試驗時之電源電感 〇 又，因增加使用之探針數*因此減少流在探針每一支 的電流量，結果，減小電流之時間變化率。因此，減小因 探針之自電感所產生的逆電動勢。結果，可抑制接地跳動 現象之發生，而且減低產生在探針試驗時之電源噪音。又 ，因接地跳動現象被抑制，因此，縮短包括誤差之邏輯值 被輸出之時間，而可提高半導體晶圓狀態之半導體晶片之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼裝--------訂----------riA^· 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 動作試驗的試驗頻率。 又，僅探針試驗所使用之第2電源墊，係與最後製品 所必須之第1電源墊另外地設置，因此，在實裝組件時包 括於半導體晶片的電源墊之數，係被抑制在適合於組件之 實裝條件的最小數。由此，抑制組件之尺寸（管腳數）之 增加，可提髙低成本化。 又，對於僅使用在探針試驗時的第2電源墊，如實裝 於組件之最後製品也使用之第1電源墊不必連接結合線。 因此，沒有儒連於結合過程之形成位置的限制，配置之自 由度較髙。因此，有效地活用半導體晶片之空領域，可設 置探針試驗用之第2電源墊。由此，一面儘量抑制晶片面 積之增加，一面可成爲對於半導體晶圓之探針試驗的半導 體晶片之高速動作化，可實現改善低成本之動作試驗效率 〇 又，在複數探針密集且連接於墊之領域，不僅可減少 連接於電源墊之探針，也可減少連接於信號墊的探針之自 電感》結果，減低所得到的信號之振盪，可實行動作試驗 之對象的半導體晶片之高速動作，而提高動作試驗之效率 〇 又，僅使用在如上述之探針試驗時的第2電源墊，係 可形成在從半導體晶圓切出各個半導體晶片時所必項的劃 片線領域。在此時，探針試驗用的第2電源墊係在從晶片 切除半導體晶片時，與劃片鱗領域同時地削取。因此，藉 在劃片線領域上形成探針試驗用之第2電源墊，不必增加 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項爯填寫本頁) - ϋ In a n n n 1^1 n _ 經濟部中央梯準局員工消費合作社印製 A7 B7 五、發明説明（10) 半導體晶片之面積，成爲可實行對於半導體晶片之探針試 驗的半導體晶片之高速動作。在此時，因未增加晶片面積 ，因此可用最低成本可達成上述之目的。 〔發明之實施形態〕 以下，一面參照圖式一面說明本發明之實施形態。 Γ第1之實施形態） 第2圖係表示具有本發明之第1實施形態的探針試驗 用之電源墊之半導體晶片1 0 0之構成的一部分平面圖。 在半導體晶片1 0 0，於半導體基板1 〇1上設有使 用於包括在半導體晶片1 0 0之電路（以下稱爲「內部電 路」）與半導體晶片1 0 0外部之電路（以下稱爲「外部 電路」）之間的信號傳達的信號墊1 0 2 ，及使用於從外 部電源對內部電路之電力供應的電源墊1 0 3 ，1 0 4， 1 0 5。但是，在圖式，爲了簡化而省略連接:各墊與內部 電‘之配線。 電源墊中附有參照記號1 0 3者，爲在最後製品也被 使用之電源墊。一方面，附有參照記號1 0 4及1 〇 5之 電源墊，係僅使用在探針試驗的附加性之電源墊。在探針 試驗，除了電源墊1 0 3之外，經電源墊1 〇 4及1 〇 5 ，也可從電源將電力供應至內部電路。電源墊1 〇 3與 1 0 4，及電源墊1 0 3與1 0 5係以配線1 0 6分別連 接。因此’在半導體晶片1 〇 〇之內部電路，電源成爲並 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） .----7--ί------—^I C · -V : --. ,Ίί,ι (請先聞讀背面之注意事項再填寫本頁) ---1Τ-----慧 -13 - 經濟部中央標準局員工消費合作社印製 - A7. _______B7 _ _ 五、發明説明（11 ) 聯地連接之狀態。 設於探針試驗用之電源墊1 0 4，1 0 5中，電源墊 1 0 5係配置於與沿著半導體晶片1 〇 〇側邊之信墊 1 0 2或電源墊1 0 3相同領域1 0 7 (稱爲「墊領域」 )中的空領域。一方面，電源墊1 0 4係設於在圖式中以 虛線所示之內部電路所設置之領域1 0 8 (稱爲「內部電 路領域」）中的空領域。因此，電源墊104係與信號墊 1 '0 2或電源1 0 3，1 0 5相比較，位於從半導體晶片 1 0 0側邊更在內部位置。 因半導體晶片1 〇 〇在被組裝之前，因此配置電源墊 自由度較大。因探針試驗用之電源墊1 0 4，1 0 5係不 必與下述之結合線連接，故包括半導體晶片1 0 0之內部 電路領域1 0 8可配置於任一空領域。又，電源墊1 〇 4 ’ 1 0 5係在形成信號墊1 〇 2，電源墊1 0 3及內部電 路圖形之過程，可同時地形成。 第3圖及第4圖係表示在探針試驗時，將探針1 1 2 〜114接觸於半導體晶片1〇〇之狀態的圖式。， 具體而言，在信號墊1 0 2連接有探針1 1 2，負擔 信號之傳送。在電源墊103接觸有探針113，供應來 自電源之電力供應。又，對於試驗用電源墊1 〇 4， 1 0 5 ’則接觸有探針1 1 4，故仍供應來自電源之電力 。因探針係配置在三維，因此增大該配置之自由度，而對 於設在半導體晶片1 0 0之內部電路領域1 〇 8的試驗用 電源墊1 0 4，也如第4圖所示，容易且確實地接觸探針 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐~ ~ (请先閲讀背面之注意事項再填寫本頁)
___B7_ 五、發明說明（12) 1 1 4。因此，在包括於半導體晶片1 0 〇之空領域的任 意位置，可設置探針試驗用之附加性的電源墊1 0 4， (請先閱讀背面之注意事項再填寫本頁) .1 0 5，使半導體晶片1 〇 0之面積不增加或增加成爲最 小限之狀態。 探針Γ Γ 2〜1 1 4係典型由鶴所成，又其長度係典 型爲數公分長。這種長度之鶴探針係典型具有數Ω之電阻 值與數nH之自電感。又，設於半導體基板101上之墊 與鎢挺針之間的接觸面積係典型爲數10 #m2,有數 1 ‘ 0 m Ω至數Ω左右之接觸電阻•又，在本發明之半導體 晶片1 0 0，除了在半導體基板1 0 1上設置一般之信號 墊1 0 2或電源墊1 0 3之外還設置探針試驗用電源墊 1 0 4，1 0 5 ,因此，追加使用連接於這些附加性電源 墊1 0 4，1 0 5所用的探針1 1 4。由此，與對於以往 技術之半導體晶片的探針時相比較，探針1 1 2〜1 1 4 成爲密集配置之狀態，結果，可減低探针1 1 2〜1 1 4 所具有之自電感。 經濟部智慧財產局員工消費合作社印製 第5圖係模式地表示將在結束探針試驗後從晶圓個片 地分離的本發明之半導體晶片1 0 0實裝於組件1 2 1後 之晶片150的平面圖》 設於半導體基板1 0 1表面之墊中，信號墊1 0 2與 電源墊1 0 3，藉由結合線1 2 3連接於設於組件1 2 1 之組裝1 2 2。一方面，對於探針試驗用之電源墊1 0 4 ，：L 0 5，未施以結合連接。又，結合線Γ 2 3係一般具 有長度爲1 0 0 # m，數Η之自電感*惟該自電感值係與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15 - Α7 Β7 五、發明說明（13) 探針之自電感值相比較爲極小值。 (請先閱讀背面之注意事項再填寫本頁) 第6圖係表示在探針試驗時藉半導體晶片與探針所構 成之測定電路的等效電路。 在等效電路，探針1 4 3〜1 4 5係分別以配線電阻 1 3 9與配線電感1 4 0所表示。在半導體晶片1 0 0上 ，設有墊驅動器1 3 2，俾驅動信號墊1 3 3。墊驅動器 1 3 2係經由探針1 4 4及電源墊1 3 4而連接於電源線 1 36俾接受供電，而且經由電源墊13 5及探針1 4 5 連接於接地線1 3 7。如第6圖所示，在墊驅動器1 3 2 與接地線1 3 7之間，並聯地連兩組之電源墊1 3 5及探 針 1 4 5。 經濟部智慧財產局員工消費合作社印製 在此，考慮墊驅動器1 3 2從Η輸出遷移至L輸出之 情形》則輸出負載電容1 3 8之放電電流1 X Ν，經探針 1 4 3及信號墊1 3 3流進墊驅動器1 3 2 »又，所流進 之電流係從電源墊1 3 5經連接於1 4 5流出至接地線 1 3 7。藉該電流之流動而產生接地跳動現象，在電源墊 1 3 5之電位產生藉流入電流之大小及其時間變化率與探 針1 4 5之電感大小所決定之變動。 但是，在本發明之半導體晶片1 0 0，兩組電源墊 1 3 5及探針1 4 5並聯地連接在墊驅動器1 3 2與接地 線1 3 7之間。因此，探針1 4 5之各該電感係與探針爲 一支時相比較成爲1 / 2。又，流在探針每一支之電流值 ，與流在探針爲一支時之電流值（1ΧΝ)相比較成爲 1/2 (亦即1ΧΝ/2)。又，探針145係成爲密集 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（14) 地存在有複數探針，因此其自電感L *係成爲比弧立地存 在一支探針時之值L較小之值（亦即L*<L)。 當流在第6圖之等效電路的電流量產生變化時，則產 生由探針之自電感L與電流變化率之相乘積所決定的誘導 電壓一L. (di/dt)。此時，在本發明之半導體晶 片100，如上所述，因探針之自電感值或流在探針之電 流之峰值等與以往者相比較被減低，因此減低發生之誘導 電壓值。 又，在以高速動作之多管腳之裝置，不但電流之峰值 較大，而且其時間變化率也多。因此，依照本發明藉將複 數探針並聯地連接於電源墊並將電源並聯地連接於內部電 路，可得到很大之減低噪音效果* 第13(a) (b)圖及第14(a) ，（b)圖係 表示藉本發明減低接地跳動現象之情形的模擬結果。 如第1 3 ( a )圖所示，電路以一支探針連接於電源 及接地線時，如第1 3 ( b )圖所示’輸出電壓變化在Η 電平及L電平之間時，因上述之誘導電壓的影響產生很大 之振動。該振動係有超過L電平之判定電平V ο 1及Η電 平之判定電平V 〇 h的大小者* 輸出電壓若超過這些判定電平而變化時’則來自電路 之錯誤之輸出被輸出。結果’與電路之錯誤動作有關’爲 了防止這種電路之錯誤動作，輸出電壓之振動穩定之後才 能實行輸出電壓之判定。但是’以高頻率（高速）動作之 電路時不得不縮短變化輸出電壓之位準之後判定其電平爲 (請先閱讀背面之注意事項再填寫本頁) 裝 訂--- Φ. 本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -17 - 經濟部中央標準局員工消費合作社印製 A7 B7_ _ 五、發明説明（15 ) 止之時間，結果，形成容易產生隨接地跳動現象的電路之 錯誤軌作。 如第1 4 ( a )圖所示，依照本發明以複數（在此時 爲4支）探針將電路連接於電源及接地線時，則如第1 4 (a )圖所示，可抑制因誘導電壓之影響所產生之電壓振 動。由此，在以高頻（高速）動作之竃路，即使縮短輸出 電壓電平變化後直到判定其電平爲止之時間，也難產生隨 接地跳動現象之電路的錯誤動作。............................... ....... ..... 如上所述，依照本發明，對於晶圓狀態之半導體晶片 的探針試驗，亦即在實施晶圓試驗時，除了在最後製品也 使用之電源墊之外，還將僅使用於探針試驗之電源墊設在 半導體晶片中。藉此，減低在探針試驗之測定配線之阻抗 及產生於測定信號的振盪，而可增加在晶圓狀態的半導體 晶片之動作試驗的試驗頻率。結果，在晶圓試驗中，可核 對半導體晶片是否以新定之最高動作速度（頻率正常地實 行所期望之功能。因此，在晶圓狀態，可實行半導體晶片 之最後良品之選別。因此，成爲可提高對於包括在半導體 晶圓之半導體晶片的探針試驗之效率化。 又，在上述說明，參照第5圖說明利用結合連接組裝 結束探針試驗後之本發明的半導體晶片之例子，惟本發明 之半導體晶片係也可實施其他形式之實裝。將從晶圓分離 個別之晶片（裸晶片）後之裸晶片，藉例如輕撃晶片方式 等，也可直接地實裝在印刷基板而加工成模組。又，也可 將複數個裸晶片實裝在一模組內部而形成M C Μ。在任何 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）_ 18 _ ~ :~ n^—- on— ml mf —La^i tbl ί,\ /Ί ^ms ; , -L ua. (請先閲讀背面之注意事項再填寫本頁) 、tr 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（16 ) 情形，因在晶圓階段已結束最後之動作試驗；因此僅選別 發揮所期望之功能的良品而可加工最後製品，提高其製造 過程之良品率。 ' (第2之實施形態） 以下，一面參照圖式一面說明本發明之第2實施形態 的半導體晶片。第7圖係表示本發明之第2實施形態的半 導售晶片2 0 0之構成的平面圖。 ............................ 在半導體晶圓2 0 0，在其表面矩陣狀地設有複數之 晶片領域2 2 1 ，在各該晶片領域2 2 1形成有半導體晶 片。相鄰接之晶片領域2 2 1係藉切出半導體晶片所必須 之領域的劃片線領域2. 2 2，互相被分離。 如在半導,體晶圓2 0 0之表面的一部分放大圖更明瞭 地表示，在各晶片領域2 2 1之內部’形成有信號墊 2 2 5及電源墊2 2 4。這些墊2 2 4及2 2 5係將裸晶 片實裝於組件時，連接於設在組件之組件墊。 一方面，探針試驗用之附加性電源墊2 2 3 ’不是形 成在晶片領域2 2 1中而是形成在劃片線領域2 2 2 ’與 設在晶片領域2 2 1內部之電源墊2 2 4相連接。如此’ 將探針試驗用之電源墊2 2 3設在劃片線領域2 2 2時’ 則在結束探針試驗後從半導體晶圓切出各裸晶片時，與劃 水線領域2 2 2同時地可切出電源墊2 2 3 ° 藉由利用本實施形態之半導體晶圓2 0 0 ’所形成之 半導體晶片之動作試驗’係可實施例如以下之流程。 本紙張尺度適用中國國家橾準（〇呢）八4規格（210父297公釐）_19一 - ---------ίίι.'裝--r 4 :…r/ (请先閱I背面之注意事項再填窝本頁) I;I 訂---- 龜線‘ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（17 ) 首先，在半導體晶片上形成所定之晶片圖形時，同時 地將探針試驗用之電源墊2 2 3形成在劃片線領域2 2 2 。之後，利用如此所形成之電源墊2 2 3實行探針試驗， 核對形成在各晶片領域2 2 1之半導體晶片是否發揮所期 望之功能，選別良品與不良品。然後，沿著劃片線領域 ' 2 2 2個別地分離各晶片領域2 2 1 ，僅使用被判定爲良 品之半導體晶片，裝配最後製品。 /此時，如在第1之實施形態所述，最後之實施形態， 係除了使用線結合之姐裝外，依輕撃晶片實裝等之裸晶片 對印刷基板之實裝或依該實裝之模組化，寧也可實行 MCM化。在任何情形，因均在晶圓階段已結束最後之動 作試驗，因此，僅選別發揮所期望之功能的良品而可加工 最後製品，提高其製造過程的良品率。 第8圖係表示實施對於半導體晶片之探針試驗時的一 個晶片領域2 21的墊之配置。各墊係探針試驗用之電源 墊2 2 3布置在劃片線領域亦即，晶片領域2 2 1以外， 成一列配置之狀態。 一方面’第9圖係表示在結束探針試驗之後，在劃片 線領域個片地切斷各該晶片領域2 2 1後的一個晶片領域 2 2 1之構成。探針試驗用之電源墊係留設於晶片領域 2 21內部對電源墊2 2 4之連接配線之一部分而被削取 〇 如上所述，藉將劃片線領域2 2 2利用在配置，不必 增加使用在最後製品之裸晶片的面積即可配置探針試驗用 本纸張尺度適用中國國家標準（ CNS)A4規格（210X297公釐）_ 2〇 - ^^1- m —^1 - - Ϊ- J - - Hr— 1 Hwayez - HI I 1 *'·— (諳先聞讀背面之注意事項再填寫本頁) > In· · - 、τ 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（18 ) - 之電源2 2 3，不會導致增加晶片面積，成爲可對於晶片 之探針試驗時實行高速動作試驗。 又，在有關於第2實施形態的上述之說明，配置於劃 水線領域2 2的探針試驗用之電源墊2 2 3係一列地配置 。但是，這些電源2 2 3之配列係並不被限定於此者，如 第1 0圖所示鋸齒狀地配置，或是如第1.1圖所示複數列 地配置，也可得到同樣之效果。 /又，如本實施形態，即使探針試驗甩電.源墊2 2 3設 置於劃片線領域2 2 2時，當然也可以將其一部分設於晶 片領域221中之內部電路領域或墊領域。. 〔發明之效果〕 如上所述，本發明之半導體晶片係具備除了在最後製 品所使用的元來之電源墊（第1電源墊）之外，還有僅使 用在對於晶片之探針試驗時的附加的電源墊（第2電源墊 )。藉此，在對於晶圓之探針試驗，可效果地削減電源噪 音之影響，而且對於裸晶片可實行在最高動作頻率之試驗 。結果，可提高半導體晶片之動作試驗的全體性效率，而 且可減低製品成本。 又，若將探針試驗用的第2電源墊形成在半導體晶圓 上之劃片線領域，在結束試驗後，在從半導體晶圓分別切 除裸晶片之過程，設於試驗用之第2電源墊係與劃水線領 域一起削取。因此，不會導致增加最後製品的半導體晶片 之面積或大幅度之布置變更，更可得到上述之效果。 ^------- ' <.—.、· (請先閲讀背面之注意事項再填寫本頁) 打 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 經濟部中央標準局員工後費合作社印製 A7 _____ B7 _ 五、發明説明（19 ) 〔圖式之簡單說明〕 第1圖係表示一...m.M之-半..導I晶-片一之驗的流程 圖。 _第.2圖—係―氣氣具:省一本-要明-之-第4一實龙—形―.靈进:麗身.試驗 用之麗源I的柴導體晶.库之.搆成的 第3圖係模式地表示卖者表-示—於JO „圖盤::空發明之半 導體/晶'片之探針之連接-狀-鲁的平..面、圖。................ 箄i....圖係—模式1表-反-露於裘示1第？::麗服^ % 導.體..晶..I之-探針之連.接jt—態..的剖面圖。 /第5圖係表示.表-示於'-第2圖的异-發明史半導體晶片 實裝於組件之狀態的一部分平面圖。 ...〜——.................〜...... 第6圖係表示對於_皇靈里_之_來暮體—探教試驗時 之爾定電路之等孤電_路_ ϋ麗多。 第7圆俦„表示具有本發1名等2_氧旌1態的探尉 用之電源墊的半導體晶圓之搆成.的—平—面屢及其部分放大 圖。· 第8圖係表:率對於$更梦第Τ圖的半導體晶鄠實施探 '針試驗時_的一個晶......臣......鉱域.之塵配i置的平面圖。 /·. ·-- 第9圖係表示對於表示於第7圖的.半導體晶圓實;p探 針試驗之後’在劃片線〜領域，個.-捽地....切斷.各.,.,i晶段复域之鋒 一的一個晶！領域之構成的平面圖。 第1 0圖係模式地表示本發明的第2實施形態之試驗 用電源墊之其他配列方法的平面圖。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 22 _~' ' --— (請先閱讀背面之注意事項再填寫本頁) 0 r*ln· i h lmln§ —^^、.：rl·^—n am ^^^1 n nn- \'J1^1 In —^ϋ -- ,~一 、t 經濟部中央標率局員工消費合作社印製 A7 B7 五、發明説明（20 ) 第1 1圖！模式梅表—示盖,_發_明的集2...實施形態之試驗 用電源-墊他濟L方法的平面圖。 第1公（a )圖係.表示.包括於半導體晶_片之霉.路構成 的一例。 第1 亂係表呆俟第1 2 —( a )〜圖的接 坤跳亂現—象產....生.之.電_壓振動—之例.〜的....波...形…圖。 第1 2 ( C )圖係表示以截uti—定平的輸出管 ·· 、.· —...................—· 腳、'依接-地跳一—st暴·象之屬一響』篇ja_a+壓變動。 第丄』.—L.4—)-圖係表示—以-输出=定-之及電策的輸出管 腳，依_良墟跳動現象之影麗暴觀察的電壓變、動」I。 3—_L 3,」a )圖係表示以一支.探針連接、紘電麗 線，这電篇_構....成.的...一_..例。 第1 3 ( b )關係.表π依第1 —3'.….(a )圖之電路的接 地跳動現象之電墨擺勸..路.模-擬-被~形疆。 '第 1 4 (.....a—)圖.....係..表..示.....以-.4._支~操'、針連接-於、電源及療.拇 線之電路構成的一、例子。 '第1 4 ' ( b—厶一圖-係表示善第1 4 ( a )阖之電路的接 地排動選龙；霉壓振動的模擬波形圖。 〔記號之說明〕 1 0 0 :半導體晶片，1 Ο 1 :半導體基板，丄〇 2 :信號墊，10 3 :電源墊，104，1〇5 :電源塾， 106 :連接配線，107 :墊領域，1〇8 :內部電@ 領域，1 1 2，1 1 3，1 1 4 :探針，1 2 1 :組件， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ μ - '~~' --— ''Ί裝-- (请先閱讀背面之注意事項再填寫本頁) —— '玎-----_線l· ( 缝'五、發明說明（21) 1 2 2 :組件墊 1 3 3 :信號墊 A7 B7 123:結合線，132:墊驅動器， 134，135:電源墊*136:電 ， 線 5 塾配 4 源 ：
1X
rH 電 ， 4* , 容 4 片 電 1 晶 載，體 負 3導 出 4 半 輸1的 : ， 件 8 感組 3 電裝 1 線實 ，..配： 線：ο 地..ο 5 接 4 1 :. rH > 7 ， 針 3 阻探 9 3 1 ο ο 2
域 領 線， 片墊 劃源 : 電 2 : 2 4 2 3 , 2 域’ 領墊 片源 in曰 ilwnfl E曰 ΐρτ : 之 1 用 2 驗 2 試 , 針墊 圓探號 晶：信 體 3 : 導 2 5 Φ 2 2 : » CNJ (請先閱讀背面之注意事項再填寫本頁) _______裝 T n n· n } n n n I - -\=口 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24 -

Claims (1)

  1. 妙年今月7日雙正 修正本有無變更實質內容是否准予修^|〇 A8 B8 C8 D8 六、申請專利範圍 * 第84113363號專利申請案 中文申請專利範圍修正本 民國8 8年9月修正 1 . 一種半導體晶片，係具有發揮所定功能之內部電 路饰半導體晶片，其特徵爲：具備使甩-於將信號輸入輸出 :於該內部電路所用的信號蟄，及使用探_ 恨試L驗-腺之雙方使蹬羞力供應JEUjP電路所用的 ----------------- 第1電-墊，及在使甩i麗，1L之jut試驗時策11.將電力 供麻在葳部電路甩—的第2 .重源墊； .上述第2電潭1係复或堆連接於上述、第_ 1電源墊 ，而在使用上述探針之-SH乍試驗時，電源JL聯地連接於上 ·- . ·. 述內部電路者。 2 ·如申請專利範'圍第1 —項所-述之半導邋晶总，其中 ，具有：設.有―上1|%趨_麗路昀肉I電路.領據與設、舊！ •號墊及上述第1電源墊的墊顧龙」.上.述第.2直麗墊之至少 ·. ...... ........ — ................................... _ 一置源墊係設於該基領...域者。 ........................... < 3 .如申請專利範圍..第1_項-所述之半導-體晶片，其中 ，具有；穀有上述內部重路—^ &-亂蕙與最有上述信 .號肩及"士售—M i鬣墊—的墊-領域，上述第2〜電.遞^ 一舅―源ϋ麗於上罐_._0部累路領域、 4 .如申請專利範圍第1項至第3項中之~苍教一項所 ........ 述之竽導體晶片，其_*一，一被:組-裝形成實裝者。 5 .—種印刷基板，其特徵爲：申請H範_里售_丄、項 :域: ......... r -至第名.：!中之任何一項所述之半導體晶黑爲實裝作屬裸晶 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閎讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 妙年今月7日雙正 修正本有無變更實質內容是否准予修^|〇 A8 B8 C8 D8 六、申請專利範圍 * 第84113363號專利申請案 中文申請專利範圍修正本 民國8 8年9月修正 1 . 一種半導體晶片，係具有發揮所定功能之內部電 路饰半導體晶片，其特徵爲：具備使甩-於將信號輸入輸出 :於該內部電路所用的信號蟄，及使用探_ 恨試L驗-腺之雙方使蹬羞力供應JEUjP電路所用的 ----------------- 第1電-墊，及在使甩i麗，1L之jut試驗時策11.將電力 供麻在葳部電路甩—的第2 .重源墊； .上述第2電潭1係复或堆連接於上述、第_ 1電源墊 ，而在使用上述探針之-SH乍試驗時，電源JL聯地連接於上 ·- . ·. 述內部電路者。 2 ·如申請專利範'圍第1 —項所-述之半導邋晶总，其中 ，具有：設.有―上1|%趨_麗路昀肉I電路.領據與設、舊！ •號墊及上述第1電源墊的墊顧龙」.上.述第.2直麗墊之至少 ·. ...... ........ — ................................... _ 一置源墊係設於該基領...域者。 ........................... < 3 .如申請專利範圍..第1_項-所述之半導-體晶片，其中 ，具有；穀有上述內部重路—^ &-亂蕙與最有上述信 .號肩及"士售—M i鬣墊—的墊-領域，上述第2〜電.遞^ 一舅―源ϋ麗於上罐_._0部累路領域、 4 .如申請專利範圍第1項至第3項中之~苍教一項所 ........ 述之竽導體晶片，其_*一，一被:組-裝形成實裝者。 5 .—種印刷基板，其特徵爲：申請H範_里售_丄、項 :域: ......... r -至第名.：!中之任何一項所述之半導體晶黑爲實裝作屬裸晶 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閎讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作枉印製 A8 B8 C8 D8 申請專利範圍 片 6_—種多晶片模組，其特徵爲：申請幕蒋範團第1 . . 項至箄立項中之任何二項夏述之生麗曼段_屋皇蓋—複數個 所形成》 7 ·—種今導^[晶售’係具備—形分 所定功能的內⑽-路之.半〜導I .晶片的鬣敷^ i 分該複數晶片領-域政劃itM領域的半導簋晶_，其特徵爲 — ............................... . ........... :分別設政靈農魏親域的詨_半導體晶片係具備使用於 ........... 將信號輸入輸出於該內都—電路所..用〜的信號盤，及在气裝時 及使用探針之動作試„驗尊之篑务--秦用—於將麗_力供應在該 '-----------... 內部電路所用的第1_皇屋„.墊邊-濃=1圓係又具備在使: 用該探針之動作殷驗時.使.用〜於:將:電力供應在該內部電路所 用之至少一個的第2電源墊；該第2電源蟄係形晚_於該劃 —_____________ 片線領域者。 .8 :如申請專利範圍第7項所述之半導體晶圓，其中 ^ · .............—〆 〜 ，在上述劃片篠領域」…上-述-策〜2—鼇JC塾—一 ·崖配烈 9 . in申請專利範圍第7項所述之！導籃晶圖，其中 ，在上述劃片線領域，上述1-2-電JI;落複-數-配列者。 1 0 .如申請專利範圍第7項所述^ ^麗晶圓，其 中:r资土 .|劃持線—領域，上述農_ 2 W孤擎鋸齒狀地配列者 〇 1 1 .轧申農裏盤氮團第7項所述之最蔓釐勗圓，其 中，上述第2電輝塵也~設-在"上甚镇域中者° 1 2 _如申請亨利範麗第7項所述之生賽職I圓，其 —-·.·.------ -... 象紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    Α8 Β8 C8 D8 六、申請專利範圍 中，上述第2電源蟄儼1氣n地ϋ上1簠丄霞巡琴’ 一 -—一—. 而,έΐ低I士動-作-試驗「時—，電源並聯地連接於上述 內部電路者。. 1 3 . —種試驗方法，係—梭翁库導體-晶真之動作狀態 的試驗方法，其特徵-爲^半導貴^卡微'具備：發揮所定 功能的內部氤路一二及—使_藤粉將鲁號-輸-入一輸^氣該萍電路 「所―用的信號-墊—,――及_在—實裝時及屢-落猓針之動-养試-驗時之雙 方丄使I於n力.-供泰在該內部電路所用的第1-電源墊； ，該方法丨系包_.括-在.半〜導體晶.圓、上形成'讀半導〜體晶-库之圖:形時 ，於區分形成有該半導.體晶片之複數晶片聲域的劃救缝領 域，成在_备甩-探价^#4乍試驗時使甩於:暴重力—敗嚴聆該 內部電路班—用_之-至—少――個第！電-麗墊的.過程」〜及ϋ尊半 導體晶片是否發羅所_定功能的過裎’及:沿著該里片轔領域 從半導體晶圓分離各個該半導體晶片，同時除老歷成在該 劃片屬4頁域芒酱第2電源墊的過程等。 尽紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021939A (ja) * 1998-06-29 2000-01-21 Mitsubishi Electric Corp 突起電極付半導体チップおよびその検査方法
JP2000100814A (ja) 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP4234244B2 (ja) * 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
TW546804B (en) * 2001-11-16 2003-08-11 Advanced Semiconductor Eng Electric testing method for bumps
US20030094964A1 (en) * 2001-11-19 2003-05-22 Andy Chen Dut testing board
US7124341B2 (en) * 2002-01-18 2006-10-17 Texas Instruments Incorporated Integrated circuit having electrically isolatable test circuitry
US6714034B2 (en) * 2002-04-11 2004-03-30 Andy Chen Integrated circuit testing apparatus having stable ground reference
KR100466984B1 (ko) * 2002-05-15 2005-01-24 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
US7026646B2 (en) 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
JP2005091065A (ja) * 2003-09-16 2005-04-07 Oki Electric Ind Co Ltd 半導体装置への動作電圧供給装置及び動作電圧供給方法
US7056819B2 (en) * 2003-09-29 2006-06-06 Agere Systems Inc. Methods and apparatus for determining pad height for a wire-bonding operation in an integrated circuit
US7221173B2 (en) * 2004-09-29 2007-05-22 Agere Systems, Inc. Method and structures for testing a semiconductor wafer prior to performing a flip chip bumping process
DE102004059506B3 (de) * 2004-12-10 2006-08-17 X-Fab Semiconductor Foundries Ag Anordnung zum Test von eingebetteten Schaltungen mit Hilfe einer separaten Versorgungsspannung
TW200623285A (en) * 2004-12-21 2006-07-01 Siliconmotion Inc Package and method for reducing number of pins of chip
JP2008177491A (ja) * 2007-01-22 2008-07-31 Renesas Technology Corp 半導体装置
EP2324499B1 (en) * 2008-08-07 2012-01-18 STMicroelectronics Srl Circuit for the parallel supplying of power during testing of a plurality of electronic devices integrated on a semiconductor wafer
JP5486866B2 (ja) * 2009-07-29 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
JP2011249366A (ja) 2010-05-21 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
EP2715661B1 (en) * 2011-05-26 2017-10-11 Thomson Licensing Scale-independent maps
FR2976403B1 (fr) * 2011-06-09 2013-11-22 St Microelectronics Rousset Procede de fabrication d'un circuit integre depourvu de plage de contact de masse
MY193922A (en) * 2013-12-30 2022-11-01 Celerint Llc Method for testing semiconductor wafers using temporary sacrificial bond pads
US10580330B2 (en) 2014-07-22 2020-03-03 Corning Incorporated Device for displaying a backlit image

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3781683A (en) * 1971-03-30 1973-12-25 Ibm Test circuit configuration for integrated semiconductor circuits and a test system containing said configuration
JPS5481077A (en) * 1977-12-12 1979-06-28 Fujitsu Ltd Semiconductor wafer
US4220917A (en) * 1978-07-31 1980-09-02 International Business Machines Corporation Test circuitry for module interconnection network
US4586242A (en) * 1982-05-24 1986-05-06 At&T Bell Laboratories Operations on a semiconductor integrated circuit having two kinds of buffers
JPS5961056A (ja) * 1982-09-30 1984-04-07 Fujitsu Ltd 半導体チツプ
JPH0658929B2 (ja) * 1983-10-13 1994-08-03 セイコーエプソン株式会社 プロセスモニタパターン
JPS62145764A (ja) * 1985-12-19 1987-06-29 Mitsubishi Electric Corp 半導体集積回路
JPS62163336A (ja) * 1986-01-14 1987-07-20 Sharp Corp 半導体装置
JPS63310155A (ja) * 1987-06-12 1988-12-19 Seiko Instr & Electronics Ltd 半導体集積回路装置
JPH01286414A (ja) * 1988-05-13 1989-11-17 Nec Corp 半導体装置
JPH02211648A (ja) * 1989-02-11 1990-08-22 Nec Ic Microcomput Syst Ltd 半導体装置
JPH02309656A (ja) * 1989-05-24 1990-12-25 Nec Corp マスタースライス型半導体集積回路
JPH0314508A (ja) * 1989-06-12 1991-01-23 Sansho Seiyaku Co Ltd メラニン生成抑制外用剤
US5285082A (en) * 1989-11-08 1994-02-08 U.S. Philips Corporation Integrated test circuits having pads provided along scribe lines
US5239191A (en) * 1990-01-19 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor wafer
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
US5153507A (en) * 1990-11-16 1992-10-06 Vlsi Technology, Inc. Multi-purpose bond pad test die
JPH04186647A (ja) * 1990-11-16 1992-07-03 Mitsubishi Electric Corp 半導体装置
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
JPH0621174A (ja) * 1992-07-03 1994-01-28 Sharp Corp マイクロ波集積回路ウエハ
JPH0661298A (ja) * 1992-08-11 1994-03-04 Hitachi Ltd 半導体集積回路装置
FR2701153B1 (fr) * 1993-02-02 1995-04-07 Matra Marconi Space France Composant et module de mémoire à semi-conducteur.
US5399505A (en) * 1993-07-23 1995-03-21 Motorola, Inc. Method and apparatus for performing wafer level testing of integrated circuit dice

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Publication number Publication date
KR960026524A (ko) 1996-07-22
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