CN101937891B - 一种具有双层引脚的芯片 - Google Patents

一种具有双层引脚的芯片 Download PDF

Info

Publication number
CN101937891B
CN101937891B CN2010101747930A CN201010174793A CN101937891B CN 101937891 B CN101937891 B CN 101937891B CN 2010101747930 A CN2010101747930 A CN 2010101747930A CN 201010174793 A CN201010174793 A CN 201010174793A CN 101937891 B CN101937891 B CN 101937891B
Authority
CN
China
Prior art keywords
pin
chip
socket
pins
pin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2010101747930A
Other languages
English (en)
Other versions
CN101937891A (zh
Inventor
谢国华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN2010101747930A priority Critical patent/CN101937891B/zh
Publication of CN101937891A publication Critical patent/CN101937891A/zh
Priority to PCT/CN2011/074017 priority patent/WO2011140994A1/zh
Application granted granted Critical
Publication of CN101937891B publication Critical patent/CN101937891B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

本发明公开了一种具有双层引脚的芯片，使得上引脚层的某些或全部与下引脚层的某些或全部引脚一一相通。本发明对于电路板调试的初级阶段此较有帮助，通过复制下引脚层的某些或全部引脚到芯片的上引脚层，使得焊上去难以拆下来的芯片不需要拆下来就可以达到不同的目的，此方说测试多个引脚的信号，或者用烧片器直接烧写，或者用于飞线等等。本发明使得电路板调试阶段更加方便。

Description

一种具有双层引脚的芯片
技术领域
本发明涉及一种具有新的封装形式的芯片，尤其是一种具有双层引脚的芯片。
背景技术
对于传统的芯片来说，只有一层引脚，无论芯片的封装类型是DIP双列直插式封装，TSOP封装，PLCC封装，LCC封装，QFP封装，BGA封装等等。这些芯片一旦焊上电路板之后将很难卸下来，比方说一个54个引脚的TSOP封装的NOR FLASH一旦焊上电路板后不用专门的工具将很难拆下来，因此它一旦焊上电路板也就不能用专门的烧片器进行快速的烧写了，一块新的电路板出来后，初期阶段也许需要反复的烧写这块NOR FLASH，只能用其他比较复杂的方法烧写这块NOR FLASH了；还有比方说TSOP封装的SDRAM焊到电路板上以后，在调试电路板的初期阶段或者需要用逻辑分析仪测试重要引脚的输出或输入信号的时序，以分析可能的问题，通常的做法是要在电路板上打一些测试孔，装上价格比较昂贵的逻辑分析仪测试用的插座，使得逻辑分析仪捕捉不同引脚的信号，测试插座通常比较昂贵；还有在电路板硬件调试的初级阶段，出现问题经常要飞线，飞线通常要焊接到芯片的某个管脚，传统上焊接飞线比较困难。
发明内容
本发明的目的在于提供一种具有双层引脚的芯片，上层引脚的某些或全部与下层某些或全部引脚一一相通，使得电路板调试阶段更加方便。
本发明的技术方案是：
一种具有双层引脚的芯片，包括裸芯(1)，填充体(2)，引脚(3)，由引脚(3)阵列形成下引脚层，其特征在于：在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层；上引脚层中的一个引脚与下引脚层的一个引脚是短接的；填充体(2)的上表面有插座固定焊盘(5)；上引脚层采用自带插座(6)式或非自带插座式。
作为一种优选方案，上引脚层采用自带插座式时，所述插座(6)为贴片式，插座(6)通过其固定引脚(61)焊接在插座固定焊盘(5)上。
作为一种优选方案，上引脚层的引脚数目等于或者不等于下引脚层的引脚数目。
本发明的有益效果在于：
本发明结构新颖，对于电路板调试的初级阶段比较有帮助，对于焊上去难以拆下来的芯片复制额外的引脚，使得该芯片不需要拆下来就可以达到不同的目的，比方说测试多个引脚的信号，或者用烧片器直接烧写，或者用于飞线等等。一旦电路板调试完只需使用正常的封装类型即可。
附图说明
图1是一个传统上采用TSOP封装芯片的示意图，其中芯片的引脚为两排。
图2是一个传统上采用TSOP封装芯片的示意图，其中芯片的引脚从四周引出。
图3是一个传统上采用DIP封装芯片的示意图，其中芯片的引脚为双列直插。
图4是一个传统上采用BGA封装芯片的示意图。
图5是一个传统上采用TSOP封装芯片的内部结构示意图。
图6是本发明实施例1的主视图，为非自带插座式。
图7是本发明实施例1的侧视图。
图8是本发明实施例1的俯视图。
图9是本发明实施例1的内部结构示意图，其中填充体被画成透视状。
图10是本发明实施例1的内部结构示意图，从另一方向观察，其中填充体被画成透视状。
图11是本发明实施例2的主视图，为自带插座式，插座为母座。
图12是本发明实施例2的前视图。
图13是本发明实施例2的立体分解图。
图14是本发明实施例2的立体分解图，从另一方向观看时。
图15是本发明实施例3的主视图，为自带插座式，插座为公座。
图16是本发明实施例3的前视图。
图17是本发明实施例3的立体分解图。
图18是本发明实施例3的立体分级图，从另一方向观看时。
图19是本发明实施例4的主视图，为非自带插座式。
图20是本发明实施例5的主视图，为自带插座式，插座为母座。
图21是本发明实施例6的主视图，为非自带插座式。
图22是本发明实施例7的主视图，为非自带插座式。
图23是本发明实施例8的主视图，为非自带插座式。
图24是本发明实施例8的前视图。
图25是本发明实施例8的俯视图。
图中1.裸芯，2.填充体，3.引脚，4.上层引脚，5.插座固定焊盘，6.插座，7.金线，61.固定引脚，61.插座引脚
具体实施方式
下面结合附图和实施例对本发明做进一步的说明。
对于传统的芯片来说，芯片的封装类型无论是如图1或图2所示的TSOP封装，图3所示的DIP封装，还是如图4所示的BGA封装，都只有一层引脚，在本发明中称之为下引脚层。在此只列出四种传统的封装类型，还有许多其他类型的芯片封装类型，它们也都只有一层引脚，本发明不再一一列出。
传统芯片包括裸芯(1)，填充体(2)，引脚(3)，由引脚(3)阵列形成下引脚层。如图5所示的TSOP封装芯片所示。
本发明是一种具有双层引脚的芯片，是在传统芯片的基础上，在传统芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层；上引脚层中的一个引脚与下引脚层的一个引脚是短接的。
实施例1：
实施例1是在一个传统上采用TSOP封装、引脚为两排的芯片的基础上加上上引脚层，为非自带插座式，可以外接第三方生产的插座。
如图6、图7、图8所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，如图9和图10所示，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号；上引脚层的引脚数目等于或者不等于下引脚层的引脚数目，在芯片的下引脚层的引脚(3)的数目比较多的时候，比方说上百个引脚的时候，由于填充体(2)的上表面的面积有限，使得上引脚层的上层引脚(4)数目等于下引脚层的引脚(3)数目不太可能，可以让芯片生产者选择其中比较重要的引脚出现在上引脚层。实施例1为非自带插座式，可以外接第三方生产的插座，第三方生产的插座为贴片式，可以通过上引脚层固定在填充体(2)的上表面。为了使得第三方生产的插座能更牢固的固定在填充体(2)的上表面，芯片的上表面有固定焊盘(5)，如图6所示。第三方生产的插座可以通过额外的焊接点焊接在固定焊盘(5)上。
实施例2：
实施例2是在一个传统上采用TSOP封装、引脚为两排的芯片的基础上加上上引脚层，为自带插座式，插座的类型为母座。
如图11、图12所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号。实施例2是在实施例1的基础上，贴有自带的插座(6)，其中插座(6)的类型为母座，插座(6)的某一个插孔与上引脚层中的某一个上层引脚(4)是短接的。为了使得插座(6)能更牢固的固定在填充体(2)的上表面，芯片的上表面有固定焊盘(5)，插座(6)通过其固定引脚(61)焊接在插座固定焊盘(5)上，如图11、图12所示。图13和图14是实施例2的立体分解图，可以看出插座(6)与上引脚层的配合关系。
实施例3：
实施例3是在一个传统上采用TSOP封装、引脚为两排的芯片的基础上加上上引脚层，为自带插座式，插座的类型为公座。
如图15、图16所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号。实施例3是在实施例1的基础上，贴有自带的插座(6)，其中插座(6)的类型为公座，插座(6)的某一个插针与上引脚层中的某一个上层引脚(4)是短接的。为了使得插座(6)能更牢固的固定在填充体(2)的上表面，芯片的上表面有固定焊盘(5)，插座(6)通过其固定引脚(61)焊接在插座固定焊盘(5)上，如图15、图16所示。图17和图18是实施例3的立体分解图。
实施例4：
实施例4是在一个传统上采用TSOP封装、引脚从四周引出的芯片的基础上加上上引脚层，为非自带插座式，可以外接第三方生产的插座。
如图19所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号。与实施例1不同的是，实施例4芯片的填充体(2)的上表面的四个方向都有上层引脚(4)。实施例4为非自带插座式，可以外接第三方生产的插座，第三方生产的插座为贴片式，可以通过上引脚层从四个方向固定在填充体(2)的上表面。
实施例5：
实施例5是在一个传统上采用TSOP封装、引脚从四周引出的芯片的基础上加上上引脚层，为自带插座式，插座的类型为母座。
如图20所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号。实施例5是在实施例4的基础上，贴有自带的插座(6)，其中插座(6)的类型为母座，插座(6)的某一个插孔与上引脚层中的某一个上层引脚(4)是短接的。
实施例6：
实施例6是在一个传统上采用PLCC封装、引脚从四周引出的芯片的基础上加上上引脚层，为非自带插座式，可以外接第三方生产的插座。
如图21所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号。实施例6为非自带插座式，可以外接第三方生产的插座，第三方生产的插座为贴片式，可以通过上引脚层从四个方向固定在填充体(2)的上表面。
实施例7
实施例7是在一个传统上采用DIP封装、引脚为两排的芯片的基础上加上上引脚层，为非自带插座式，可以外接第三方生产的插座。
如图22所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号；实施例7为非自带插座式，可以外接第三方生产的插座，第三方生产的插座为贴片式，可以通过上引脚层固定在填充体(2)的上表面。为了使得第三方生产的插座能更牢固的固定在填充体(2)的上表面，芯片的上表面有固定焊盘(5)。第三方生产的插座可以通过额外的焊接点焊接在固定焊盘(5)上。
实施例8：
实施例8是在一个传统上采用BGA封装的芯片的基础上加上上引脚层，为非自带插座式，可以外接第三方生产的插座。
如图23、图24、图25所示，在芯片的填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层，上层引脚(4)嵌入并固定在填充体(2)中；上引脚层中的一个引脚与下引脚层的一个引脚是短接的，这样上引脚层中的一个上层引脚(4)与下引脚层的一个引脚(3)具有相同输入或输出信号。实施例8为非自带插座式，可以外接第三方生产的插座，第三方生产的插座为贴片式，可以通过上引脚层从四个方向固定在填充体(2)的上表面。
实施例6到实施例8上引脚层为非自带插座式。同样可以在实施例6到实施例8的基础上采用自带插座式，插座的类型为公座或母座。本发明不再一一画出。
本发明在几种比较典型传统封装类型的芯片的基础上加上了上引脚层。还有多种其他传统封装类型的芯片，它们也都只有一层引脚，本发明不再一一列出，都可以为它们加上上引脚层，但都适用本发明的方法。在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护的范围由所付的权利要求书及其等效物界定。

Claims (4)

1.一种具有双层引脚的芯片，包括裸芯(1)，填充体(2)，引脚(3)，由引脚(3)阵列形成下引脚层，其特征在于：在填充体(2)的上表面引出多个上层引脚(4)，由上层引脚(4)阵列形成上引脚层；上引脚层中的一个引脚与下引脚层的某一个引脚是短接的；填充体(2)的上表面有插座固定焊盘(5)；上引脚层采用自带插座(6)式或非自带插座式。
2.根据权利要求1所述的一种具有双层引脚的芯片，其特征在于，上引脚层采用自带插座(6)式时，所述插座(6)为贴片式，插座(6)通过其固定引脚(61)焊接在插座固定焊盘(5)上。
3.根据权利要求1所述的一种具有双层引脚的芯片，其特征在于，上引脚层的引脚数目等于下引脚层的引脚数目。
4.根据权利要求1所述的一种具有双层引脚的芯片，其特征在于，上引脚层的引脚数目不等于下引脚层的引脚数目。
CN2010101747930A 2010-05-12 2010-05-12 一种具有双层引脚的芯片 Active CN101937891B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2010101747930A CN101937891B (zh) 2010-05-12 2010-05-12 一种具有双层引脚的芯片
PCT/CN2011/074017 WO2011140994A1 (zh) 2010-05-12 2011-05-12 一种具有双层引脚的芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010101747930A CN101937891B (zh) 2010-05-12 2010-05-12 一种具有双层引脚的芯片

Publications (2)

Publication Number Publication Date
CN101937891A CN101937891A (zh) 2011-01-05
CN101937891B true CN101937891B (zh) 2012-05-23

Family

ID=43391124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101747930A Active CN101937891B (zh) 2010-05-12 2010-05-12 一种具有双层引脚的芯片

Country Status (2)

Country Link
CN (1) CN101937891B (zh)
WO (1) WO2011140994A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937891B (zh) * 2010-05-12 2012-05-23 谢国华 一种具有双层引脚的芯片
CN103336598B (zh) * 2013-06-07 2016-06-08 业成光电（深圳）有限公司 触控显示装置
CN104600045B (zh) * 2015-01-30 2017-06-06 无锡中感微电子股份有限公司 电路系统、芯片封装及其封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1949496A (zh) * 2005-10-10 2007-04-18 南茂科技股份有限公司 用于封装的柔性基板
CN101286506A (zh) * 2008-05-29 2008-10-15 日月光半导体制造股份有限公司 具有单一芯片承载座的多芯片封装构造
CN101395708A (zh) * 2006-04-20 2009-03-25 住友电木株式会社 半导体装置
CN201725790U (zh) * 2010-05-12 2011-01-26 谢国华 一种具有双层引脚的芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110982A (ja) * 1984-11-05 1986-05-29 日本電気株式会社 半導体集積回路装置用ソケツト
JPS63306633A (ja) * 1987-06-08 1988-12-14 Toshiba Corp フイルムキヤリア
JPH06333655A (ja) * 1993-05-26 1994-12-02 Matsushita Electric Works Ltd Ｉｃ用ソケット
CN100423250C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 双层引线封装结构及其制造方法
CN101937891B (zh) * 2010-05-12 2012-05-23 谢国华 一种具有双层引脚的芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1949496A (zh) * 2005-10-10 2007-04-18 南茂科技股份有限公司 用于封装的柔性基板
CN101395708A (zh) * 2006-04-20 2009-03-25 住友电木株式会社 半导体装置
CN101286506A (zh) * 2008-05-29 2008-10-15 日月光半导体制造股份有限公司 具有单一芯片承载座的多芯片封装构造
CN201725790U (zh) * 2010-05-12 2011-01-26 谢国华 一种具有双层引脚的芯片

Also Published As

Publication number Publication date
CN101937891A (zh) 2011-01-05
WO2011140994A1 (zh) 2011-11-17

Similar Documents

Publication Publication Date Title
TW396480B (en) Semiconductor chip and semiconductor wafer with power pads used for probing test
CN106199385A (zh) 一种用于芯片的测试插座及其测试电路
CN102103185A (zh) 用于测量芯片间信号的方法和装置
US7906982B1 (en) Interface apparatus and methods of testing integrated circuits using the same
WO2007032904A2 (en) Shared bond pad for testing a memory within a packaged semiconductor device
US8024630B2 (en) Debugging module for electronic device and method thereof
CN101937891B (zh) 一种具有双层引脚的芯片
CN103487744A (zh) 一种动态emmi系统及其实现方法和应用方法
CN201043991Y (zh) 集成电路芯片测试平台的外管脚测试结构
CN103630824A (zh) 芯片同测系统
CN201725790U (zh) 一种具有双层引脚的芯片
JP2004117340A (ja) 一つのハンドラに二つ以上のテストボードを有するテスト装備及びそのテスト方法
TWI485413B (zh) 老化測試設備
CN103293457A (zh) 用于老化测试设备的测试板
US20120246371A1 (en) Test apparatus for pci card
CN102539852A (zh) 一种用于晶圆级封装芯片自动检测的测试头及其实现方法
KR100984682B1 (ko) 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법
CN202929164U (zh) 测试装置及其探针构造
US20130027072A1 (en) Probing apparatus for semiconductor devices
CN205582892U (zh) 老化测试板
US20120242362A1 (en) Test apparatus
CN209640378U (zh) 测试治具的转接座结构
CN102621466A (zh) 一种老化测试板及制作该板的方法
TWI770523B (zh) Ic測試電路板組合及ic測試系統
US8199519B2 (en) Chip adapter

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant