JP2004172604A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】高密度の実装を必要とする半導体集積回路装置には、半導体チップ端子部にバンプなどを形成させて基板などに直接実装する方法がとられている。この場合、実装時の装着圧力などによる半導体チップの損傷を防ぐために、その角部にはダミーの無接続バンプが設けられている。これら、ダミーバンプを設けても半導体チップのサイズができるだけ大きくならないようにすることが必要である。
【解決手段】ダミーバンプのチップへの投影面積を通常の電気的機能を有するバンプのチップへの投影面積よりも大きくする。
【選択図】 図3
【解決手段】ダミーバンプのチップへの投影面積を通常の電気的機能を有するバンプのチップへの投影面積よりも大きくする。
【選択図】 図3
Description
本発明は、実装信頼性の高い半導体集積回路装置に関し、特に、半導体基板表面の端子部に電気的接続を行うためのバンプと電気的に無接続なダミーバンプとを有し、フェイスダウンボンデイングを行う半導体集積回路装置に関するものである。
近年、電子機器の高性能化が進み、それら機器に搭載されている半導体集積回路装置には高い性能と複雑な機能が要求されているとともに、特に、携帯型情報端末や携帯電話などの小型機器に搭載される半導体集積回路装置には高密度の実装が可能となる手段が求められている。
このため、従来からこのような小型機器に搭載される半導体集積回路装置には、ほとんどプラスチック封止をしないチップ形状のものが採用され、基板への実装にはバンプなどの突起物を半導体チップの端子上に設けてフリップ接続やフェイスダウンボンデイングと言われる方法がとられていた。つまりこれら半導体集積回路装置を実装する時には、当該半導体チップを接続対象となる基板などに対向させて、異方性導電粒子(ACF)や導電性材料を介して直接半導体チップを押し付けたり、バンプを溶融結合したりする方法などがとられる。
この場合のチップは薄型化の要請から、チップ裏面をグラインドする結果、チップが反ってしまったり厚みがバラ付いたりして、該チップ表面に形成されたバンプの水平位置がズレたりする(図7(a)参照)。また、バンプ高さのバラツキや、チップと実装基板を接続させる実装装置の精度から、チップの四隅の角部の一部が、フェイスダウン時に他の四隅の角部より先に基板に接触することがある(図7(b)参照)。
その結果、特にチップの四隅付近に位置するバンプには他の中央部のバンプよりも実装時に大きな荷重ストレスがかかり、バンプ接続の信頼性が低下したり接続不良になってしまうことがあった。従来、バンプ接続の信頼性を向上させる方法として、バンプを溶融させて接続する時のチップの沈み込みのばらつき防止や、半導体チップの接合強度を向上させるために電気的には無接続のダミーバンプを用いることはあったが、このような荷重ストレスの不均衡を防止するものはなかった。
また、かかる引例が開示するバンプは、チップエッジに当接して配置されているために、ダイシングの際には余計なパーティクルを発生させる恐れがあった。一方、特開平7−263488号にはチップエッジから離れた位置に設けられたダミーバンプが示されているが、このダミーバンプは位置合わせ用のバンプでありフェイスダウン方式の実装を行うものではないので、上述したバンプ高さのバラツキや実装時の荷重ストレスに関する問題点を解決する発明思想は、一切反映されていない。
その結果、特にチップの四隅付近に位置するバンプには他の中央部のバンプよりも実装時に大きな荷重ストレスがかかり、バンプ接続の信頼性が低下したり接続不良になってしまうことがあった。従来、バンプ接続の信頼性を向上させる方法として、バンプを溶融させて接続する時のチップの沈み込みのばらつき防止や、半導体チップの接合強度を向上させるために電気的には無接続のダミーバンプを用いることはあったが、このような荷重ストレスの不均衡を防止するものはなかった。
また、かかる引例が開示するバンプは、チップエッジに当接して配置されているために、ダイシングの際には余計なパーティクルを発生させる恐れがあった。一方、特開平7−263488号にはチップエッジから離れた位置に設けられたダミーバンプが示されているが、このダミーバンプは位置合わせ用のバンプでありフェイスダウン方式の実装を行うものではないので、上述したバンプ高さのバラツキや実装時の荷重ストレスに関する問題点を解決する発明思想は、一切反映されていない。
ところが近年、LSIの高機能化、特にLCDドライバーにおけるカラー化、あるいは大画面化に伴う端子数の増加と半導体プロセスの微細化によって、これらバンプの搭載間隔を今まで以上に狭くしていかなければチップ面積の小型化を達成できなくなり、それに伴って個々のバンプ面積も小さくなってきている。
特開平8−46313号公報
実開平4−94732号公報
特開平7−263488号公報
この従来の半導体集積回路装置では、異方性導電粒子(ACF)の粒径(3〜5μm)からバンプとバンプの間隔を狭くするには限界があり、少なくとも10から15μm程度のバンプとバンプ間の距離が必要である。
これに対し、異方性導電粒子(ACF)により半導体チップと基板とを電気的に確実に接続させるために各バンプの面積は同程度であることが要求され、それぞれのバンプの形状は図8に示す通り細くならざるを得ない。そのため、実装時の荷重ストレスによる影響を軽減するためには、1チップの各角部毎に必要なダミーバンプの数も増やさざるを得ない状況になってきた。
これに対し、異方性導電粒子(ACF)により半導体チップと基板とを電気的に確実に接続させるために各バンプの面積は同程度であることが要求され、それぞれのバンプの形状は図8に示す通り細くならざるを得ない。そのため、実装時の荷重ストレスによる影響を軽減するためには、1チップの各角部毎に必要なダミーバンプの数も増やさざるを得ない状況になってきた。
図1は、実装基板にフェイスダウン実装する半導体チップ1の全体を示す図であり、 図2は、図1中の破線で囲まれたチップ角部5の部分を半導体チップ1の4個の角部を代表して拡大したものであり、従来のバンプ配置の形態を示す図である。
そして、図1の半導体チップ1は、内部回路(図示なし)の周囲を囲むように半導体チップ1の周囲に沿って配置された複数のバンプ6を有している。そして、バンプ6は、図2で示すように、その内部回路に接続される回路接続用のバンプ3と、それよりも半導体チップ1の角部に近い部分に接続用バンプ3と同じ大きさで形成されたダミーバンプ2とから構成されている。ダミーバンプ2は各辺に2個づつ設けられており、合計で一つの角部あたりで回路接続用のバンプ4個分の耐荷重効果が得られる。破線で示す部分の内側の部分が、必要とされる耐荷重効果を得る為に必要なエリア(以下「耐荷重効果エリア」と称す)である。なお、図1では内部回路の周囲を囲んで半導体集積回路装置のチップ1の四辺全てに沿ってバンプが配置されているが、特定の1つもしくは2つの辺にはバンプ6が配置されず、残る辺のみに回路や配線を配置する場合もある。
耐荷重効果エリアでは、ダミーバンプの数が増えるほど、バンプとバンプ間スペースのいわゆる無効面積(図8の斜線部分)の割合がバンプ面積との比較において大きくなってしまう。従って、ダミーバンプの数が増えただけではダミーバンプのあるエリアの面積が総バンプ面積に対して相対的に増加する結果となり、チップサイズを小さくする事に制限がでてきてしまうという問題があった。更に、近年のLSIの高機能化に伴う端子数の増加と半導体プロセスの微細化は、この構成をもってしても十分とはせず、チップ上でダミーバンプが占める面積(耐荷重効果エリア)は、同等の耐荷重効果を維持しながらより一層の小面積化を要求されるに至った。
本発明は、半導体チップ上の耐荷重効果エリアを有効に使用する事ができるフェイスダウン方式の半導体集積回路装置を提供するものである。
そして、図1の半導体チップ1は、内部回路(図示なし)の周囲を囲むように半導体チップ1の周囲に沿って配置された複数のバンプ6を有している。そして、バンプ6は、図2で示すように、その内部回路に接続される回路接続用のバンプ3と、それよりも半導体チップ1の角部に近い部分に接続用バンプ3と同じ大きさで形成されたダミーバンプ2とから構成されている。ダミーバンプ2は各辺に2個づつ設けられており、合計で一つの角部あたりで回路接続用のバンプ4個分の耐荷重効果が得られる。破線で示す部分の内側の部分が、必要とされる耐荷重効果を得る為に必要なエリア(以下「耐荷重効果エリア」と称す)である。なお、図1では内部回路の周囲を囲んで半導体集積回路装置のチップ1の四辺全てに沿ってバンプが配置されているが、特定の1つもしくは2つの辺にはバンプ6が配置されず、残る辺のみに回路や配線を配置する場合もある。
耐荷重効果エリアでは、ダミーバンプの数が増えるほど、バンプとバンプ間スペースのいわゆる無効面積(図8の斜線部分)の割合がバンプ面積との比較において大きくなってしまう。従って、ダミーバンプの数が増えただけではダミーバンプのあるエリアの面積が総バンプ面積に対して相対的に増加する結果となり、チップサイズを小さくする事に制限がでてきてしまうという問題があった。更に、近年のLSIの高機能化に伴う端子数の増加と半導体プロセスの微細化は、この構成をもってしても十分とはせず、チップ上でダミーバンプが占める面積(耐荷重効果エリア)は、同等の耐荷重効果を維持しながらより一層の小面積化を要求されるに至った。
本発明は、半導体チップ上の耐荷重効果エリアを有効に使用する事ができるフェイスダウン方式の半導体集積回路装置を提供するものである。
本発明の請求項1の半導体集積回路装置は、半導体基板表面の端子部に電気的接続を行うための通常バンプを有しフェイスダウンボンデイングを行う半導体集積回路装置において、前記半導体集積回路装の四隅の内の一つ以上の角部近隣に位置する電気的には無接続であるダミーバンプを有し、該ダミーバンプのチップへの投影面積の大きさが、前記通常パンプよりも大きいことを特徴している。
この請求項1記載の半導体集積回路装置によれば、半導体チップの角部近隣にあるダミーバンプは、その近隣の電気的機能を有するバンプよりも大きいため、従来はダミーバンプとダミーバンプ間の空きスペースとしていた部分をも、ダミーバンプのために使用する事になり、半導体チップ上のエリアを有効に使用する事ができる。これにより、ダミーバンプを配置するための半導体チップ上のエリアが従来に比べて小さくて済むようになるため、当該半導体チップのチップ面積を小さくする事ができる。
本発明の請求項2の半導体集積回路装置は、前記請求項1の半導体集積回路装置におけるダミーバンプの下に少なくとも1層の絶縁膜を挟んで該ダミーバンプとは電気的に導通していない配線を有することを特徴としている。
この請求項2記載の半導体集積回路装置によれば、半導体チップの角部近隣にあるダミーバンプの下部には、該ダミーバンプとは電気的に導通していない配線を有することができるため、従来ダミーバンプのみに使用していた半導体チップ上のエリアを有効に配線のためにも使用できるので、当該半導体チップのチップ面積を更に小さくする事ができる。
以下、本発明の半導体集積回路装置の実施の形態について、図3〜図6を参照して説明する。
図3、図4、図5は半導体集積回路装置チップのチップ角部5の一角(図1の破線で囲まれた部分に相当)で、4隅を代表して拡大したものであり、それぞれの図について以下に説明を行う。
図3は第1の実施形態を示すバンプ配置図である。図示されていない内部回路に接続された回路接続用バンプ3とそれよりも半導体集積回路装置のチップ1の角部にそれぞれ近い部分にダミーバンプ2aが各辺1個づつ設けられていて、ダミーバンプ2aの面積は回路接続用バンプ3の概ね2倍の面積を有しているから、合計で回路接続用バンプ3が4個あるのに相当する面積の耐荷重効果を得られる。破線で示す部分の内側の部分がダミーバンプの為に確保された半導体集積回路装置のチップ1上のエリアであり、図2で示す従来のバンプ配置の形態よりも、さらに小さい面積のエリアで同等の耐荷重効果を有している。
図4は第2の実施形態を示すバンプ配置図である。図示されていない内部回路に接続された回路接続用バンプ3とその半導体集積回路装置のチップ1の角部に回路配線4を避ける方形でない形状でダミーバンプ2bが設けられていて、ダミーバンプ2bの面積は回路接続用バンプ3の4倍よりも大きな面積を有しているから、回路接続用バンプ3が4個あるのに相当する面積よりも大きい耐荷重効果を得られる。破線で示す部分の内側の部分がダミーバンプの為に確保された半導体集積回路装置のチップ1上のエリアであり、図3で示す第1の実施形態よりも更に小さい面積のエリアで同等以上の耐荷重効果を有している。
図5は第3の実施形態を示す図である。図示されていない内部回路に接続された回路接続用バンプ3とその半導体集積回路装置のチップ1の角部に回路配線4と一部重なる形で方形のダミーバンプ2cが設けられていて、ダミーバンプ2cの面積は図4で示す第2の実施形態のものよりも大きな面積を有しているから、図4で示す第2の実施形態のものよりも更に大きい耐荷重効果を得られる。
チップ上に本発明のダミーバンプを形成した場合の耐荷重効果を図6(a)(b)を用いて説明する。図6(a)はチップ上における代表的なフェイスダウンボンディング用のバンプおよびダミーバンプのそれぞれ位置関係を示す正面図である。 ここでは、通常バンプの幅をaで表し、以下、バンプスペース幅をb、ダミーバンプ幅をc、そしてダミーバンプからチップエッジまでの距離をd、とする。例えば、a=30、b=20、d=20、e=100とした場合で、図6(b)のグラフAは、ダミーバンプ1個の幅を通常バンプ1個の幅と等しくしたまま、ダミーバンプを1個2個3個……と段階的に増やしていった場合、及び他方、グラフB(本発明)は、ダミーバンプの数は変えず、そ代わりにパンプ幅を自由可変として拡張していった場合のそれぞれのダミーバンプの面積増加を示すグラフである。このグラフからダミーバンプの面積を漸次増加(線形的に増加)することにより、チップ面積の増加を抑えながらダミーバンプの耐荷重効果を飛躍的に向上させることができる。
本発明の半導体集積回路装置によれば、内部回路に接続された回路接続用バンプよりも大きな面積のダミーバンプを従来よりも小さなダミーバンプの為に確保された半導体集積回路装置のチップ上のエリア上に実現する事が出来るので、従来の形態よりも小さいチップ面積で同等もしくはそれ以上の耐荷重効果を得ることができる。
更に、ダミーバンプとは電気的に導通していない回路配線上の一部にも、少なくとも1層の絶縁膜を介在し対向する形でダミーバンプを設ける形態を採用することで従来よりもより一層小さいチップ面積で同等もしくはそれ以上の耐荷重効果を有することができる。
更に、ダミーバンプとは電気的に導通していない回路配線上の一部にも、少なくとも1層の絶縁膜を介在し対向する形でダミーバンプを設ける形態を採用することで従来よりもより一層小さいチップ面積で同等もしくはそれ以上の耐荷重効果を有することができる。
1 半導体集積回路装置チップ
2、2a、2b、2cダミーバンプ
3 回路接続用バンプ
4 回路配線
5 チップ角部における拡大個所
6 バンプ
2、2a、2b、2cダミーバンプ
3 回路接続用バンプ
4 回路配線
5 チップ角部における拡大個所
6 バンプ
Claims (2)
- 半導体基板表面の端子部に電気的接続を行うための通常接続用のバンプを有しフェイスダウンボンデイングを行う半導体集積回路装置において、
前記半導体集積回路装の四隅の内の一つ以上の角部近隣に位置する電気的には無接続であるダミーバンプを有し、
該ダミーバンプのチップへの投影面積の大きさが、前記通常接続用のパンプよりも大きいことを特徴とする半導体集積回路装置。 - 前記ダミーバンプの下に少なくとも1層の絶縁膜を挟んで該ダミーバンプとは電気的に導通していない配線を有することを特徴とする請求項1の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003371181A JP2004172604A (ja) | 2002-10-31 | 2003-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002318354 | 2002-10-31 | ||
JP2003371181A JP2004172604A (ja) | 2002-10-31 | 2003-10-30 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
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JP2004172604A true JP2004172604A (ja) | 2004-06-17 |
Family
ID=32715865
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Country Status (1)
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JP (1) | JP2004172604A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007115922A (ja) * | 2005-10-20 | 2007-05-10 | Nec Electronics Corp | 半導体装置 |
WO2013069192A1 (ja) * | 2011-11-10 | 2013-05-16 | パナソニック株式会社 | 半導体装置 |
JP2017094580A (ja) * | 2015-11-24 | 2017-06-01 | セイコーエプソン株式会社 | 配線構造、memsデバイス、液体噴射ヘッド、液体噴射装置、memsデバイスの製造方法、液体噴射ヘッドの製造方法、および、液体噴射装置の製造方法 |
-
2003
- 2003-10-30 JP JP2003371181A patent/JP2004172604A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007115922A (ja) * | 2005-10-20 | 2007-05-10 | Nec Electronics Corp | 半導体装置 |
WO2013069192A1 (ja) * | 2011-11-10 | 2013-05-16 | パナソニック株式会社 | 半導体装置 |
US9105463B2 (en) | 2011-11-10 | 2015-08-11 | Panasonic Corporation | Semiconductor device |
JP2017094580A (ja) * | 2015-11-24 | 2017-06-01 | セイコーエプソン株式会社 | 配線構造、memsデバイス、液体噴射ヘッド、液体噴射装置、memsデバイスの製造方法、液体噴射ヘッドの製造方法、および、液体噴射装置の製造方法 |
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