JP2006196874A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2006196874A
JP2006196874A JP2005347938A JP2005347938A JP2006196874A JP 2006196874 A JP2006196874 A JP 2006196874A JP 2005347938 A JP2005347938 A JP 2005347938A JP 2005347938 A JP2005347938 A JP 2005347938A JP 2006196874 A JP2006196874 A JP 2006196874A
Authority
JP
Japan
Prior art keywords
ball electrode
semiconductor
wiring board
printed wiring
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005347938A
Other languages
English (en)
Other versions
JP2006196874A5 (ja
JP4738996B2 (ja
Inventor
Yasuhiro Sawada
康宏 澤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2005347938A priority Critical patent/JP4738996B2/ja
Priority to US11/300,230 priority patent/US7247945B2/en
Publication of JP2006196874A publication Critical patent/JP2006196874A/ja
Publication of JP2006196874A5 publication Critical patent/JP2006196874A5/ja
Application granted granted Critical
Publication of JP4738996B2 publication Critical patent/JP4738996B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/107Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431Details of mounted components
    • H05K2201/10507Involving several components
    • H05K2201/10545Related components mounted on both sides of the PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】プリント配線板の両面に実装された半導体パッケージのボール電極部分の応力を低減し、接合信頼性を向上させた半導体装置を提供する。
【解決手段】半導体装置は、プリント配線板100と、第1配列領域、内側領域に第1ボール電極群10a、第1補助ボール電極群12aとを有し、プリント配線板100の第1面に配置された第1半導体パッケージ1aと、第2配列領域、内側領域に第2ボール電極群10b、内第2補助ボール電極群12bとを有し、プリント配線板100の第2面に配置された第2半導体パッケージ1bと、を備え、第1ボール電極群10aのうち少なくとも1つの角部のボール電極は、プリント配線板100を挟んで、第2補助ボール電極群12bに対向する位置に配置され、第2ボール電極群10bのうち少なくとも1つの角部のボール電極は、プリント配線板100を挟んで、第1補助ボール電極群12aに対向する位置に配置されている。
【選択図】図2

Description

本発明は、半導体装置及びその製造方法に関し、特に、複数のボール電極が配置された半導体パッケージの実装構造に関する。
従来から電子機器には、プリント配線板上に、複数のはんだからなるボール電極がアレイ状に配置された半導体パッケージを実装した半導体装置が用いられている。しかしながらこの時、半導体パッケージを構成する半導体素子とパッケージモールド、プリント配線板、半導体パッケージとプリント配線板を接合するボール電極は、各々異なる線膨張係数を有している。そのため、半導体装置に熱が加わると、接合部であるボール電極に部分的に大きな応力が加わり、接合部の寿命が著しく短くなるという問題があった。
このような熱応力を低減する方法として、アレイ状に配置されたボール電極のうち、最も大きな応力が加わる最外部と最内部のボール電極の近傍に、補強用の突起(バンプ)を配置した技術が知られている(特許文献1参照)。
近年、実装の高密度化に伴って、半導体パッケージをプリント配線板両面に実装する形態が増加している。半導体パッケージを両面実装させた場合には、一方の半導体パッケージによって他方の半導体パッケージの変形が拘束され、プリント配線板が自由に曲がらなくなってしまう。そのため、半導体パッケージをプリント配線板の片面のみに実装した場合よりも、はんだ接合部に応力がかかり、信頼性が大幅に低下するという問題があった。
そこで、半導体パッケージをプリント配線板の両面に実装する形態において、ボール電極の熱応力を低減する方法が知られている。すなわち、プリント配線板の両面に実装された半導体パッケージのボール電極部分を、プリント配線板の両面で同位置にならないように配置する技術である(特許文献2参照)。
また同様に、半導体パッケージモールドプリント配線板を両面に実装したプリント配線板の反りを低減する方法も知られている。すなわち、開口部を有するプレートをプリント配線板の両面に夫々配置し、対向するフレームの少なくとも一部が重なるように配置する技術である(特許文献3参照)。
特開平9−162241号公報(第2−3頁、第2、4、6図) 特開平5−82937号公報(第3−4頁、第1−3図) 特開2001−326322号公報(第5−6頁、第1−2図)
特許文献2に記載の実装方法は、半導体素子がリード部分で接合される形態において配線基板の両面に搭載される半導体パッケージを上下の面でずらせて実装するものである。しかしながら、これと同様にボール電極がアレイ状に配置された半導体パッケージを、プリント配線板の両面に上下の面でずらせて搭載すると、後述するように非常に複雑な熱変形を起こすこととなる。そのため部分的に非常に高い応力が加わるため、特定のボール電極の寿命は低下し、半導体パッケージとしての寿命を低下する事となる。
また、特許文献1に記載の実装方法は、補強用の突起を、また特許文献3に記載の実装方法では、補強用にプレートを別途用意する必要がある。そのため、製造コストが大幅に増大するという問題があり、現実的とはいえない。
本発明は、上記の問題点に鑑みてなされたものであり、プリント配線板の両面に実装された半導体パッケージのボール電極部分の応力を低減し、プリント配線板に接合された半導体パッケージの接合信頼性を向上させることを目的とする。
本発明の第1の側面は、半導体装置に係り、プリント配線板と、ペリフェラル状の第1配列領域に配列された第1ボール電極群と、前記第1配列領域の内側の領域に部分的に設けられた第1補助ボール電極群とを有し、前記プリント配線板の第1面に配置されたペリフェラル型の第1半導体パッケージと、ペリフェラル状の第2配列領域に配列された第2ボール電極群と、前記第2配列領域の内側の領域に部分的に設けられた第2補助ボール電極群とを有し、前記プリント配線板の第2面に配置されたペリフェラル型の第2半導体パッケージとを備え、前記第1ボール電極群のうち少なくとも1つの角部分に位置するボール電極は、前記プリント配線板を挟んで、前記第2補助ボール電極群に対向する位置に配置され、前記第2ボール電極群のうち少なくとも1つの角部分に位置するボール電極は、前記プリント配線板を挟んで、前記第1補助ボール電極群に対向する位置に配置されていることを特徴とする。
本発明の第2の側面は、半導体装置に係り、プリント配線板と、ペリフェラル状の第1配列領域に配列された第1ボール電極群と、前記第1配列領域の内側の領域に部分的に設けられた第1補助ボール電極群とを有し、前記プリント配線板の第1面に配置されたペリフェラル型の第1半導体パッケージと、第2配列領域に配列された第2ボール電極群を有し、前記プリント配線板の第2面に配置された、第2半導体パッケージとを備え、前記第2ボール電極群のうち少なくとも1つの角部分に位置するボール電極は、前記プリント配線板を挟んで、前記第1補助ボール電極群に対向する位置に配置されていることを特徴とする。
本発明によれば、プリント配線板の両面に実装された半導体パッケージのボール電極部分の応力を低減し、プリント配線板に接合された半導体パッケージの接合信頼性を向上させることができる。
本発明の好適な実施の形態を説明する前に、まず、半導体パッケージが熱で変形する現象を説明する。図10Aは、半導体パッケージをボール電極側から見た平面図であり、図10Bは、図10Aの半導体パッケージのC−C’矢視断面図である。
半導体パッケージ71は、パッケージモールド72、半導体素子73、半導体素子接続部74及び複数のボール電極80で構成される。半導体素子73は、パッケージモールド72によって半導体素子73を保護するようにパッケージングされている。パッケージモールド72の材料としては、特に限定しないが、例えばエポキシ樹脂を用いることができる。
パッケージモールド72内の半導体素子接続部74には、複数のボール電極80に接続される配線が構成されている(不図示)。複数のボール電極80は、半導体パッケージ71の下面の、ペリフェラル状の第1領域に設けられている。またペリフェラル状の第1領域の内側の、第2領域の中心部にも島状に設けられている。
半導体素子73は、半導体素子73の裏面に設けられた複数の電極(不図示)を通じて、半導体素子接合部74に接続されている。半導体素子73の材料としては、特に限定しないが、例えばシリコンを用いることができる。
複数のボール電極80は、プリント配線板と半導体素子73とを電気的に接続するための電極である。
次に、図12は、図10に示した半導体パッケージを、プリント配線板の片面に実装したものが熱変形したところを示す側面図である。
図12のように、プリント配線板100に実装された半導体パッケージ71を考察する。半導体パッケージ71と半導体パッケージ71が実装されるプリント配線板100との線膨張係数を比較する。半導体パッケージ71の材料をシリコン、半導体パッケージ71のパッケージモールドの材料をエポキシ樹脂、半導体パッケージ71が実装されるプリント配線板100の材料をガラスエポキシ樹脂とする。その場合、シリコンの線膨張係数は、エポキシ樹脂やガラスエポキシ樹脂の線膨張係数に比べて約1桁小さい。また、エポキシ樹脂の線膨張係数とガラスエポキシ樹脂の線膨張係数とは、必ずしも同じではない。
このため、半導体パッケージ71等の発熱によってパッケージモールドの温度が上昇すると、線膨張係数の小さい半導体素子73を含むパッケージモールドの伸びに対し、プリント配線板100の伸びの方が大きくなる。そのため、ボール電極部80に応力が加わる。この時プリント配線板100は、図12に示すように反ることで、ボール電極部80に加わった応力を緩和する。また、電源が切られて半導体パッケージ71等の発熱がなくなると、プリント配線板100及び半導体パッケージ71は収縮し、プリント配線板100の反りもなくなる。このように、パッケージモールドとプリント配線板100とを接続しているボール電極部80に繰り返し応力が加わり、ボール電極部80にひずみが蓄積し、やがて破断に至る。
またこのときの複数のボール電極部80のうち、パッケージモールド72の四隅に配置された最外部ボール電極21には、最も大きな応力が加わる。、これは熱膨張は長さに比例して大きくなるためである。すなわち、四隅に配置された最外部ボール電極21は、パッケージモールド72の対角線に相当する長さの熱膨張が影響するため、もっとも大きい応力が加わる。
また、半導体素子73とパッケージモールド72との境界部に配置されたボール電極22にも、局所的に大きな応力が加わる。これは、半導体素子73とパッケージモールド72との境界部に配置されたボール電極22は、パッケージモールド72の熱膨張により加わる応力が、熱膨張率の小さい半導体素子73に拘束されるためである。そのため、熱膨張の大きいプリント配線板100との熱膨張差が大きくなり、応力が集中してしまう。
従ってボール電極21及び22の寿命は短く、最も早く破断に至る。
次に図13は、図10に示した半導体パッケージを、プリント配線板の両面に半導体パッケージを実装した状態で熱変形が生じた様子を示す側面図である。
図13においては、同一形状の従来の半導体パッケージ71a、71bが、プリント配線板100の両面に100%重なった状態で実装されている。半導体パッケージ71a、71bは、それぞれ半導体素子73a、73bを含む。この場合で、半導体パッケージ71a、71bの相互干渉によって、プリント配線板100は、半導体パッケージを片側のみに実装されたときのように反ることができない。そのため、ボール電極80a、80bに加わる応力を緩和することができず、図12に示す片側のみに実装されたときよりも寿命が短くなる。
次に図14は、図10に示した半導体パッケージを、プリント配線板の両面に半導体パッケージを実装した状態で熱変形が生じた様子を示す断面図である。図14は、図11AのD−D’矢視断面図を示す図11Bに対応する。
図14は、図11Aの平面図が示すように、両面の半導体パッケージ71a、71bが、斜め方向に略25%ずれた状態で重なった状態を示し、100%重なった状態とは異なり、複雑な熱変形を起こす。
プリント配線板100を挟んで、反対側に半導体パッケージが存在している部分では、相互干渉により反りが生じ難い。ところが、反対側に半導体パッケージが存在しない部分では、干渉がないため反りが生じる。
図14の左側部分に注目して説明する。プリント配線板100の上面側に実装された半導体パッケージ71aの最外部ボール電極21aは、プリント配線板100の下面側に実装された半導体パッケージ71bのボール電極10bが存在しない部分に位置している。
最外部ボール電極21aには、半導体パッケージ71aと、プリント配線板100の熱膨張の差により、応力が加わる。この時プリント配線板100は、下面側に実装された半導体パッケージにより拘束され、反ることにより応力を緩和することができない。
また半導体パッケージ71aの裏面に配置された半導体パッケージ71bの左側部分は、熱膨張の差により大きく膨張する。半導体パッケージ71bの左側部分に対応するプリント配線板100には、伸びを拘束する部材が無いため、プリント配線板100は、下向きに反ることとなる。そのため最外部ボール電極21aには、図13に示した場合に比べて、更に大きい応力が加わることとなる。
また、半導体パッケージ71a、71bのそれぞれに内包された半導体素子73a、73bのエッジ部に対向するボール電極は、パッケージモールド72a、72bと半導体素子73a、73bとの線膨張係数差が大きいため、局所的な応力が加わる。またプリント配線板100は、半導体素子73a、73bのエッジ部で急激に反ることとなる。従って半導体パッケージ71aの最外部ボール電極21aと、半導体パッケージ71bの半導体素子73bのエッジ部が対向すると、非常に大きな応力が最外部ボール電極21aに加わることとなる。また同様に、図14の右側部分も上下関係が逆転するだけで同じ現象が発生する。
本発明の好適な実施の形態によれば、上記のようにプリント配線板の両面に半導体パッケージが実装された場合に、半導体パッケージに配置された最外部ボール電極及びその近傍のボール電極に発生する応力を低減することができる。その結果、プリント配線板に接合された半導体パッケージの接合信頼性を向上させることができる。
以下、本発明の好適な実施の形態について添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
[第1の実施形態]
図1Aは、本発明の好適な第1の実施形態に係る半導体パッケージをボール電極側から見た平面図であり、図1Bは、図1Aの半導体パッケージのA−A’矢視断面図である。
本発明の好適な第1の実施形態に係る半導体パッケージ1は、パッケージモールド2、半導体素子3、半導体素子接続部4、複数のボール電極10及び複数の補助用のボール電極(以下、「補助ボール電極」という。)12で構成される。尚補助用のボール電極12は、半導体装置における電気的な機能を果たす電極とすることも、電気的な機能を果たさない電極とすることも可能である。
パッケージモールド2内の半導体素子接続部4には、複数のボール電極10に接続される配線が構成されている(不図示)。
半導体素子3は、パッケージモールド2によって半導体素子3を保護するようにパッケージングされている。パッケージモールド2の材料としては、特に限定しないが、例えばエポキシ樹脂を用いることができる。
半導体素子3は、半導体素子3の裏面に設けられた複数の電極(不図示)を通じて、半導体素子接合部4に接続されている。半導体素子3の材料としては、特に限定しないが、例えばシリコンを用いることができる。
複数のボール電極10は、プリント配線板と半導体素子3とを電気的に接続するための電極である。複数のボール電極10は、図1Aに示すように、パッケージモールド2の裏面に略アレイ状に配置されている。
半導体パッケージ1は、ペリフェラル型の半導体パッケージである。すなわち複数のボール電極10は、半導体パッケージ1の下面の、ペリフェラル状の第1領域に設けられている。またペリフェラル状の第1領域の内側の、第2領域の中心部にも島状に設けられている。また第2領域には、ボール電極が存在しないエリア11を有している。従って、エリア11では、プリント配線板と半導体素子3とは電気的に接続されない。
また複数の補助ボール電極12は、複数のボール電極10が存在しないエリア11の対角の任意の場所に形成されている。また半導体素子3のエッジ部には、ボール電極22が設けられている。ボール電極10、22及び補助ボール電極12は、半導体パッケージに形成された複数のランド(不図示)の上に配置されている。この複数のランドは、例えば、銅等の金属を半導体パッケージ1の上にパターニングして形成することができる。複数のボール電極10複数の補助ボール電極12の材料としては、特に限定しないが、例えば鉛フリーはんだを用いることができる。
図2Aは、本発明の好適な第1の実施形態に係る半導体装置をプリント配線板の両面に実装したときの平面図であり、図2Bは、図2Aの半導体パッケージのB−B’矢視断面図である。
半導体パッケージ1a、1bが実装されるプリント配線板100には、パッケージモールド2a、2bの複数のボール電極10a、10b及び複数の補助ボール電極12a、12bに対応する位置にアレイ状に端子(不図示)が設けられる。パッケージモールド2a、2bは、図2Bに示すように、複数のボール電極10a、10bを介してプリント配線板100上に接合される。パッケージモールド2a、2bの材料としては、特に限定しないが、例えばガラスエポキシ樹脂を用いることができる。
プリント配線板100の一方の面には、複数のボール電極10aを介して半導体パッケージ1aが、他方の面には、複数のボール電極10bを介して半導体パッケージ1b、が実装されている。
半導体パッケージ1aのボール電極のうち、最外部ボール電極21aの一つは、半導体パッケージ1bの複数の補助ボール電極12bに対向して配置されている。また同様に、半導体パッケージ1bのボール電極のうち、最外部ボール電極21bの一つは、半導体パッケージ1aの複数の補助ボール電極12aに対向して配置されている。
次に、本発明の好適な第1の実施形態に係る半導体パッケージの形状による熱変形について述べる。
図3は、図2に示したプリント配線板の両面に半導体パッケージを実装した半導体装置において、熱変形が生じた様子を示す断面図である。
プリント配線板100を挟んで、反対側に半導体パッケージが存在している部分では、相互干渉によりプリント配線板100の反りは生じ難い。ところが、反対側に半導体パッケージが存在しない部分では、干渉がないため反りが生じる。
図3の左側部分に注目すると、図11の場合とは異なり、半導体パッケージ1aの複数のボール電極10aのうち、ボール電極10aの領域の角に位置する最外部ボール電極21aは、半導体パッケージ1bの複数のボール電極10bと対向して配置されている。また、半導体パッケージ1bの複数のボール電極10bのうち、ボール電極10bの領域の角に位置する最外部ボール電極21bは、半導体パッケージ1aの複数のボール電極10aと対向して配置されている。これによって、上記最外部ボール電極にかかる応力が、プリント配線板を挟んで対向して配置されたボール電極に分散される。そのため、パッケージモールドが急激に反ることはなく、滑らかに変形する。
これにより、プリント配線板100の両面に実装された半導体パッケージ1a、1bの、最外部ボール電極21a、21bには、大きな応力が加わらない。そのためその耐久は大きく向上する。
またこの時、半導体パッケージ1aに内包された半導体素子3のエッジ部に対向する位置には、ボール電極22が設けられている。またボール電極22は、プリント配線板を介して配置された半導体パッケージ1bのボール電極21bのいずれかと、対向して配置されている。また同様に、半導体パッケージ1bの半導体素子3のエッジ部に対向する位置にも、ボール電極22が設けられている。このボール電極22も、プリント配線板を介して配置された半導体パッケージ1aのボール電極21aのいずれかと、対向して配置されている。これにより半導体パッケージ1a、1bの反りは更に抑制され、最外部ボール電極21a、21bに加わる応力を抑制することができる。
図3の右側部分も上下関係が逆転するだけで同じ現象が発生し、やはり従来ほど大きな応力が加わらない。
以上のように、本実施形態によれば、プリント配線板の両面に実装された半導体パッケージのボール電極部分の応力を低減し、接合信頼性を向上することができる。
図2に示す本実施形態における半導体装置において、破壊試験を行った。結果は約1100サイクルで破断した。また同様に図14に示す半導体装置においても破壊試験を行った、結果は約900サイクルで破断することとなった。従って本実施の形態は、図14に示す場合に比べ、耐久を大きく向上させることができたといえる。
[第2の実施形態]
以下、本発明の第2の実施の形態に係る半導体装置について説明する。図4Aは、本発明の好適な第2の実施形態に係る半導体パッケージをボール電極側から見た平面図であり、図4Bは、図4Aの半導体パッケージの側面図である。本実施形態に係る半導体装置は、第1の実施の形態に係る半導体装置の構成の一部を変更した構成を有する。即ち、本実施形態に係る半導体パッケージでは、複数の補助ボール電極16が、ボール電極10の存在しないエリア11の対角を除く場所に形成されている。ボール電極10及び補助ボール電極16は、半導体パッケージに形成された、複数のランド(不図示)の上に配置されている。この複数のランドは、例えば、銅等の金属を半導体パッケージ1の上にパターニングして形成することができる。
複数のボール電極10及び、複数の補助ボール電極16の材料としては、特に限定しないが、例えば、鉛フリーはんだを用いることができる。
図5Aは、本発明の第2の実施形態に係る半導体装置をボール電極側から見た平面図であり、図5Bは、この半導体装置の側面図である。
半導体パッケージが実装されるプリント配線板100には、パッケージモールド2a、2bの複数のボール電極10a、10b及び複数の補助ボール電極16a、16bに対応する位置に、アレイ状の端子(不図示)が設けられている。図5Bに示すように、パッケージモールド2a、2bは、複数のボール電極10a、10bのはんだで接合される。
図5Aに示すように、プリント配線板100の両面に実装された半導体パッケージの形状は略同じである。両面の相対位置は、図5Aに示す通りである。
半導体パッケージ1aの複数のボール電極10aのうち、ボール電極の領域の角に位置する最外部ボール電極は、プリント配線板100を挟んで実装された半導体パッケージ1bの補助ボール電極16bに対向して配置されている。そのため、プリント配線板の両面に実装された半導体パッケージ1a、1bが、プリント配線板を挟んで各々の略対角方向以外に配置した場合であっても、ボール電極部分の応力を低減し、接合信頼性を向上することができる。
[第3の実施形態]
以下、本発明の第3の実施の形態に係る半導体装置について説明する。図6Aは、本発明の好適な第3の実施形態に係る半導体装置をボール電極側から見た平面図であり、図6Bは、この半導体装置の側面図である。
本発明の好適な第3の実施形態に係る半導体装置における半導体パッケージ1は、パッケージモールド2、半導体素子3、半導体素子接続部4、複数のボール電極10、第1の複数の補助ボール電極12、第2の複数の補助ボール電極13で構成される。
パッケージモールド2内の半導体素子接続部4には、半導体パッケージ1と複数のボール電極10とを、適宜接続する配線が構成されている(不図示)。
半導体素子3は、半導体素子3裏面に設けられた複数の電極(不図示)を通じて、半導体素子接合部4に接続されている。半導体素子3の材料としては、特に限定しないが、例えばシリコンを用いることができる。
半導体素子3は、パッケージモールド2によって半導体素子3を保護するようにパッケージングされている。パッケージモールド2の材料としては、特に限定しないが、例えばエポキシ樹脂を用いることができる。
前記複数のボール電極10は、図6Aに示すように、パッケージモールド2の裏面に略アレイ状に配置されている。また、本発明の好適な第3の実施形態に係る半導体装置は、複数のボール電極10がパッケージモールド2裏面の全面に配置されるのではなく、エリア11の一部にボール電極10が存在しないペリフェラル型の半導体パッケージである。
複数の補助ボール電極12、13は、ボール電極10が存在しないエリア11の対角のうち2つ場所に形成されている。ボール電極10及び補助ボール電極12、13は、半導体パッケージに形成された複数のランド(不図示)の上に配置されている。この複数のランドは、例えば、銅等の金属を半導体パッケージ1の上にパターニングして形成することができる。
複数のボール電極10及び複数の補助ボール電極12、13の材料としては、特に限定しないが、例えば鉛フリーはんだを用いることができる。
図7Aは、本発明の好適な第3の実施形態に係る半導体装置をプリント配線板に実装したときの平面図であり、図7Bは、この半導体装置の側面図である。
半導体パッケージが実装されるプリント配線板100には、パッケージモールド2の複数のボール電極10及び複数の補助ボール電極12、13に対応した位置にアレイ状に端子(不図示)が設けられる。パッケージモールド2とは、図7Bに示すように、複数のボール電極10のはんだで接合される。パッケージモールド2の材料としては、特に限定しないが、例えばガラスエポキシ樹脂を用いることができる。
図7Aに示すように、プリント配線板100の両面に実装された半導体パッケージの形状は異なり、裏面に実装された半導体パッケージ31は、表面に実装された半導体パッケージ1よりも幅が小さい。両面に実装された半導体パッケージの相対位置は、図7Aに示す通りである。
プリント配線板100の裏面側に実装された、半導体パッケージ31の複数のボール電極10のうち、ボール電極10の領域の角に位置するものが最外部ボール電極である。この最外部ボール電極は、プリント配線板100の表面側に実装された半導体パッケージ1の複数の補助ボール電極12、13に対向して配置されている。そのため、プリント配線板の両面に実装された幅の小さい半導体パッケージのボール電極部分の応力を低減し、接合信頼性を向上することができる。
[第4の実施形態]
図8Aは、本発明の好適な第4の実施形態に係る半導体装置をボール電極側から見た平面図であり、図8Bは、この半導体装置の側面図である。
本発明の好適な第4の実施形態に係る半導体装置における半導体パッケージ1の構成について説明する。半導体パッケージ1は、パッケージモールド2、半導体素子3、半導体素子接続部4、複数のボール電極10、第1の複数の補助ボール電極12、第2の複数の補助ボール電極13、第3の複数の補助ボール電極14、第4の複数の補助ボール電極15を備える。
パッケージモールド2内の半導体素子接続部4には、半導体パッケージ1と複数のボール電極10とを、適宜接続する配線が構成されている(不図示)。
半導体素子3は、半導体素子3裏面に設けられた複数の電極(不図示)を通じて、半導体素子接合部4に接続されている。半導体素子3の材料としては、特に限定しないが、例えばシリコンを用いることができる。
半導体素子3は、パッケージモールド2によって、半導体素子3を保護するようにパッケージモールドングされている。パッケージモールド2の材料としては、特に限定しないが、例えばエポキシ樹脂を用いることができる。
複数のボール電極10は、図8Aに示すように、パッケージモールド2の裏面に略アレイ状に配置されている。また、本発明の好適な第4の実施形態に係る半導体装置は、複数のボール電極10がパッケージモールド2裏面の全面に配置されるのではなく、エリア11の一部にボール電極10が存在しないペリフェラル型の半導体パッケージである。
複数の補助ボール電極12、13、14、15は、ボール電極10が存在しないエリア11の対角の場所に形成されている。ボール電極10及び補助ボール電極12、13、14、15は、半導体パッケージに形成された複数のランド(不図示)の上に配置されている。この複数のランドは、例えば、銅等の金属を半導体パッケージ1の上にパターニングして形成することができる。
複数のボール電極10及び複数の補助ボール電極12、13、14、15の材料としては、特に限定しないが、例えば鉛フリーはんだを用いることができる。
図9Aは、本発明の好適な第4の実施形態に係る半導体装置をプリント配線板に実装したときの平面図であり、図9Bは、この半導体装置の側面図である。
半導体パッケージが実装される回路プリント配線板100には、2の複数のボール電極10及び複数の補助ボール電極12、13、14、15に対応した位置にアレイ状に端子(不図示)が設けられる。パッケージモールド2とは、図9Bに示すように、複数のボール電極10のはんだで接合される。パッケージモールド2の材料としては、特に限定しないが、例えばガラスエポキシ樹脂を用いることができる。
図9Aに示すように、プリント配線板100の両面に実装された半導体パッケージの形状は異なり、裏面に実装された半導体パッケージ51は、表面に実装された半導体パッケージ1よりも、幅、高さとも小さい。両面に実装された半導体パッケージの相対位置は、図9Aに示す通りである。
プリント配線板100の裏面側に実装された半導体パッケージ51の複数のボール電極10が配列された領域の角にあるものが最外部ボール電極である。この最外部ボール電極に対向する位置には、プリント配線板100の表面側に実装された半導体パッケージ1の複数の補助ボール電極12、13、14、15が配置されている。そのため、プリント配線板の両面に実装された、幅、高さとも小さい半導体パッケージのボール電極部分の応力を効果的に低減し、接合信頼性を向上することができる。
[第5の実施形態]
図15Aは、本発明の好適な第5の実施形態に係るの半導体装置をボール電極側から見た平面図であり、図15Bは、この半導体装置の側面図である。
本発明の好適な第5の実施形態に係るの半導体装置における半導体パッケージ1は、パッケージモールド2、半導体素子3、半導体素子接続部4、複数のボール電極10、複数のランド24、複数の補助ボール電極12、複数の補助ランド25から構成される。
パッケージモールド2内の半導体素子接続部3には、半導体パッケージ1と複数のランド24を介して接続された複数のボール電極10とを、適宜接続する配線が構成されている(不図示)。
半導体素子3は、半導体素子3裏面に設けられた複数の電極(不図示)を通じて、半導体素子接合部4に接続されている。半導体素子3の材料としては、特に限定しないが、例えばシリコンを用いることができる。
半導体素子3は、パッケージモールド2によって、半導体素子3を保護するようにパッケージングされている。パッケージモールド2の材料としては、特に限定しないが、例えばエポキシ樹脂を用いることができる。
複数のボール電極10及び複数のランド24は、図15A、Bに示すように、パッケージモールド2の裏面に略アレイ状に配置されている。また、本発明の好適な第5の実施形態に係る半導体装置は、複数のボール電極10及び複数のランド24がパッケージモールド2裏面の全面に配置されるのではなく、エリア11の一部にボール電極10が存在しないペリフェラル型の半導体パッケージである。
複数の補助ボール電極12は、ボール電極10が存在しないエリア11の対角の任意の場所に形成された複数のランド24の上に形成される。また、ボール電極10が存在しない部分にも、複数の補助ランド25が略アレイ状に配置されている。これらのランドは、例えば、銅等の金属を半導体パッケージ1の上にパターニングして形成することができる。
複数のボール電極10及び複数の補助ボール電極12の材料としては、特に限定しないが、例えば鉛フリーはんだを用いることができる。
以下、本実施形態に係る半導体装置の製造方法について説明する。この半導体装置の製造方法では、プリント配線板の片側に図15に示す半導体パッケージ1を配置し、このプリント配線板のもう片側に他の半導体パッケージを配置する。
まず、半導体パッケージ1にランド群24、25を形成し、ランド群24、25のうち所定の配列領域内に位置するランド群24の上に、複数のボール電極10及び複数の補助ボール電極12を形成する。
次いで、第2半導体パッケージの所定の配列領域内に複数のボール電極を配置する。
次いで、上記プリント配線板における第1半導体パッケージ1及び上記第2半導体パッケージの配置を決定する。
次いで、プリント配線板における配置が決定された後に、第1半導体パッケージ1のランド群24、25のうち複数のボール電極10及び複数の補助ボール電極12が形成されていないランド群25の上に、少なくとも1つの補助用のボール電極を更に形成する。
次いで、プリント配線板の片側に半導体パッケージ1を配置し、このプリント配線板のもう片側に他の半導体パッケージを配置する。この際に、上記補助用のボール電極は、プリント配線板を挟んで上記第2半導体パッケージの所定の配列領域の角に位置する最外部ボール電極に対向するように配置される。
このように、本実施形態によれば、ボール電極が存在しない部分に、補助用のランド25を予め設けておく。これによって、プリント配線板上の半導体パッケージの配置が決まった後に、半導体パッケージの最外部ボール電極に対向する位置に、補助用のボール電極を別途設けることができる。
なお、第1〜第5の実施形態において、半導体パッケージの複数のボール電極が配列された領域の角に位置する最外部ボール電極に対向する位置に、反対側の半導体パッケージの複数のボール電極の少なくとも1つが配置される形態を例示した。しかしながら本発明はこれに限定されない。半導体パッケージの複数のボール電極が配列された領域の角部分に位置するボール電極に対向する位置に、反対側の半導体パッケージの複数のボール電極の少なくとも1つが配置されてもよい。なお、上述した角部分は、半導体パッケージの複数のボール電極が配列された領域の頂点及びその近傍に位置する部分に対応する。
図1(a)は、本発明の好適な第1の実施形態に係る半導体素子をボール電極側から見た平面図であり、図1(b)は、図1(a)の半導体パッケージのA−A’矢視断面図である。 図2(a)は、本発明の好適な第1の実施形態に係る半導体装置をプリント配線板の両面に実装したときの平面図であり、図2(b)は、図2(a)の半導体パッケージのB−B’矢視断面図である。 プリント配線板の両面に半導体パッケージを実装した状態で熱変形が生じた様子を示す断面図である。 図4(a)は、本発明の好適な第2の実施形態に係る半導体パッケージをボール電極側から見た平面図であり、図4(b)は、図4(a)の半導体パッケージの側面図である。 図5(a)は、本発明の好適な第2の実施形態に係る半導体装置をボール電極側から見た平面図であり、図5(b)は、図5(a)の半導体装置の側面図である。 図6(a)は、本発明の好適な第3の実施形態に係る半導体装置をボール電極側から見た平面図であり、図6(b)は、図6(a)の半導体装置の側面図である。 図7(a)は、本発明の好適な第3の実施形態に係る半導体装置をプリント配線板に実装したときの平面図であり、図7(b)は、図7(a)の半導体装置の側面図である。 図8(a)は、本発明の好適な第4の実施形態に係る半導体装置をボール電極側から見た平面図であり、図8(b)は、図8(a)の半導体装置の側面図である。 図9(a)は、本発明の好適な第4の実施形態に係る半導体装置をプリント配線板に実装したときの平面図であり、図9(b)は、図9(a)の半導体装置の側面図である。 図10(a)は、半導体パッケージをボール電極側から見た平面図であり、図10(b)は、図10(a)の半導体パッケージのC−C’矢視断面図である。 図11(a)は、半導体パッケージをボール電極側から見た平面図であり、図11(b)は、図11(a)の半導体パッケージのD−D’矢視断面図である。 プリント配線板の片面に従来の半導体パッケージを実装したものが熱変形したところを示す側面図である。 プリント配線板の両面に半導体パッケージを実装した状態で熱変形が生じた様子を示す側面図である。 プリント配線板の両面に半導体パッケージを実装した状態で熱変形が生じた様子を示す断面図である。 図15(a)は、本発明の好適な第5の実施形態に係る半導体装置をボール電極側から見た平面図である。図15(b)は、図15(a)の半導体装置の側面図である。
符号の説明
100 プリント配線板
1a 第1半導体パッケージ
10a 第1ボール電極群
10b 第1補助ボール電極群
1b 第2半導体パッケージ
12a 第2ボール電極群
12b 第2補助ボール電極群

Claims (8)

  1. プリント配線板と、
    ペリフェラル状の第1配列領域に配列された第1ボール電極群と、前記第1配列領域の内側の領域に部分的に設けられた第1補助ボール電極群とを有し、前記プリント配線板の第1面に配置されたペリフェラル型の第1半導体パッケージと、
    ペリフェラル状の第2配列領域に配列された第2ボール電極群と、前記第2配列領域の内側の領域に部分的に設けられた第2補助ボール電極群とを有し、前記プリント配線板の第2面に配置されたペリフェラル型の第2半導体パッケージと、
    を備え、
    前記第1ボール電極群のうち少なくとも1つの角部分に位置するボール電極は、前記プリント配線板を挟んで、前記第2補助ボール電極群に対向する位置に配置され、
    前記第2ボール電極群のうち少なくとも1つの角部分に位置するボール電極は、前記プリント配線板を挟んで、前記第1補助ボール電極群に対向する位置に配置されていることを特徴とする半導体装置。
  2. 前記第1、第2半導体パッケージは、前記プリント配線板を挟んで、各々の略対角方向にずれて配置されており、前記第1補助ボール電極群は、前記第1配列領域の内側の領域に対角線上に設けられており、前記第2補助ボール電極群は、前記第2配列領域の内側の領域に対角線上に設けられていることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1半導体パッケージは半導体素子と、それを覆うパッケージモールドを有し、
    前記第1ボール電極群の少なくとも1つのボール電極は、前記第1半導体パッケージの半導体素子のエッジ部分に対応する位置に設けられ、かつ、前記プリント配線板を介して第2ボール電極群と対向して配置されていることを特徴とする請求項1に記載の半導体装置。
  4. 前記第2半導体パッケージは半導体素子と、それを覆うパッケージモールドを有し、
    前記第2ボール電極群の少なくとも1つのボール電極は、前記第2半導体パッケージの半導体素子のエッジ部分に対応する位置に設けられ、かつ、前記プリント配線板を介して第1ボール電極群と対向して配置されていることを特徴とする請求項1に記載の半導体装置。
  5. 前記第1補助ボール電極群及び第2補助ボール電極群は、電気的に機能しないダミー電極であることを特徴とする請求項1に記載の半導体装置。
  6. プリント配線板と、
    ペリフェラル状の第1配列領域に配列された第1ボール電極群と、前記第1配列領域の内側の領域に部分的に設けられた第1補助ボール電極群とを有し、前記プリント配線板の第1面に配置されたペリフェラル型の第1半導体パッケージと、
    第2配列領域に配列された第2ボール電極群を有し、前記プリント配線板の第2面に配置された、第2半導体パッケージと、
    を備え、前記第2ボール電極群のうち少なくとも1つの角部分に位置するボール電極は、前記プリント配線板を挟んで、前記第1補助ボール電極群に対向する位置に配置されていることを特徴とする半導体装置。
  7. 前記第2半導体パッケージは、前記第1半導体パッケージよりも小さいことを特徴とする請求項6に記載の半導体装置。
  8. 前記第1半導体パッケージは半導体素子と、それを覆うパッケージモールドを有し、
    前記第1ボール電極群の少なくとも1つのボール電極は、前記第1半導体パッケージの半導体素子のエッジ部分に対応する位置に設けられ、かつ、前記プリント配線板を介して第2ボール電極群と対向して配置されていることを特徴とする請求項7に記載の半導体装置。
JP2005347938A 2004-12-13 2005-12-01 半導体装置 Expired - Fee Related JP4738996B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005347938A JP4738996B2 (ja) 2004-12-13 2005-12-01 半導体装置
US11/300,230 US7247945B2 (en) 2004-12-13 2005-12-13 Semiconductor apparatus

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004360498 2004-12-13
JP2004360498 2004-12-13
JP2005347938A JP4738996B2 (ja) 2004-12-13 2005-12-01 半導体装置

Publications (3)

Publication Number Publication Date
JP2006196874A true JP2006196874A (ja) 2006-07-27
JP2006196874A5 JP2006196874A5 (ja) 2009-01-22
JP4738996B2 JP4738996B2 (ja) 2011-08-03

Family

ID=36582862

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005347938A Expired - Fee Related JP4738996B2 (ja) 2004-12-13 2005-12-01 半導体装置

Country Status (2)

Country Link
US (1) US7247945B2 (ja)
JP (1) JP4738996B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016398A (ja) * 2007-06-29 2009-01-22 Toshiba Corp プリント配線板構造、電子部品の実装方法および電子機器
WO2017026302A1 (ja) * 2015-08-07 2017-02-16 株式会社デンソー Bga型部品の実装構造
EP3309828A2 (en) 2016-09-27 2018-04-18 Renesas Electronics Corporation Semiconductor device, system in package, and system in package for vehicle
JP2020141061A (ja) * 2019-02-28 2020-09-03 アイシン・エィ・ダブリュ株式会社 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
JP2006303003A (ja) * 2005-04-18 2006-11-02 Toshiba Corp プリント基板、および情報処理装置
JP5313887B2 (ja) * 2007-05-31 2013-10-09 三洋電機株式会社 半導体モジュールおよび携帯機器
US8399983B1 (en) * 2008-12-11 2013-03-19 Xilinx, Inc. Semiconductor assembly with integrated circuit and companion device
JP5893351B2 (ja) * 2011-11-10 2016-03-23 キヤノン株式会社 プリント回路板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945810A (ja) * 1995-08-01 1997-02-14 Fujitsu Ltd 半導体装置及び配線基板
JPH11317568A (ja) * 1998-05-06 1999-11-16 Sony Corp 配線基板の補強方法
JP2001177049A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びicカード
JP2002184942A (ja) * 2000-12-13 2002-06-28 Kyocera Corp 実装基板
JP2006502587A (ja) * 2002-10-11 2006-01-19 テッセラ,インコーポレイテッド マルチチップパッケージ用のコンポーネント、方法およびアセンブリ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2634351B2 (ja) 1991-04-23 1997-07-23 三菱電機株式会社 半導体装置
JP3498461B2 (ja) 1995-12-05 2004-02-16 ソニー株式会社 電子部品
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
US6678167B1 (en) * 2000-02-04 2004-01-13 Agere Systems Inc High performance multi-chip IC package
JP3300698B2 (ja) 2000-05-17 2002-07-08 松下電器産業株式会社 半導体実装対象中間構造体及び半導体装置の製造方法
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6734539B2 (en) * 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945810A (ja) * 1995-08-01 1997-02-14 Fujitsu Ltd 半導体装置及び配線基板
JPH11317568A (ja) * 1998-05-06 1999-11-16 Sony Corp 配線基板の補強方法
JP2001177049A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びicカード
JP2002184942A (ja) * 2000-12-13 2002-06-28 Kyocera Corp 実装基板
JP2006502587A (ja) * 2002-10-11 2006-01-19 テッセラ,インコーポレイテッド マルチチップパッケージ用のコンポーネント、方法およびアセンブリ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016398A (ja) * 2007-06-29 2009-01-22 Toshiba Corp プリント配線板構造、電子部品の実装方法および電子機器
US8120157B2 (en) 2007-06-29 2012-02-21 Kabushiki Kaisha Toshiba Printed wiring board structure, electronic component mounting method and electronic apparatus
WO2017026302A1 (ja) * 2015-08-07 2017-02-16 株式会社デンソー Bga型部品の実装構造
EP3309828A2 (en) 2016-09-27 2018-04-18 Renesas Electronics Corporation Semiconductor device, system in package, and system in package for vehicle
US10249560B2 (en) 2016-09-27 2019-04-02 Renesas Electronics Corporation Semiconductor device, system in package, and system in package for vehicle
JP2020141061A (ja) * 2019-02-28 2020-09-03 アイシン・エィ・ダブリュ株式会社 半導体装置
JP7192573B2 (ja) 2019-02-28 2022-12-20 株式会社アイシン 半導体装置

Also Published As

Publication number Publication date
US7247945B2 (en) 2007-07-24
US20060125097A1 (en) 2006-06-15
JP4738996B2 (ja) 2011-08-03

Similar Documents

Publication Publication Date Title
JP4738996B2 (ja) 半導体装置
JP2005197491A (ja) 半導体装置
JP2007165420A (ja) 半導体装置
US7659623B2 (en) Semiconductor device having improved wiring
JP4740708B2 (ja) 配線基板、及び半導体装置
JP2007005452A (ja) 半導体装置
JPH07115151A (ja) 半導体装置及びその製造方法
JP3208470B2 (ja) Bga型半導体装置とそれを実装する基板
JP5151878B2 (ja) 半導体装置
JP5893351B2 (ja) プリント回路板
JP4191204B2 (ja) 半導体装置およびその製造方法
JPWO2006082633A1 (ja) パッケージ実装モジュール
JP4370513B2 (ja) 半導体装置
US20180220528A1 (en) Electronic component and electronic component manufacturing method
JP4976767B2 (ja) 積層形半導体装置
JP2000243862A (ja) インターポーザ基板
JP2000261110A (ja) プリント配線基板およびこれを用いた半導体実装装置
JP2007317754A (ja) 半導体装置
JP4128722B2 (ja) 回路基板および電子機器
JP2006128441A (ja) 半導体装置
JP2010056162A (ja) 半導体装置および回路基板組立体
JP2009130074A (ja) 半導体装置
JP2007012645A (ja) 半導体装置
JP2001298124A (ja) Bga型半導体装置とそれを実装する基板
JP2004172604A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081127

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110422

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110427

R150 Certificate of patent or registration of utility model

Ref document number: 4738996

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees