JP3300698B2 - 半導体実装対象中間構造体及び半導体装置の製造方法 - Google Patents

半導体実装対象中間構造体及び半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路基板の両面上
に複数個の半導体素子をフリップチップ実装する際の半
導体実装対象中間構造体と半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】半導体プロセスの微細化技術の進化に伴
いメモリー素子の高容量化が進んでいる。このような背
景のもと記憶媒体として従来から使われている磁気記録
や光記録に替わり、一部フラッシュメモリーのような個
体メモリーが使われている。
【０００３】これらの応用例としてＩＣカードやデジタ
ルカメラなどのメモリーカードが有り、さらにはセキュ
リティ機能を持ったＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａ
ｌ）カードなどが広まろうとしている。このようなメモ
リーカードは、音楽情報などを記録するため今後、より
一層大容量化が要望されている。
【０００４】メモリーカードは小型で薄いため、この中
に高容量メモリーを収容するためには、半導体の実装も
３次元実装や両面フリップチップ実装のような形態が必
要とされる。
【０００５】以下、前記両面フリップチップ実装技術を
用いて実装を行った場合の一例（例えば、特願平１０−
３２４２１３号出願に記載されたもの）について図面を
参照しその構成を説明する。
【０００６】図１７は、従来の半導体実装治具を用い
て、半導体素子を回路基板の両面上にフリップチップ実
装した構造体の構成とその製造手順を示す断面図であ
り、図１８は、従来の２段突起電極を用いて回路基板の
両面にフリップチップ実装を行う説明用の断面図であ
り、図１９は、回路基板の片面上にフリップチップ実装
する場合に発生する基板変形を示した模式図である。
尚、図１７〜図１９において、同一部分には同一符号を
付している。
【０００７】図１７に示すように、回路基板Ａ面４およ
び回路基板Ｂ面７の表面に予め実装された高さおよび大
きさが全て異なった形状からなる複数の面実装部品と相
対した位置に、溝加工部１８を半導体素子Ａ５の実装を
行う位置に開口部６を設けたプレートＡ１およびプレー
トＢ２とを２面構成されており、前記プレートＡ１とプ
レートＢ２の間に前記回路基板を配置した後、取り付け
ビス１９によって固定することにより、回路基板全体の
反りを矯正することができる。尚、規制ピン２０は、プ
レートＡ１およびＢ２あるいは回路基板とを規制するも
のである。
【０００８】次に、その製造手順を説明する。プレート
Ｂ２の上に回路基板Ｂ面７を下方向に配置して、続いて
回路基板Ａ面４の上にプレートＡ１を配置して取り付け
ビス１９で固定させ一体構造とした後、まず回路基板Ａ
面４に半導体素子Ａ５を実装し、一体構造としたプレー
トＡ１・Ｂ２を反転させた状態で今度は、回路基板Ｂ面
７の半導体素子Ｂ８をフリップチップ実装を行うことに
より、回路基板Ａ面４およびＢ面７の両面に対して、フ
リップチップ実装が可能となる方法を用いている。
【０００９】
【発明が解決しようとする課題】しかしながら、図１７
で示した従来の構成の様に、回路基板Ａ面４およびＢ面
７への半導体素子の実装位置が重ならない場合や回路基
板自体の剛性が高く熱膨張係数が小さい（半導体素子に
近い）場合などは特に問題はないと思われるが、例え
ば、メモリーカード用のような形態で半導体素子を両面
実装する場合には、図１８に示すように回路基板Ａ面４
には、１３×１０×０．３ｍｍの半導体素子Ａ５が２
個、回路基板Ｂ面７には、６×６×０．３ｍｍの半導体
素子Ｂ８が２個それぞれ重なるように両面にフリップチ
ップ実装を行う必要がある。
【００１０】また、この時の回路基板は多層基板で厚み
が０．３５ｍｍであり、外装ケース（図示せず）に収め
られるカードの厚みは約２ｍｍである。このように、実
装領域が極めて狭くかつ、薄いサイズで規定された実装
が必要となるため、従来の実装治具や製造方法では、前
記構造体を構成するには困難を要す。
【００１１】すなわち、従来の実装治具や半導体装置の
製造方法で、半導体素子を両面実装する場合、実装領域
が極めて狭くかつ薄いサイズで実装することが困難であ
るという課題がある。
【００１２】また、図１９に示すように回路基板Ａ面４
の片面側だけに半導体素子Ａ５を実装し、アンダーフィ
ル樹脂１３を熱硬化させた場合、半導体素子Ａ５と回路
基板全体との熱膨張係数差により回路基板と半導体素子
に反りが発生する。
【００１３】例えば、半導体素子が１０×１０×０．４
ｍｍで回路基板が０．４ｍｍ厚の組み合わせで封止材を
１５０℃で硬化した場合には、約３５μｍの反りが発生
する。続いて回路基板Ｂ面７に半導体素子Ｂ８を実装す
る際、半導体素子Ａ５の実装によって生じた回路基板の
反りによって実装品質および信頼性が著しく悪化する。
【００１４】すなわち、従来の実装治具や半導体装置の
製造方法で、半導体素子を実装すると、回路基板にそり
が発生し、実装品質および信頼性が著しく悪化するとう
いう課題がある。
【００１５】本発明は、このような従来の半導体素子実
装方法が有する課題を考慮し、薄板で剛性が低い回路基
板上へ半導体素子を両面重なるように配して、両面ベア
ーチップ実装ができる半導体実装対象中間構造体と半導
体装置の製造方法を提供することを目的とするものであ
る。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、第１の本発明（請求項１に対応）は、回路基板
と、前記回路基板の第１の面に第１の半導体素子を実装
する位置に開口部を有する第１のプレートと、前記回路
基板の第２の面に第２の半導体素子を実装する位置に開
口部を有する第２のプレートとを備え、前記回路基板の
前記第１の面に前記第１のプレートが、前記第２の面に
前記第２のプレートがそれぞれ当接された半導体実装対
象中間構造体であって、前記第１のプレートの各フレー
ムとそれらに対向する前記第２のプレートの各フレーム
とは少なくとも一部が重なっていることを特徴とする半
導体実装対象中間構造体である。
【００１７】また、第２の本発明（請求項２に対応）
は、前記回路基板の前記第２の面の開口部に対応する位
置に突起部を有し、前記突起部が前記回路基板の第２の
面に当接する第３のプレートを備え、前記第３のプレー
トは、前記第１の半導体を実装する際に用いられること
を特徴とする第１の本発明に記載の半導体実装対象中間
構造体である。
【００１８】また、第３の本発明（請求項３に対応）
は、 前記回路基板の前記第１の面の開口部に対応する
位置に突起部を有し、前記突起部には、前記第１の半導
体が実装されている位置に座ぐり構造が設けられてお
り、前記突起部が前記回路基板の第１の面に当接する第
４のプレートを備え、前記第４のプレートは、前記第２
の半導体を実装する際に用いられることを特徴とする第
２の本発明に記載の半導体実装対象中間構造体である。
【００１９】また、第４の本発明（請求項４に対応）
は、前記座ぐり構造の深さは、前記回路基板表面から前
記第１の半導体素子の裏面までの高さ以上であることを
特徴とする第３の本発明に記載の半導体実装対象中間構
造体である。
【００２０】また、第５の本発明（請求項５に対応）
は、回路基板の第１の面と第２の面にそれぞれ第１及び
第２の半導体素子をフリップチップ実装する半導体装置
の製造方法であって、前記回路基板の第１の面に前記第
１の半導体素子を実装する位置に開口部を有する第１の
プレートと、前記回路基板の第２の面に前記第２の半導
体素子を実装する位置に開口部を有する第２のプレート
とを、ぞれぞれ前記回路基板の前記第１の面と前記第２
の面に当接して半導体実装対象中間構造体を形成し、前
記半導体実装対象中間構造体の前記第１のプレートの各
フレームとそれらに対向する前記第２のプレートの各フ
レームとは少なくとも一部が重なっているものであり、
前記回路基板の第１の面に前記第１の半導体素子をフェ
ースダウンにて搭載して、アンダーフィル樹脂を硬化さ
せてフリップチップ実装し、前記半導体実装対象中間構
造体を反転させた後、前記回路基板の第２の面に前記第
２の半導体素子をフェースダウンにて搭載して、アンダ
ーフィル樹脂を硬化させてフリップ実装することを特徴
とする半導体装置の製造方法である。
【００２１】また、第６の本発明（請求項６に対応）
は、前記第１の半導体を搭載する際、前記回路基板の前
記第２の面の開口部に対応する位置に突起部を有する第
３のプレートを前記回路基板の第２の面に当接させるこ
とを特徴とする第５の本発明に記載の半導体装置の製造
方法である。
【００２２】また、第７の本発明（請求項７に対応）
は、前記第２の半導体素子を搭載する際、前記第１の半
導体素子が実装された位置に座ぐり構造を設けた突起を
前記回路基板の前記第１の面の開口部に対応する位置に
有する第４のプレートを前記回路基板の第１の面に当接
させることを特徴とする第５または６の本発明に記載の
半導体装置の製造方法である。
【００２３】また、第８の本発明（請求項８に対応）
は、回路基板の第１の面と第２の面の両面にそれぞれ半
導体素子をフリップチップ実装する半導体装置の製造方
法であって、前記両面に搭載する半導体素子のサイズが
異なっており、前記両面に前記半導体素子を搭載する位
置が重なっている場合、前記回路基板の第１の面にサイ
ズの小さい方の前記半導体素子をフェースダウンにて搭
載して、アンダーフィル樹脂を硬化させてフリップチッ
プ実装し、前記回路基板を反転させた後、前記回路基板
の第２の面にサイズの大きい方の前記半導体素子をフェ
ースダウンにて搭載して、アンダーフィル樹脂を硬化さ
せてフリップチップ実装することを特徴とする半導体装
置の製造方法である。
【００２４】また、第９の本発明（請求項９に対応）
は、回路基板の第１の面と第２の面にそれぞれ第１及び
第２の半導体素子をフリップチップ実装する半導体装置
の製造方法であって、前記回路基板の第１の面に前記第
１の半導体素子を実装する位置に開口部を有する第１の
プレートと、前記回路基板の第２の面に前記第２の半導
体素子を実装する位置に開口部を有する第２のプレート
とを、ぞれぞれ前記回路基板の前記第１の面と前記第２
の面に当接して半導体実装対象中間構造体を形成し、前
記半導体実装対象中間構造体の前記第１のプレートの各
フレームとそれらに対向する前記第２のプレートの各フ
レームとは少なくとも一部が重なっているものであり、
前記回路基板の第１の面に前記第１の半導体素子をフェ
ースダウンにて搭載後、アンダーフィル樹脂を硬化反応
率９８％以下で仮硬化させフリップチップ実装し、前記
回路基板の第２の面に前記第２の半導体素子をフェース
ダウンにて搭載後、前記アンダーフィル樹脂を完全硬化
させてフリップチップ実装することを特徴とする半導体
装置の製造方法である。
【００２５】また、第１０の本発明（請求項１０に対
応）は、回路基板の第１の面と第２の面の両面にそれぞ
れ第１及び第２の半導体素子をフリップチップ実装する
半導体装置の製造方法であって、前記回路基板の第１の
面に前記第１の半導体素子を実装する位置に開口部を有
する第１のプレートと、前記回路基板の第２の面に前記
第２の半導体素子を実装する位置に開口部を有する第２
のプレートとを、ぞれぞれ前記回路基板の前記第１の面
と前記第２の面に当接して半導体実装対象中間構造体を
形成し、前記半導体実装対象中間構造体の前記第１のプ
レートの各フレームとそれらに対向する前記第２のプレ
ートの各フレームとは少なくとも一部が重なっているも
のであり、前記回路基板の第１の面に前記第１の半導体
素子をフェースダウンにて搭載後、アンダーフィル樹脂
を硬化反応率９８％以下で仮硬化させフリップチップ実
装し、前記回路基板の第２の面に前記第２の半導体素子
をフェースダウンにて搭載後、アンダーフィル樹脂を硬
化反応率９８％以下で仮硬化させフリップチップ実装
し、前記両面のアンダーフィル樹脂を完全硬化させるこ
とを特徴とする半導体装置の製造方法である。
【００２６】また、第１１の本発明（請求項１１に対
応）は、前記回路基板の第１の面と第２の面に用いられ
る前記アンダーフィル樹脂材料の熱膨張係数およびヤン
グ率が同等であることを特徴とする第９または１０の本
発明に記載の半導体装置の製造方法である。
【００２７】また、第１２の本発明（請求項１２に対
応）は、回路基板の第１の面と第２の面にそれぞれ第１
及び第２の半導体素子をフリップチップ実装する半導体
装置の製造方法であって、前記回路基板の第１の面に前
記第１の半導体素子を実装する位置に開口部を有する第
１のプレートと、前記回路基板の第２の面に前記第２の
半導体素子を実装する位置に開口部を有する第２のプレ
ートとを、ぞれぞれ前記回路基板の前記第１の面と前記
第２の面に当接して半導体実装対象中間構造体を形成
し、前記半導体実装対象中間構造体の前記第１のプレー
トの各フレームとそれらに対向する前記第２のプレート
の各フレームとは少なくとも一部が重なっているもので
あり、前記回路基板の第１の面に前記第１の半導体素子
をフェースダウンにて搭載して電気的接続を施し、前記
半導体実装対象中間構造体を反転させた後、前記回路基
板の第２の面に前記第２の半導体素子をフェースダウン
にて搭載して電気的接続を施し、前記第１及び第２の半
導体素子と、前記回路基板との隙間にアンダーフィル樹
脂を充填後加熱硬化することを特徴とする半導体装置の
製造方法である。
【００２８】また、第１３の本発明（請求項１３に対
応）は、前記第１の半導体に電気的接続を施す際、前記
回路基板の前記第２の面の開口部に対応する位置に突起
部を有する第３のプレートを前記回路基板の第２の面に
当接させることを特徴とする第１２の本発明に記載の半
導体装置の製造方法である。
【００２９】また、第１４の本発明（請求項１４に対
応）は、前記第２の半導体素子に電気的接続を施す際、
前記第１の半導体素子が実装された位置に座ぐり構造を
設けた突起を前記回路基板の前記第１の面の開口部に対
応する位置に有する第４のプレートを前記回路基板の第
１の面に当接させることを特徴とする第１２または１３
の本発明に記載の半導体装置の製造方法である。
【００３０】また、第１５の本発明（請求項１５に対
応）は、第５〜１４の本発明のいずれか記載の半導体装
置の製造方法において、前記半導体素子と前記回路基板
間の電気的な接続は、導電性接着剤を介して接続される
構造であり、前記半導体素子と前記回路基板間に絶縁樹
脂を介在させて、前記導電性接着剤と同時に加熱硬化し
たことを特徴とする半導体装置の製造方法である。
【００３１】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照して説明する。
【００３２】（第１の実施の形態）まず、本発明の第１
の実施の形態を図面を参照して説明する。
【００３３】図１は、本発明の第１の実施の形態におけ
る半導体実装治具を用いて半導体素子を回路基板の両面
にフリップチップ実装した場合の構成を示す断面図であ
り、図２は、その斜視図である。
【００３４】図１および図２において、プレートＡ１お
よびプレートＢ２は、本実施の形態における半導体実装
治具であり、回路基板３のＡ面４に半導体素子Ａ５を実
装する位置には、前記半導体素子Ａ５と当接しないよう
に開口部６を設けたプレートＡ１が構成されており、同
じく回路基板３のＢ面７に半導体素子Ｂ８を実装する位
置には、半導体素子Ｂ８と当接しない開口部６を設けた
プレートＢ２が構成されている。
【００３５】プレートＡ１の各フレームとそれらに対向
するプレートＢ２の各フレームとは少なくとも一部が重
なっている。
【００３６】このように構成された、プレートＡ１とプ
レートＢ２との間に回路基板３を介在させることによ
り、両者のプレート荷重やビス締め等の固定手段にて、
回路基板３全体の反りと半導体素子Ａ５および半導体素
子Ｂ８がフリップチップ実装される部分の局部的な反り
を抑制することができる。
【００３７】また、プレートＡ１およびプレートＢ２
は、複数の開口部を構成した一体構造とすることで、多
数個の半導体素子をフリップチップ実装することが可能
である。
【００３８】図３は、本発明の第１の実施の形態におけ
る半導体実装治具の構成において、異なる開口部の形状
を有したプレートを用いて、半導体素子を回路基板の両
面にフリップチップ実装した場合の構成を示す断面図で
ある。
【００３９】図３に示すように、本実施の形態において
は、回路基板３のＡ面４およびＢ面７にサイズの異なる
半導体素子Ａ５または半導体素子Ｂ８の実装を行う場
合、例えば回路基板Ａ面４にサイズの小さい半導体素子
Ａ５を実装し、回路基板Ｂ面７に大きいサイズの半導体
素子Ｂ８を実装する場合は、プレートＡ１の開口部６の
形状をプレートＢ２より狭くしかつ、半導体素子Ｂ８が
実装される接合部９の裏面ａをプレートＡ１で支持す
る。この場合も、プレートＡ１の各フレームとそれらに
対向するプレートＢ２の各フレームとは少なくとも一部
が重なっている。
【００４０】従って、大きいサイズである半導体素子Ｂ
８の実装時の荷重をプレートＡ１で受けることができる
ため、回路基板３の変形を防止することが可能となり、
半導体素子Ｂ８の接続信頼性に対する影響を最小現に抑
制できる。
【００４１】図４は、本発明の第１の実施の形態におけ
る半導体実装治具の構成が突起構造を有するプレートを
用いて、半導体素子を回路基板の両面にフリップチップ
実装した場合の構成を示す断面図であり、図５はその斜
視図である。
【００４２】図４および図５に示すように、プレートＡ
１とプレートＢ２との間に回路基板３を介在させ一体構
造とし、前記プレートＢ２の開口部６に現れる回路基板
Ｂ面７を突起構造を有したプレートＣ１０で支持するこ
とにより、回路基板Ａ面４に実装される半導体素子Ａ５
の実装領域の反りがより平坦化されるとともに、剛性の
弱い回路基板を保持することができるため、実装時の荷
重等による回路基板のたわみや変形が防止できる。
【００４３】尚、プレートＣ１０の突起高さは、プレー
トＡ１またはプレートＢ２の厚みと同じであることが好
ましい。
【００４４】図６は、本発明の第１の実施の形態におけ
る半導体実装治具の構成が突起部に座ぐり構造を有する
構成を用いて、半導体素子を回路基板の両面にフリップ
チップ実装した場合の構成を示す断面図である。
【００４５】図６に示すように、プレートＣ１０の突起
部の構造が回路基板３の裏面に半導体素子が実装される
位置に座ぐり部１１を構成したプレートＤ１２を設ける
ことにより、回路基板Ａ面４と回路基板Ｂ面７に実装さ
れる配置が異なった場合や、部分的に重なるような配置
の実装に対しても簡単に実装することができかつ、回路
基板３全体の反りも合わせて矯正することができる。
【００４６】また、プレートＤ１２の座ぐり構造の深さ
は、回路基板３の面から半導体素子の裏面までの高さ以
上を有することにより、予め実装された半導体素子のダ
メージを最小現に抑えることが可能である。
【００４７】また、予め実装された半導体素子が封止完
了後の状態で強度を有している場合は、座ぐり深さは同
等の高さであることが好ましく、この場合は実装される
半導体素子の荷重をプレートＤ１２と半導体素子とで受
けるため、さらに回路基板３の変形を防止でき平坦化す
ることが可能となる。
【００４８】（第２の実施の形態）次に、本発明の第２
の実施の形態を図面を参照して説明する。上述した第１
の実施の形態と基本的に同様のものについては、同一符
号を付与し説明を省略する。
【００４９】図７は、本発明の第２の実施の形態におけ
る半導体実装治具を用いて、半導体素子を回路基板の両
面にフリップチップ実装する場合の構成および手順を示
す断面図である。
【００５０】図７に示すように、回路基板Ａ面４に半導
体素子Ａ５を実装する位置には、前記半導体素子Ａ５と
当接しないように開口部６を設けたプレートＡ１が構成
されており、同じく回路基板Ｂ面７に半導体素子Ｂ８を
実装する位置には、半導体素子Ｂ８と当接しない開口部
６を設けたプレートＢ２が構成されている。
【００５１】このように構成された、プレートＡ１とプ
レートＢ２との間に回路基板３を介在させ一体構造とし
た後、まず、回路基板Ａ面４に半導体素子Ａ５をフェー
スダウンにて搭載し、回路基板３と半導体素子との密着
強度と信頼性を高めるために、アンダーフィル樹脂１３
を充填加熱硬化させてフリップチップ実装する。
【００５２】次に、前記一体構造とした回路基板３を反
転させた後、半導体素子Ｂ８を同様の手段にてにフリッ
プチップ実装する。前述の製造方法を用いれば、回路基
板３の反りを治具で抑制した状態のまま連続して回路基
板３の両面に半導体素子を実装することがが可能とな
る。
【００５３】本実施の形態においては、プレートＡ１と
プレートＢ２の開口形状を同じ大きさで同一場所に設け
ているが、回路基板３の両面に実装される半導体素子の
形状が異なった場合においては、プレートＡ１とプレー
トＢ２の開口率が異なっていても問題はなく、大きいサ
イズの半導体素子Ａ５または半導体素子Ｂ８を実装する
際に実装部を裏面のプレートで受ける構造でも良い。
【００５４】図８は、本発明の第２の実施の形態におけ
る半導体実装治具の構成として、突起構造を有するプレ
ートを用いて、回路基板の両面に半導体素子をフリップ
チップ実装する場合の構成を示す断面図である。
【００５５】図８に示すように、プレートＡ１とプレー
トＢ２との間に回路基板３を介在し、一体構造とした、
プレートＢ２の開口部６に突起構造を有するプレートＣ
１０にて回路基板Ｂ面７を支持した後、回路基板Ａ面４
に半導体素子Ａ５をフェースダウンにて搭載し、アンダ
ーフィル樹脂１３を充填後熱硬化させてフリップチップ
実装する。
【００５６】次に、前記一体構造とした回路基板３を反
転させた後、回路基板Ｂ面７に半導体素子Ｂ８を同様に
フリップチップ実装する。
【００５７】上述の実装方法を用いることにより、半導
体素子Ａ５を実装する際には、回路基板３の裏面がプレ
ートＣ１０で受けられているため、半導体素子Ａ５の実
装荷重による変形が防止でき安定した実装が可能とな
る。
【００５８】また、回路基板Ｂ面７へ半導体素子Ｂ８を
実装する際は、先に実装した半導体素子Ａ５によって回
路基板３の剛性が得られる。
【００５９】図９は、本発明の第２の実施の形態におけ
る半導体実装治具の構成が突起構造であるプレートに、
さらに座ぐり構造を有するプレートを用いて、半導体素
子を回路基板の両面にフリップチップ実装した場合の構
成と手順を示す断面図である。
【００６０】図９に示すように、プレートＡ１とプレー
トＢ２との間に回路基板３を介在し、一体構造とした
後、プレートＢ２の開口部６に突起を有するプレートＣ
１０にて回路基板Ｂ面７を支持する。
【００６１】そして、回路基板Ａ面４に半導体素子Ａ５
をフェースダウンにて搭載し、アンダーフィル樹脂１３
を充填後熱硬化させてフリップチップ実装する。
【００６２】次に、一体構造とした回路基板３を反転さ
せた後、半導体素子Ａ５が実装された位置に座ぐり構造
を設けた突起を有するプレートＤ１２にて、回路基板Ａ
面４あるいは半導体素子Ａ５もしくは両方を支持する。
【００６３】そして、回路基板Ｂ面７に半導体素子Ｂ８
を同様にフリップチップ実装する。
【００６４】上述の製造方法によれば、半導体素子Ａ５
および半導体素子Ｂ８を実装する際に、回路基板３の裏
面を治具で支持することができるため、半導体素子の実
装荷重等による変形が抑制できるため安定した接続状態
が得ることができる。
【００６５】（第３の実施の形態）次に、本発明の第３
の実施の形態を図面を参照して説明する。上述した第２
の実施の形態と基本的に同様のものについては、同一符
号を付与し説明を省略する。 図１０は、本発明の第
３の実施の形態における、サイズの異なる半導体素子を
回路基板の両面にフリップチップ実装する場合の構成お
よび手順を示す断面図であり、図１１は、その模式図で
ある。
【００６６】図１０に示すように、プレートＣ１０で支
持させた、回路基板Ａ面４にサイズの小さい半導体素子
Ａ５をフェースダウンにて搭載し、アンダーフィル樹脂
１３を充填後熱硬化させてフリップチップ実装する。
【００６７】次に、前記回路基板３を反転させた後、サ
イズの大きい半導体素子Ｂ８を同様にフリップチップ実
装することにより、図１１に示すようにアンダーフィル
樹脂１３が熱硬化される際に発生する、半導体素子と回
路基板の反りの相関は、半導体素子の形状にともなっ
た、湾曲した反りを示す傾向がある反面、最初に小さい
サイズの半導体素子Ａ５を実装したＷの周辺以外は、比
較的平坦な箇所が存在する。この平坦部に大きいサイズ
の半導体素子Ｂ８を実装させることにより、安定した接
続状態を維持することが可能である。
【００６８】（第４の実施の形態）次に、本発明の第４
の実施の形態を図面を参照して説明する。上述した第３
の実施の形態と基本的に同様のものについては、同一符
号を付与し説明を省略する。
【００６９】図１２は、本発明の第４の実施の形態にお
ける、アンダーフィル樹脂１３の硬化条件と樹脂の硬化
反応率の関係を示したグラフであり、図１３は、硬化反
応率と実装された半導体素子反り量の関係を示したグラ
フである。
【００７０】図１２に示す硬化条件は、縦軸に硬化反応
率を横軸に硬化時間を示すと例えば、温度条件を７０
℃、９０℃、１１０℃、１３０℃、１５０℃条件下にお
けるアンダーフィル樹脂１３の硬化反応率は、硬化時間
３０分経過後を比較すると７０℃で約５５％、９０℃で
は約８０％、１１０℃では約９０％、１３０℃では約９
８％であり、１５０℃では１００％の値を示す。このよ
うに低温領域である７０℃と９０℃では、アンダーフィ
ル樹脂１３が完全硬化するまでに時間を要す。
【００７１】また、硬化反応率と半導体素子の反り量に
は相対関係があり、その一例を図１３に示す。縦軸に半
導体チップの反り量を横軸に硬化反応率を示すと例え
ば、回路基板がアラミド材の４層基板（厚み０．４ｍ
ｍ）で半導体素子のサイズが１０×１０×０．４ｍｍの
場合において、酸無水物エポキシ系の封止材を用いた場
合、硬化反応率４０％で半導体素子の反り量は０μｍ、
８０％で約７μｍ、９８％で約２５μｍ、１００％で約
３５μｍの値を示す。
【００７２】従って、半導体素子の反り量の少ない硬化
反応率８０％〜９８％の範囲で回路基板Ａ面４の実装を
行えば、回路基板Ｂ面７に半導体素子を実装する際に比
較的平坦な実装が行える。
【００７３】以上の硬化条件を用いてまず、回路基板Ａ
面４に半導体素子Ａ５をフェースダウンにて搭載後、ア
ンダーフィル樹脂１３を充填後１１０℃・３０分の熱処
理によって硬化反応率８０％で仮硬化させフリップチッ
プ実装する。
【００７４】次に回路基板Ｂ面７に半導体素子Ｂ８を同
じくフェースダウンにて搭載後、回路基板両面に実装さ
れた半導体素子のアンダーフィル樹脂１３を１５０℃・
３０分の熱処理にて硬化反応率１００％で完全硬化させ
る。これにより、最初にフリップチップ実装された半導
体素子Ａ５は仮硬化状態から完全硬化状態になり、回路
基板Ａ面４と半導体素子Ａ５の接合部に対しては、十分
な密着強度が確保される。
【００７５】このように、回路基板Ａ面４に実装される
半導体素子Ａ５のアンダーフィル樹脂１３の硬化反応率
が８０％〜９８％の範囲であれば、半導体素子Ａ５の反
り量が少ない範囲でフリップチップ実装が実現できるた
め、回路基板Ｂ面７へ実装される半導体素子Ｂ８の実装
が容易となる。
【００７６】さらに、半導体素子Ｂ８の実装後、アンダ
ーフィル樹脂１３の封止材を硬化反応率１００％で完全
硬化させることにより、接続信頼性を向上させることが
できる。
【００７７】上述の半導体チップの熱膨張係数は２〜３
ｐｐｍでり、回路基板は樹脂基板で７〜１５ｐｐｍと比
較的半導体チップの熱膨張係数に近いアラミド繊維の基
板を用いている。
【００７８】（第５の実施の形態）次に、本発明の第５
の実施の形態を説明する。上述した第４の実施の形態と
基本的に同様の硬化条件を用いているため図面は省略す
る。
【００７９】回路基板Ａ面４に半導体素子Ａ５をフェー
スダウンにて搭載後、アンダーフィル樹脂１３を硬化反
応率８０〜９８％の範囲で仮硬化させフリップチップ実
装し、次に回路基板Ｂ面７に半導体素子Ｂ８をフェース
ダウンにて搭載後、アンダーフィル樹脂１３を同様に硬
化反応率８０〜９８％の範囲で仮硬化させ、フリップチ
ップ実装した後に、両面を完全硬化させる。
【００８０】このことにより、回路基板Ａ面４と半導体
素子Ａ５および回路基板Ｂ面７と半導体素子Ｂ８が同じ
物性を有するアンダーフィル樹脂１３で硬化されている
ため、両面の回路基板３にフリップチップ実装された半
導体素子の封止材を一旦、同じ硬化反応率の状態にする
ことにより、応力バランスが取れ熱応力による影響が抑
制され、信頼性が向上する。
【００８１】また、回路基板Ａ面４と回路基板Ｂ面７に
構成されるアンダーフィル樹脂１３の材料の熱膨張係数
およびヤング率が同等であることが好ましい。
【００８２】（第６の実施の形態）次に、本発明の第６
の実施の形態を図面を参照して説明する。上述した第１
の実施の形態と基本的に同様のものについては、同一符
号を付与し説明を省略する。
【００８３】図１４は、本発明の第６の実施の形態にお
ける、半導体実装治具を用いて、回路基板と半導体素子
を電気的に接続する両面フリップチップ実装の構成と手
順を示した断面図である。
【００８４】回路基板Ａ面４に半導体素子Ａ５を実装す
る位置に開口部６を有したプレートＡ１と回路基板Ｂ面
７に半導体素子Ｂ８を実装する位置に開口部６を有した
プレートＢ２との間に回路基板３を介在させて一体構造
とした後、まず、図１４に示すように回路基板Ａ面４に
接続用パターンが形成された基板ランド１４と半導体素
子Ａ５の接続端子に２段突起バンプ１５を形成し、前記
２段突起バンプ１５に導電性接着剤１６が転写された半
導体素子Ａ５をフェースダウンにて搭載後、前記導電性
接着剤１６を硬化することにより、回路基板Ａ面４と半
導体素子Ａ５の電気的接続を得ることができる。
【００８５】また、前述の導電性接着剤１６は、従来の
エポキシ系接着剤と異なり、熱衝撃時の急激な温度変化
により発生する熱応力を緩和することができるととも
に、ハンダ耐熱試験においても良好な信頼性をもつ接着
剤で接合されているため、高信頼性を得ることができ
る。
【００８６】さらに導電性接着剤１６の接着力は、１バ
ンプ当たり約３ｇ程度を有しているため、半導体素子の
取り外しが容易である。従って、半導体素子Ａ５の実装
後は、インサーキットテスター等による電気的検査によ
り、不良半導体素子および実装不良についてリペアーを
行うことができる。
【００８７】次に、前記一体構造とした回路基板３を反
転させた後、半導体素子Ｂ８を前述したプロセスと同様
に電気的接続を施す。
【００８８】その後、半導体素子Ａ５および半導体素子
Ｂ８と回路基板３の隙間にアンダーフィル樹脂１３を充
填し加熱硬化することにより、安定した接続状態を維持
することができる。
【００８９】また、図１５の斜視図および図１６の断面
図に示すように半導体素子実装前に、回路基板３の半導
体素子実装面に絶縁樹脂１７を部分的に塗布し、導電性
接着剤１６と同時に硬化することにより、半導体素子と
回路基板が仮固定されるため、装着時およびなんらかの
外部的圧力に対して接続状態を維持することができる。
【００９０】さらに、プレートＡ１とプレートＢ２との
間に回路基板３を介在させた一体構造を有するプレート
Ｂ２の開口部６に現れる、回路基板Ｂ面７の実装面裏面
を突起構造を形成したプレートＣ１０で支持した後、図
１４に示した両面フリップチップ実装と同様のプロセス
を用いて、回路基板Ａ面４に半導体素子Ａ５をフェース
ダウンにて搭載し電気的接続を施し、次に、前記一体構
造とした回路基板３を反転させた後、半導体素子Ｂ８を
前述したプロセスと同様に電気的接続を施す。
【００９１】その後、半導体素子Ａ５および半導体素子
Ｂ８と回路基板３の隙間にアンダーフィル樹脂１３を充
填し加熱硬化して半導体装置を製造する。
【００９２】上述の製造方法を用いた場合においては、
半導体素子を両面に実装した時点ではアンダーフィル樹
脂１３が充填されていないため、基板の反りがなく実装
できる。その後、両面に実装された半導体素子と回路基
板３の隙間にアンダーフィル樹脂１３を充填後同時に加
熱硬化することによって回路基板３の両面の応力バラン
スが取れ反りが発生しない。この様にして製造された半
導体装置は初期品質が良く信頼性も高いという特徴があ
る。
【００９３】さらに、プレートＡ１とプレートＢ２との
間に回路基板３を介在させた一体構造を有するプレート
Ｂ２の開口部６に現れる、回路基板Ｂ面７の実装面裏面
を突起構造を形成したプレートＣ１０にて回路基板を支
持した後、図１４に示した両面フリップチップ実装と同
様のプロセスを用いて、回路基板Ａ面４に半導体素子Ａ
５をフェースダウンにて搭載し、電気的接続を施す。次
に、前記一体構造とした回路基板３を反転させた後、半
導体素子Ａ５が実装された位置に座ぐり部１１を設け突
起構造を構成したプレートＤ１２にて、回路基板Ａ面４
あるいは半導体素子Ａ５もしくは両方を支持した後、半
導体素子Ｂ８を前述のプロセスと同様に電気的接続を施
す。
【００９４】その後、半導体素子Ａ５および半導体素子
Ｂ８と回路基板３の隙間にアンダーフィル樹脂１３を充
填後、加熱硬化することにより、回路基板Ａ面４と回路
基板Ｂ面７に実装される配置が異なった実装に対しても
簡単に実装することができる。
【００９５】さらに、本発明に実施の形態例２〜６のい
ずれか記載の製造方法は、半導体素子と回路基板間の電
気的な接続は導電性接着剤１６を介する構造であり、か
つ、半導体素子と回路基板間に絶縁樹脂１７を介在させ
て、導電性接着剤１６と同時に加熱硬化するものであ
る。
【００９６】尚、本実施例の説明において、半導体素子
の実装方法として両面フリップチップ構成で説明した
が、片面はフェースアップによるベアーチップ実装方式
でも問題はない。また、ＡＣＦやＣ４のような実装形態
でも構わない。
【００９７】さらに、本実施の形態の回路基板Ａ面は本
発明の回路基板の第１の面の例であり、本実施の形態の
回路基板Ｂ面は本発明の回路基板の第２の面の例であ
り、本実施の形態の半導体素子Ａは本発明の第１の半導
体素子の例であり、本実施の形態の半導体素子Ｂは本発
明の第２の半導体素子の例であり、本実施の形態のプレ
ートＡ、Ｂ、Ｃ、Ｄはそれぞれ本発明の第１、第２、第
３、第４のプレートの例であり、本実施の形態の一体構
造は本発明の半導体実装対象中間構造体の例である。
【００９８】このように、本発明の半導体実装対象中間
構造体と半導体装置の製造方法は、回路基板のＡ面およ
びＢ面と半導体素子ＡまたはＢを実装する位置に開口部
を有したプレートＡとプレートＢとの間に回路基板を介
在し、一体構造を構成することにより、回路基板の反り
を抑制した状態で、両面に半導体素子をフリップチップ
実装することができ、高い接続信頼性を得ることができ
る。
【００９９】さらに、プレートの開口部に、突起構造を
有するプレートを配置することによって、回路基板の裏
面を支持できるため、回路基板の表面に実装される半導
体素子の実装荷重等によって生じる回路基板の変形が防
止でき、実装の信頼性をより向上させることができる。
【０１００】さらに、回路基板のＡ面およびＢ面にサイ
ズの異なる半導体素子ＡまたはＢの実装を行う場合は、
プレートＡの開口部の形状をプレートＢより狭くしか
つ、半導体素子Ｂが実装される接合部の裏面をプレート
Ａで支持することにより、大きいサイズである半導体素
子Ｂの接続信頼性に対する影響を最小現に抑制できる。
【０１０１】また、最初に小さいサイズの半導体素子を
実装した周辺以外は、比較的平坦である特徴を用いて、
回路基板の裏面の平坦部に大きいサイズの半導体素子Ｂ
とを両面実装させることにより、安定した接続状態を維
持することが可能である。
【０１０２】さらに、上述のアンダーフィル樹脂は、硬
化反応率と半導体素子の反り量には、相対関係があるた
め、半導体素子の反り量の少ない硬化反応率８０％〜９
８％の範囲で仮硬化させたることで基板の反りを減少さ
せることができ、裏面へ半導体素子を実装後両面のアン
ダーフィル樹脂を完全硬化することで半導体素子のフリ
ップチップ両面実装を容易にすることができる。
【０１０３】また、回路基板へ両面実装された半導体素
子を同じ硬化反応率を示す８０〜９８％のアンダーフィ
ル樹脂で仮硬化させた後、１００％の硬化反応率で完全
硬化させることにより、反りの少ない状態で実装できか
つ、応力バランスの取れた状態でアンダーフィル樹脂を
硬化できる。このように封止材を一旦同じ硬化反応率の
状態にすることにより、応力バランスが取れ熱応力によ
る影響が抑制され信頼性が向上する。
【０１０４】さらに、上述の回路基板と半導体素子を電
気的に接合させる導電性接着剤は、従来のエポキシ系接
着剤と異なり、熱衝撃時の急激な温度変化により発生す
る熱応力を緩和することが可能な接着剤で接合されてい
るため、高信頼性を得ることができるとともに、１バン
プ当たり約３ｇ程度を有しているため、半導体素子の取
り外しが容易であり実装後は、インサーキットテスター
等の電気的検査により、不良があればリペアーを行うこ
とができる。
【０１０５】また、回路基板に絶縁樹脂からなる仮止め
剤を半導体素子の実装領域の一部に塗布後、半導体素子
を実装して導電性接着剤と同時に硬化することにより、
半導体素子と回路基板が仮止め剤によって仮固定される
ため、装着時およびなんらかの外部的圧力に対して接続
状態を維持することができる。
【０１０６】
【発明の効果】以上説明したところから明らかなよう
に、本発明は薄板で剛性が低い回路基板上へ半導体素子
を両面重なるように配して、両面ベアーチップ実装がで
きる半導体実装対象中間構造体と半導体装置の製造方法
を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体実装治具の
一例を示す断面図である。
【図２】本発明の実施の形態における半導体実装治具の
斜視図である。
【図３】本発明の実施の形態における半導体実装治具が
他の手段で構成した断面図である。
【図４】本発明の実施の形態における半導体実装治具
に、さらに突起構造のプレートを構成させた一例を示す
断面図である。
【図５】本発明の実施の形態における半導体実装治具を
示す斜視図である。
【図６】本発明の実施の形態における半導体実装治具で
ある突起構造のプレートにさらに座ぐり部を構成させた
一例を示す断面図である。
【図７】本発明の実施の形態における半導体実装治具を
用いて実装する場合における製造工程の一例を示す断面
図である。
【図８】本発明の実施の形態における半導体実装治具
に、さらに突起構造のプレートを用いて実装する場合に
おける製造工程を示す断面図である。
【図９】本発明の実施の形態における突起構造のプレー
トに、さらに座ぐり部を構成させた半導体実装治具を用
いて実装する場合における製造工程を示す断面図であ
る。
【図１０】本発明の実施の形態における半導体実装治具
が異なった形状を有するプレートを用いて実装する場合
における製造工程を示す断面図である。
【図１１】本発明の実施の形態における両面フリップチ
ップ実装をする場合の回路基板の反り状態を示す模式図
である。
【図１２】本発明の実施の形態におけるアンダーフィル
樹脂の硬化反応条件を示す相関図である。
【図１３】本発明の実施の形態におけるアンダーフィル
樹脂の硬化反応率と半導体素子の反り量を示す相関図で
ある。
【図１４】本発明の実施の形態における回路基板と半導
体素子を電気的に接続する構成を示した断面図である。
【図１５】本発明の実施の形態における回路基板に絶縁
樹脂を塗布し、仮固定する場合の構成を示した製造工程
の斜視図である。
【図１６】本発明の実施の形態における仮固定法の構成
を示した断面図である。
【図１７】従来の半導体実装治具とその製法手順の一例
を示す断面図である。
【図１８】従来の回路基板の両面にフリップチップ実装
する場合の説明用の断面図である。
【図１９】従来の回路基板の片面にフリップチップ実装
する場合に発生する基板変形を示した模式図である。
【符号の説明】
１ プレートＡ ２ プレートＢ ３ 回路基板 ４ 回路基板Ａ面 ５ 半導体素子Ａ ６ 開口部 ７ 回路基板Ｂ面 ８ 半導体素子Ｂ ９ 接合部 １０ プレートＣ １１ 座ぐり部 １２ プレートＤ １３ アンダーフィル樹脂 １４ 基板ランド １５ ２段突起バンプ １６ 導電性接着剤 １７ 絶縁樹脂 １８ 溝加工部 １９ 取り付けビス ２０ 規制ピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白石 司 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 祐伯 聖 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 天見 和由 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開2000−3922（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路基板と、 前記回路基板の第１の面に第１の半導体素子を実装する
    位置に開口部を有する第１のプレートと、 前記回路基板の第２の面に第２の半導体素子を実装する
    位置に開口部を有する第２のプレートとを備え、 前記回路基板の前記第１の面に前記第１のプレートが、
    前記第２の面に前記第２のプレートがそれぞれ当接され
    た半導体実装対象中間構造体であって、 前記第１のプレートの各フレームとそれらに対向する前
    記第２のプレートの各フレームとは少なくとも一部が重
    なっていることを特徴とする半導体実装対象中間構造
    体。
  2. 【請求項２】 前記回路基板の前記第２の面の開口部に
    対応する位置に突起部を有し、前記突起部が前記回路基
    板の第２の面に当接する第３のプレートを備え、 前記第３のプレートは、前記第１の半導体を実装する際
    に用いられることを特徴とする請求項１記載の半導体実
    装対象中間構造体。
  3. 【請求項３】 前記回路基板の前記第１の面の開口部に
    対応する位置に突起部を有し、前記突起部には、前記第
    １の半導体が実装されている位置に座ぐり構造が設けら
    れており、前記突起部が前記回路基板の第１の面に当接
    する第４のプレートを備え、 前記第４のプレートは、前記第２の半導体を実装する際
    に用いられることを特徴とする請求項２記載の半導体実
    装対象中間構造体。
  4. 【請求項４】 前記座ぐり構造の深さは、前記回路基板
    表面から前記第１の半導体素子の裏面までの高さ以上で
    あることを特徴とする請求項３記載の半導体実装対象中
    間構造体。
  5. 【請求項５】 回路基板の第１の面と第２の面にそれぞ
    れ第１及び第２の半導体素子をフリップチップ実装する
    半導体装置の製造方法であって、 前記回路基板の第１の面に前記第１の半導体素子を実装
    する位置に開口部を有する第１のプレートと、前記回路
    基板の第２の面に前記第２の半導体素子を実装する位置
    に開口部を有する第２のプレートとを、ぞれぞれ前記回
    路基板の前記第１の面と前記第２の面に当接して半導体
    実装対象中間構造体を形成し、 前記半導体実装対象中間構造体の前記第１のプレートの
    各フレームとそれらに対向する前記第２のプレートの各
    フレームとは少なくとも一部が重なっているものであ
    り、 前記回路基板の第１の面に前記第１の半導体素子をフェ
    ースダウンにて搭載して、アンダーフィル樹脂を硬化さ
    せてフリップチップ実装し、 前記半導体実装対象中間構造体を反転させた後、前記回
    路基板の第２の面に前記第２の半導体素子をフェースダ
    ウンにて搭載して、アンダーフィル樹脂を硬化させてフ
    リップ実装することを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 前記第１の半導体を搭載する際、前記回
    路基板の前記第２の面の開口部に対応する位置に突起部
    を有する第３のプレートを前記回路基板の第２の面に当
    接させることを特徴とする請求項５記載の半導体装置の
    製造方法。
  7. 【請求項７】 前記第２の半導体素子を搭載する際、前
    記第１の半導体素子が実装された位置に座ぐり構造を設
    けた突起を前記回路基板の前記第１の面の開口部に対応
    する位置に有する第４のプレートを前記回路基板の第１
    の面に当接させることを特徴とする請求項５または６に
    記載の半導体装置の製造方法。
  8. 【請求項８】 回路基板の第１の面と第２の面の両面に
    それぞれ半導体素子をフリップチップ実装する半導体装
    置の製造方法であって、 前記両面に搭載する半導体素子のサイズが異なってお
    り、前記両面に前記半導体素子を搭載する位置が重なっ
    ている場合、 前記回路基板の第１の面にサイズの小さい方の前記半導
    体素子をフェースダウンにて搭載して、アンダーフィル
    樹脂を硬化させてフリップチップ実装し、 前記回路基板を反転させた後、前記回路基板の第２の面
    にサイズの大きい方の前記半導体素子をフェースダウン
    にて搭載して、アンダーフィル樹脂を硬化させてフリッ
    プチップ実装することを特徴とする半導体装置の製造方
    法。
  9. 【請求項９】 回路基板の第１の面と第２の面にそれぞ
    れ第１及び第２の半導体素子をフリップチップ実装する
    半導体装置の製造方法であって、前記回路基板の第１の面に前記第１の半導体素子を実装
    する位置に開口部を有する第１のプレートと、前記回路
    基板の第２の面に前記第２の半導体素子を実装する位置
    に開口部を有する第２のプレートとを、ぞれぞれ前記回
    路基板の前記第１の面と前記第２の面に当接して半導体
    実装対象中間構造体を形成し、 前記半導体実装対象中間構造体の前記第１のプレートの
    各フレームとそれらに対向する前記第２のプレートの各
    フレームとは少なくとも一部が重なっているものであ
    り、 前記回路基板の第１の面に前記第１の半導体素子をフェ
    ースダウンにて搭載後、アンダーフィル樹脂を硬化反応
    率９８％以下で仮硬化させフリップチップ実装し、 前記回路基板の第２の面に前記第２の半導体素子をフェ
    ースダウンにて搭載後、前記アンダーフィル樹脂を完全
    硬化させてフリップチップ実装することを特徴とする半
    導体装置の製造方法。
  10. 【請求項１０】 回路基板の第１の面と第２の面の両面
    にそれぞれ第１及び第２の半導体素子をフリップチップ
    実装する半導体装置の製造方法であって、前記回路基板の第１の面に前記第１の半導体素子を実装
    する位置に開口部を有する第１のプレートと、前記回路
    基板の第２の面に前記第２の半導体素子を実装する位置
    に開口部を有する第２のプレートとを、ぞれぞれ前記回
    路基板の前記第１の面と前記第２の面に当接して半導体
    実装対象中間構造体を形成し、 前記半導体実装対象中間構造体の前記第１のプレートの
    各フレームとそれらに対向する前記第２のプレートの各
    フレームとは少なくとも一部が重なっているものであ
    り、 前記回路基板の第１の面に前記第１の半導体素子をフェ
    ースダウンにて搭載後、アンダーフィル樹脂を硬化反応
    率９８％以下で仮硬化させフリップチップ実装し、 前記回路基板の第２の面に前記第２の半導体素子をフェ
    ースダウンにて搭載後、アンダーフィル樹脂を硬化反応
    率９８％以下で仮硬化させフリップチップ実装し、 前記両面のアンダーフィル樹脂を完全硬化させることを
    特徴とする半導体装置の製造方法。
  11. 【請求項１１】 前記回路基板の第１の面と第２の面に
    用いられる前記アンダーフィル樹脂材料の熱膨張係数お
    よびヤング率が同等であることを特徴とする請求項９ま
    たは１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 回路基板の第１の面と第２の面にそれ
    ぞれ第１及び第２の半導体素子をフリップチップ実装す
    る半導体装置の製造方法であって、 前記回路基板の第１の面に前記第１の半導体素子を実装
    する位置に開口部を有する第１のプレートと、前記回路
    基板の第２の面に前記第２の半導体素子を実装する位置
    に開口部を有する第２のプレートとを、ぞれぞれ前記回
    路基板の前記第１の面と前記第２の面に当接して半導体
    実装対象中間構造体を形成し、 前記半導体実装対象中間構造体の前記第１のプレートの
    各フレームとそれらに対向する前記第２のプレートの各
    フレームとは少なくとも一部が重なっているものであ
    り、 前記回路基板の第１の面に前記第１の半導体素子をフェ
    ースダウンにて搭載して電気的接続を施し、 前記半導体実装対象中間構造体を反転させた後、前記回
    路基板の第２の面に前記第２の半導体素子をフェースダ
    ウンにて搭載して電気的接続を施し、 前記第１及び第２の半導体素子と、前記回路基板との隙
    間にアンダーフィル樹脂を充填後加熱硬化することを特
    徴とする半導体装置の製造方法。
  13. 【請求項１３】 前記第１の半導体に電気的接続を施す
    際、前記回路基板の前記第２の面の開口部に対応する位
    置に突起部を有する第３のプレートを前記回路基板の第
    ２の面に当接させることを特徴とする請求項１２記載の
    半導体装置の製造方法。
  14. 【請求項１４】 前記第２の半導体素子に電気的接続を
    施す際、前記第１の半導体素子が実装された位置に座ぐ
    り構造を設けた突起を前記回路基板の前記第１の面の開
    口部に対応する位置に有する第４のプレートを前記回路
    基板の第１の面に当接させることを特徴とする請求項１
    ２または１３に記載の半導体装置の製造方法。
  15. 【請求項１５】 請求項５〜１４のいずれか記載の半導
    体装置の製造方法において、前記半導体素子と前記回路
    基板間の電気的な接続は、導電性接着剤を介して接続さ
    れる構造であり、 前記半導体素子と前記回路基板間に絶縁樹脂を介在させ
    て、前記導電性接着剤と同時に加熱硬化したことを特徴
    とする半導体装置の製造方法。
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