JP7343271B2 - 半導体素子、および半導体素子の製造方法 - Google Patents
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Description
図1~図10に基づき、本発明の第1実施形態にかかる半導体素子A10について説明する。これらの図に示す半導体素子A10は、素子本体10、パッシベーション膜21、複数の電極31、複数の試験電極32、および表面保護膜41を備える。
図20~図30に基づき、本発明の第2実施形態にかかる半導体素子A20について説明する。これらの図において、先述した半導体素子A10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
10:素子本体
10A:主面
10B:裏面
10C:第1側面
10D:第2側面
10E:中間面
10F:境界
10G:第3側面
11:半導体基板
12:機能層
13:陥入部
131:欠片
21:パッシベーション膜
211:凹部
31:電極
32:試験電極
32A:端面
41:表面保護膜
411:開口
81:素子連続体
81A:主面
81B:裏面
82:パッシベーション膜
821:貫通部
83:表面保護膜
831:開口
84:第1レーザ
84A:第1円状領域
84B:第2円状領域
85:第2レーザ
85A:帯状領域
86:溝
87:ダイシングブレード
G:間隔
L1,L2:照射寸法
z:厚さ方向
x:第1方向
y:第2方向
Claims (15)
- 厚さ方向を向く主面と、前記厚さ方向に対して直交する方向を向き、かつ前記主面につながる第1側面と、を有する素子本体と、
前記主面の上に配置され、かつ前記主面と前記第1側面との境界に隣接する試験電極と、
前記主面を覆うパッシベーション膜と、を備え、
前記素子本体には、前記境界を跨ぎ、かつ前記主面および前記第1側面の双方から凹む複数の陥入部が設けられており、
前記複数の陥入部は、前記境界に沿って配列されており、
前記パッシベーション膜には、前記パッシベーション膜の外縁から内方に向けて凹み、かつ前記パッシベーション膜を前記厚さ方向に貫通する複数の凹部が設けられており、
前記厚さ方向に視て、前記複数の凹部は、前記複数の陥入部に個別に重なっており、
前記素子本体は、前記厚さ方向において前記主面とは反対側を向く裏面と、前記厚さ方向に対して直交する方向を向き、かつ前記裏面につながる第2側面と、前記第1側面と前記第2側面とにつながる中間面と、を有し、
前記厚さ方向に視て、前記第2側面は、前記第1側面よりも外方に位置する領域を含み、
前記厚さ方向に視て、前記中間面は、枠状である、半導体素子。 - 厚さ方向を向く主面と、前記厚さ方向に対して直交する方向を向き、かつ前記主面につながる第1側面と、を有する素子本体と、
前記主面の上に配置され、かつ前記主面と前記第1側面との境界に隣接する試験電極と、
前記主面を覆うパッシベーション膜と、を備え、
前記素子本体には、前記境界を跨ぎ、かつ前記主面および前記第1側面の双方から凹む複数の陥入部が設けられており、
前記複数の陥入部は、前記境界に沿って配列されており、
前記パッシベーション膜には、前記パッシベーション膜の外縁から内方に向けて凹み、かつ前記パッシベーション膜を前記厚さ方向に貫通する複数の凹部が設けられており、
前記厚さ方向に視て、前記複数の凹部は、前記複数の陥入部に個別に重なっており、
前記素子本体は、前記厚さ方向において前記主面とは反対側を向く裏面と、前記厚さ方向に対して直交する方向を向き、かつ前記裏面につながる第2側面と、前記第1側面と前記第2側面とにつながる中間面と、を有し、
前記厚さ方向に視て、前記第2側面は、前記第1側面よりも外方に位置する領域を含み、
前記厚さ方向に視て、前記中間面は、前記厚さ方向に対して互いに離間した一対の領域を含む、半導体素子。 - 前記厚さ方向に視て、前記複数の凹部は、前記複数の陥入部を個別に包含している、請求項1または2に記載の半導体素子。
- 前記中間面は、粗面である、請求項1ないし3のいずれかに記載の半導体素子。
- 前記中間面は、前記素子本体の内方に向けて凹状である、請求項4に記載の半導体素子 。
- 前記複数の陥入部の各々の前記厚さ方向に対して直交する方向に沿った断面積は、前記主面から前記裏面にかけて徐々に小である、請求項1ないし5のいずれかに記載の半導体素子。
- 前記複数の陥入部の少なくともいずれかには、前記素子本体の欠片が付着している、請求項1ないし6のいずれかに記載の半導体素子。
- 前記試験電極は、前記厚さ方向に対して直交する方向において前記素子本体の外方を向く端面を有し、
前記端面は、露出している、請求項1ないし7のいずれかに記載の半導体素子。 - 前記素子本体は、前記裏面を含む半導体基板と、前記主面を含み、かつ前記半導体基板に積層された機能層と、を有し、
前記試験電極は、前記機能層に導通しており、
前記半導体基板および前記機能層は、それぞれ前記第1側面の一部を含む、請求項1ないし8のいずれかに記載の半導体素子。 - 前記複数の陥入部は、前記半導体基板の内部に到達している、請求項9に記載の半導体素子。
- 前記主面の上に配置され、かつ前記パッシベーション膜に囲まれるとともに、前記機能層に導通する複数の電極と、
前記パッシベーション膜を覆い、かつ前記複数の電極の周囲に位置する表面保護膜と、をさらに備える、請求項9または10に記載の半導体素子。 - 厚さ方向を向く主面を有する素子連続体の上に試験電極を形成する工程と、
前記主面から凹み、かつ前記厚さ方向に対して直交する第1方向に延びる溝を、前記試験電極を分断しつつ前記素子連続体に形成する工程と、
前記溝にダイシングブレードを前記厚さ方向に向けて挿入することにより、前記第1方向に沿って前記素子連続体を切断する工程と、を備え、
前記溝を形成する工程は、第1除去工程および第2除去工程を含み、
前記第1除去工程では、前記厚さ方向に視て前記第1方向に所定の間隔で配列された複数の第1円状領域と、前記厚さ方向に視て前記第1方向に所定の間隔で配列され、かつ前記厚さ方向および前記第1方向の双方に対して直交する第2方向に前記複数の第1円状領域から離間した複数の第2円状領域と、の各々に第1レーザを照射することにより、前記複数の第1円状領域、および前記複数の第2円状領域に重なる前記素子連続体の一部と、前記複数の第1円状領域、および前記複数の第2円状領域の少なくともいずれかに重なる前記試験電極と、を除去し、
前記第2除去工程では、前記厚さ方向に視て前記第1方向に延び、かつ前記複数の第1円状領域と前記複数の第2円状領域との相互につながる帯状領域に第2レーザを照射することにより、前記帯状領域に重なる前記素子連続体の一部および前記試験電極を除去する、半導体素子の製造方法。 - 前記第1レーザの前記第2方向における照射寸法は、前記第2レーザの前記第2方向における照射寸法よりも小である、請求項12に記載の半導体素子の製造方法。
- 前記第1レーザの出力は、前記第2レーザの出力よりも小である、請求項13に記載の半導体素子の製造方法。
- 前記複数の第1円状領域の各々の大きさはいずれも等しく、
前記複数の第2円状領域の各々の大きさはいずれも等しい、請求項14に記載の半導体素子の製造方法。
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