CN102195614A - 静电放电保护电路的延迟电路及其保护的方法和集成电路 - Google Patents
静电放电保护电路的延迟电路及其保护的方法和集成电路 Download PDFInfo
- Publication number
- CN102195614A CN102195614A CN2010101597721A CN201010159772A CN102195614A CN 102195614 A CN102195614 A CN 102195614A CN 2010101597721 A CN2010101597721 A CN 2010101597721A CN 201010159772 A CN201010159772 A CN 201010159772A CN 102195614 A CN102195614 A CN 102195614A
- Authority
- CN
- China
- Prior art keywords
- transistor
- voltage
- end points
- esd protection
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims description 59
- 230000005669 field effect Effects 0.000 claims description 31
- 230000003068 static effect Effects 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 24
- 229910044991 metal oxide Inorganic materials 0.000 claims description 23
- 150000004706 metal oxides Chemical class 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 10
- 239000000725 suspension Substances 0.000 claims description 10
- 230000001052 transient effect Effects 0.000 claims description 5
- 230000008676 import Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 7
- 101100400452 Caenorhabditis elegans map-2 gene Proteins 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011002 quantification Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明是有关于一种静电放电保护电路的延迟电路及其保护的方法和集成电路，是用于静电保护的具有增加RC延迟时间的RC电路。此电路使用N型金属氧化物半导体场效应晶体管和P型金属氧化物半导体场效应晶体管，从而使用相对较小的布局面积就可以产生一较大的等效电阻。
Description
技术领域
本发明涉及一种集成电路，特别是涉及一种集成电路的静电放电保护电路的延迟电路及提供静电放电保护的方法和集成电路。
背景技术
在集成电路中的半导体装置容易受到由静电放电所造成的损害。经由人体接触放电于晶粒级(Chip-Level)和电路板级(Board-Level)的电路时可以产生巨大的静电电压。这种电路在设计中可以包含一静电保护电路以提升装置的可靠性。
静电放电经常会出现在一电路的电压源端点上，例如是漏极电压源(VDD)线10上。虽然静电放电电压可能会很大，但是他们的特征是非常短的上升或下降时间，因此静电放电保护电路或许无法直接反应来自一静电放电源的快速变动。因此，或许可以使用一个RC延迟电路连接至一装置的漏极电压源线上，使得此保护电路有足够长的开启时间，将静电放电由漏极导至接地线。
在集成电路中制造一电阻会造成需要在电阻值与晶片面积的使用之间作取舍，欲达成较大延迟需要大电阻，而大电阻值则需要较大晶片面积。因此，某些先前技术尝试产生一静电放电保护器的延迟电路其使用晶体管来取代电阻。然而，晶体管的等效电阻是非常小的，所以利用此方案很难产生较大的延迟。
由此可见，上述现有的静电放电保护电路在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的、简单且有效率的静电放电保护电路的延迟电路及其保护的方法和集成电路，可以有效地将静电放电保护电路应用于晶片区域中，且可以提供足够的RC延迟，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的静电放电保护电路存在的缺陷，而提供一种新的静电放电保护电路的延迟电路，所要解决的技术问题是使其可以显著地改善静电放电保护电路的RC延迟，同又可以时有效地使用集成电路晶片中的面积，非常适于实用。
本发明的另一目的在于，提供一种新的集成电路，所要解决的技术问题是使其可以显著地改善静电放电保护电路的RC延迟，同时又可以有效地使用集成电路晶片中的面积，从而更加适于实用。
本发明的再一目的在于，提供一种新的提供静电放电保护的方法，所要解决的技术问题是使其可以显著地改善静电放电保护电路的RC延迟，同时又可以有效地使用集成电路晶片中的面积，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电保护电路的延迟电路，其包括：一电容器，具有一端点与一节点连接；一第一晶体管，具有一漏极端点与该节点连接；以及一第二晶体管，具有一漏极端点与该第一晶体管的栅极端点连接，且具有一栅极端点与该节点连接。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的静电放电保护电路的延迟电路，其中该电容器的该端点是一第二端点；该电容器更包含一第一端点与一电压供给线连接；该第一晶体管包含一源极端点与一参考电压线连接；该第二晶体管包含一源极端点与该电压供给线连接；以及该节点与一电压输出线连接。
前述的静电放电保护电路的延迟电路，其中所述的第一晶体管包含一源极端点与一参考电压线连接，且该延迟电路在正常操作时，该第二晶体管是在开启状态；该第一晶体管是在开启状态；该第二晶体管该源极的一电压是与该电压供给线的电压相同；以及该节点的一电压约为零。
前述的静电放电保护电路的延迟电路，其中所述的第一晶体管包含一源极端点与一参考电压线连接，该第二晶体管包含一源极端点与一电压供给线连接，且该延迟电路在一静电放电电压波动于该电压供给线发生时，该第二晶体管的该栅极暂时与该电压供给线耦接，且是在关闭状态；该第一晶体管的该栅极是浮接的，因此增加介于该第一晶体管的该漏极与该源极之间的等效电阻；以及一触发信号在相对于该参考电压线的该节点产生，该触发信号大致具有一延迟指数电压方程式型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
前述的静电放电保护电路的延迟电路，其中所述的延迟电路包含一沟通路径，且经由该路径输入该触发信号至一接触垫保护电路。
前述的静电放电保护电路的延迟电路，其中所述的延迟电路包含一沟通路径，且经由该路径输入该触发信号至一电源/接地N型金属氧化物半导体场效应晶体管静电放电保护电路。
前述的静电放电保护电路的延迟电路，其中所述的触发信号经由偶数个反向器被耦接至一N型金属氧化物半导体场效应晶体管基板升压器静电放电保护电路的输入端。
前述的静电放电保护电路的延迟电路，其中该第一晶体管是一N通道金属氧化物半导体晶体管形成于一P型井之上，且该P型井与该第一晶体管的一源极端点连接；以及该第二晶体管是一P通道金属氧化物半导体晶体管形成于一N型井之上，且该N型井与该第二晶体管的一源极端点连接。
前述的静电放电保护电路的延迟电路，其中所述的第一晶体管具有一源极端点与一电压供给线连接，该第二晶体管包含一源极端点与一参考电压线连接，该电容器的该端点为一第二端点，且该电容器更包含一第一端点与该参考电压线连接，且该延迟电路更包含一反向器具有一输入端点与该节点连接，及一输出端点与一电压输出线连接，其耦接以提供一信号至该静电放电保护电路。
前述的静电放电保护电路的延迟电路，其中在一静电放电电压波动于该电压供给线发生时，该第二晶体管是在关闭状态；该第一晶体管是在关闭状态具有源极与漏极端点间的一等效电阻；该反向器的该输入端点的一电压相对于该参考电压线的该电压大致具有一延迟指数型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
前述的静电放电保护电路的延迟电路，其中所述的电压输出线与该静电放电保护电路耦接，且该电压输出线的该信号触发该静电放电保护电路。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种集成电路，其包含以上所述的延迟电路及与其耦接的该静电放电保护电路，以自该节点接收一信号。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中该电容器的该端点是一第二端点；该电容器更包含一第一端点与一电压供给线连接；该第一晶体管包含一源极端点与一参考电压线连接；该第二晶体管包含一源极端点与该电压供给线连接；以及该节点与一电压输出线连接。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种集成电路，其包括：一电容器，具有一端点与一电压输出线连接；第一及第二晶体管，分别将其的漏极和栅极端点连接在一起，且该第一晶体管的漏极与该电压输出线连接；以及一静电放电保护电路与该电压输出线耦接。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中所述的静电放电保护电路经过一反向器与该电压输出线耦接。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种提供静电放电保护的方法，其包括：提供一电容器、一第一晶体管、一第二晶体管及一静电放电保护电路；耦接该电容器的一端点、该第一晶体管的漏极端点与该第二晶体管栅极端点在一起而构成一节点；连接该第一晶体管的栅极端点与该第二晶体管的漏极端点，其中该电容器、该第一晶体管及该第二晶体管构成一延迟电路；以及耦接该延迟电路的该节点与该静电放电保护电路。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的提供静电放电保护的方法，其中所述的第一晶体管包含一源极端点与一参考电压线连接及该第二晶体管包含一源极端点与一电压供给线连接，其中：在正常操作时，(a)该第一晶体管是在开启状态，(b)该第二晶体管该栅极的一电压是与该参考电压线的电压相同，(c)一电压输出线的一电压约为零；以及在一静电放电电压波动于该电压供给线发生时，(a)该第二晶体管的该栅极暂时与该电压供给线耦接，且是在关闭状态，(b)该第一晶体管的该栅极是浮接的，因此增加介于该第一晶体管的该漏极与该源极之间的等效电阻；以及(c)一触发信号在相对于该参考电压线的该节点产生，该触发信号大致具有一延迟指数电压方程式型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
前述的提供静电放电保护的方法，其中所述的第一晶体管包含一源极端点与以电压供给线连接，该第二晶体管包含一源极端点与一参考电压线连接，该电容器的该端点为一第二端点，且该电容器更包含一第一端点与该参考电压线连接，且该延迟电路更包含一反向器具有一输入端点与该节点连接，及一输出端点与一电压输出线连接，其耦接以提供一信号至该静电放电保护电路，其中当一静电放电电压波动于该电压供给线发生时：该第二晶体管是在关闭状态；该第一晶体管是在关闭状态具有源极与漏极端点间的一等效电阻；以及该反向器的该输入端点的一电压相对于该参考电压线的该电压大致具有一延迟指数型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为达到上述目的，本发明提供了一种静电放电保护电路，其包括一使用两个晶体管的新颖RC延迟电路。本发明此处所揭露的RC延迟电路包含一电容器，其具有一端点与一节点连接。此RC延迟电路还包含一第一晶体管，具有一漏极端点与该节点连接，及一第二晶体管，具有一栅极端点与该节点连接。该电容器的该端点是一第二端点。该电容器更包含一第一端点与一电压供给线连接，该第一晶体管包含一源极端点与一参考电压线连接，该第二晶体管包含一源极端点与该电压供给线连接，且该节点与一电压输出线连接。
该第一晶体管包含一源极端点与一参考电压线连接，且该延迟电路根据下述在正常操作时安排、组态及操作成：该第二晶体管是在开启状态，该第一晶体管是在开启状态，该第二晶体管该源极的一电压是与该电压供给线的电压相同；且该节点的一电压约为零。
该第一晶体管包含一源极端点与一参考电压线连接，该第二晶体管包含一源极端点与该电压供给线连接，且该延迟电路根据下述在一静电放电电压波动于该电压供给线发生时：该第二晶体管的该栅极暂时与该电压供给线耦接，且是在关闭状态，该第一晶体管的该栅极是浮接的，因此增加介于该第一晶体管的该漏极与该源极之间的等效电阻，以及一触发信号于相对于该参考电压线的该节点产生，该触发信号大致具有一延迟指数电压方程式型态，其具有一等于该电容器的电容值与该第一晶体管的等效电阻乘积的一时间常数。
借由上述技术方案，本发明静电放电保护电路的延迟电路及其保护的方法和集成电路至少具有下列优点及有益效果：本发明可以显著地改善静电放电保护电路的RC延迟，同时又可以有效地使用集成电路晶片中的面积。
综上所述，本发明是有关于一种静电放电保护电路的延迟电路及其保护的方法和集成电路，是用于静电保护的具有增加RC延迟时间的RC电路。此电路使用N型金属氧化物半导体场效应晶体管和P型金属氧化物半导体场效应晶体管，从而使用相对较小的布局面积就可以产生一较大的等效电阻。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A是现有习知技艺RC延迟电路的简要方框示意图。
图1AA是图1A中现有习知技艺RC延迟电路回应一个大的正的非常短的静电放电脉冲而产生的一典型波形图。
图1B是另一种使用N通道MOS晶体管的RC延迟电路的简要方框示意图。
图1C是另一种使用N通道MOS晶体管的RC延迟电路的简要方框示意图。
图2是根据本发明一实施例使用一NMOS晶体管和P通道MOS晶体管的一RC延迟电路的简要方框示意图。
图3是NMOS晶体管的端点命名规则的示意图。
图4是PMOS晶体管的端点命名规则的示意图。
图5A是将图1C和图2实施例的相对延迟时间表现作相对比较的一量化图。
图5B是显示由图2实施例使用一组晶体管参数所达成的延迟时间表现的示意图。
图5C是显示由图2实施例使用另一组晶体管参数所达成的延迟时间表现的示意图。
图6是显示图2中实施例使用于一输入垫保护电路的应用图。
图7是显示图2中实施例使用于一电源/接地N型金属氧化物半导体场效应晶体管保护电路的应用图。
图8是显示图2中实施例使用于另一电源/接地N型金属氧化物半导体场效应晶体管保护电路的应用图。
图9是根据本发明另一实施例使用NMOS和PMOS晶体管RC延迟电路的简要方框示意图。
图10A是显示图6中延迟电路在一组固定晶体管参数下电容器尺寸大小对表现变化的效果的示意图。
图10B是显示图6中延迟电路在一组固定电容器参数下晶体管尺寸变化对表现变化的效果的示意图。
图10C是显示图6中延迟电路在另一组晶体管尺寸变化对表现变化的效果的示意图。
10：VDD线 15：输出线
16、18：节点 17、19：反向器
20：接地线 25、30、35、40：RC延迟电路
50：静电放电保护电路 51：输入垫保护电路
52：打线垫
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的静电放电保护电路的延迟电路及其保护的方法和集成电路其具体实施方式、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。
图1A中的电路为一例示RC延迟电路25，其是一组串联的电阻R0和电容器C0连接于一电压供给线VDD10和一接地线20。此电压供给线10通常保持在一个由电压源(未示)所提供的正常电压级VDD。一个延迟电压输出Vdel(其是自介于电阻R0与电容器C0之间的连接点所量测)，会触发一静电放电保护电路50的静电放电保护。一个自图1A中的电路所产生的典型Vdel波形是响应施加于图1AA中的电压供给线VDD10与接地线20之间的一突然正静电放电电压(如一快速上升的方波)。在一正常操作时间区间1中，并没有电流通过R0，且Vdel是0。当一静电放电突波在操作时间区间2被施加时，此电容器C0一开始为短路，所以所有的静电放电电压(具有一标示为3的峰值于图1AA中)跨在电阻R0。之后，电容器C0朝向此静电放电电压充电，因此跨在电阻R0的电压会呈指数衰减而在RC时间常数R0xC0后趋近于零，如同此Vdel波形区段4所指示。此输出电压Vdel，因此，会将此施加的静电放电脉冲“延长”，而响应静电放电突波使得静电放电保护电路50具有足够时间来对静电放电反应。
由图1A所显示的电路型态可以实际应用在电路板级的电路中，其元件的实际尺寸并不是一个重要的考虑因素。对于尺寸敏感的应用，则需要在集成电路制造中占用很大面积的电容电阻元件或许就无法接受了。
现在请参阅图1B所示，图1B是图1A的延迟电路30的替代实施方案的简要方框示意图，其利用一N型金属氧化物半导体场效应晶体管(NMOS)N0来取代图1A延迟电路中的电阻R0，且一第二电压供给线VDD2 11与一栅极耦接以控制RC延迟电路30的操作。当VDD2为零时，晶体管N0是关闭的，在此情况下N0可以视为一非常大电阻，且RC延迟可以很大。在正常操作时，一电压供应VDD及一VDD2被施加，如此导致晶体管N0开启，而造成一个小的等效电阻。当VDD线产生静电放电时，VDD2变成浮接且趋近于0V，导致晶体管N0接近关闭，因此增加了等效电阻及RC延迟。
图1C显示了一个类似的延迟电路35，在其中并没有一个分开的第二电压供给线VDD2。在此情况下，晶体管N0的栅极是与VDD连接，如此会导致静电放电时晶体管N0是开启的，因此与图1B相比较其RC延迟时间(不预期)的降低。因此，在这些范例中，藉由晶体管N0取代图1A延迟电路中的电阻R0可以减少晶片面积却因此付出了在电阻R0位置上(图1B和图1C)相对小的等效电阻的代价。其结果是，在这些电路上仅能获得相对小的RC延迟时间。
请参阅图2所示，是根据本发明一实施例的RC延迟电路40的简要电路示意图，其组态可以触发例如一静电放电保护电路50的静电放电保护器。在图2所示的实施例中，将图1A中的电阻R0利用晶体管N1来取代，其举例而言可以是，一N型金属氧化物半导体场效应晶体管(NMOS)。此例示的实施例可以用在集成电路环境中。为了解说方便，所示的此N型金属氧化物半导体场效应晶体管(NMOS)的端点在此处图3中称为N-漏极、N-源极、N-栅极和N-井区(或是N-基板)端点。在图3中ND代表N-漏极、NG代表N-栅极、NS代表N-源极、NW代表N-井区。在图2中晶体管N1的N-井区与其N-源极连接。
如图2中所示的电路，举例而言，一电压供给线VDD10和一参考电压线20，其可以称为一接地线，此电压供给线10容易受到静电放电的影响。一部分的电路是以图1A中的方式连接，具有电容器C1，其具有一第一端点与电压供给线10连接及一第二端点与输出线15连接。然而，图1A中电阻的端点由晶体管N1的N-漏极和N-源极所取代，N-漏极端点与输出线15连接，而N-源极端点与接地线20连接。
在图2的实施例中更包含P型金属氧化物半导体场效应晶体管(PMOS)P1。此P型金属氧化物半导体场效应晶体管(PMOS)P1的端点PD、PS、PG和PW在此处分别称为P-漏极、P-源极、P-栅极和P-井区端点，此命名方式如图4所示。此P型金属氧化物半导体场效应晶体管(PMOS)P1的漏极端点与N型金属氧化物半导体场效应晶体管(NMOS)N1的栅极端点连接，而P1的源极端点则与VDD线10连接。P1的栅极端点则经由节点16与输出线15、N1的漏极端点和电容器C1的第二端点连接。而此P型金属氧化物半导体场效应晶体管(PMOS)P1的井区端点则与P1的源极端点连接。
在当VDD线10接收到静电放电突波电压(例如很大的正电压脉冲)时，晶体管P1的P-源极和P-井区与VDD线10耦接，电容器C1一开始是短路的，因此将P1的栅极端点与VDD线10耦接，造成P型金属氧化物半导体场效应晶体管(PMOS)P1的栅极至源极电压是零且晶体管P1关闭。因此，N型金属氧化物半导体场效应晶体管(NMOS)N1的栅极会浮接，而N型金属氧化物半导体场效应晶体管(NMOS)N1的N-漏极与N-源极之间的等效电阻值相比较于例如图1C中的晶体管N0的等效电阻是增加的。在一实施例中，等效RC延迟时间相比较于图1C大约是增加了大于3倍。(在图2中)延迟电路40因此产生一触发信号于输出线15上，在一特定实施例中，此触发信号具有一延迟指数电压方程式，具有一等于电容器C1的等效电容与晶体管N1的N-漏极和N-源极的等效电阻乘积的一时间常数。如此增加较大延迟的代价是很小的，仅需提供P型金属氧化物半导体场效应晶体管(PMOS)P1的额外布局空间。
在正常的操作中，C1是一开路，且P型金属氧化物半导体场效应晶体管(PMOS)P1的栅极可以假设是浮接且低于VDD的。然而，P1的井区是偏压至VDD，因此P1是开启的，因此有效地将晶体管N1的N-栅极与VDD耦接。因此晶体管N1是开启的，则P1的栅极是被下拉至接地，其与P1是开启的假设相符。在此条件下，输出线15具有大约是0V的电压。
将图2与图1C中的实施例作比较，晶体管N0的栅极是与VDD连接，如此会导致静电放电时晶体管N0是开启的，因此仅能在N-漏极和N-源极之间获得相对小的等效电阻，且RC延迟时间也是相对小的。相对而言，因为N-栅极是在一浮接的条件，在一静电放电事件时(图2中)晶体管N1可以展现一个很大的等效电阻。
图5A是将图1C和图2实施例的相对延迟时间表现作相对比较的一量化图。图中波形是在静电放电事件刚发生之后的状态。第一曲线31是显示图1C中延迟电路35的特性。可以观察到大约在125微秒时间后，输出电压Vdel的值由10V降低到约3.3V。图中的第二曲线41是显示图2(例示)中延迟电路40的特性，显示出具有较图1C改良的延迟时间。特别是，第一曲线31代表现有习知技术图1C，使用5pf的电容器C0、N型金属氧化物半导体场效应晶体管(NMOS)N0的宽度约1.2微米、长度约6微米。如此导致其延迟时间是大约在125微秒，相当于25K欧姆的等效电阻。第二曲线41是使用5pf的电容器C1、N型金属氧化物半导体场效应晶体管(NMOS)N1(图2)的宽度也是约1.2微米、长度约6微米。通过在图10A中的描述，第二曲线41的延迟时间超过1600微秒。因此，第二曲线41所代表的等效电阻是超过320K欧姆，其超过图1C的实施例至少一个数量级。
图5B和图5C搭配底下的表1，显示本发明例示的实施例中参数变动的效应。表1包括图2中晶体管P1的宽度及长度的效应，以及图2中电容器C1的电容值改变的效应。归纳图5B和图5C中的标号为42、43、44、142、143和144的曲线及其在表1中对应的栏位，显示出图2中电容器C1的电容值改变的效应。可以明了的是，RC延迟时间可以藉由改变一电容器的大小或是改变MOS晶体管的长度/宽度参数来调整。表1中的等效电阻Reff是由一量测到的时间常数除以等效电容C1而得。在图5B和图5C中的曲线41和141显示改变图2延迟电路40中晶体管的宽度效应。特别是，具有宽度约1.2微米、长度约6微米相比较于宽度3.6微米提供一较大的等效电阻。图5B和图5C中的静电放电保护电路是以在T＝0时施加10V脉冲及具有一10微秒上升时间为模型。
表1
| 参考标号 | 长度(μm) | 宽度(μm) | C1(pf) | ReffxC1 | Reff(kΩ) |
| 41 | 6 | 1.2 | 5 | ＞500 | ＞100 |
| 42 | 6 | 1.2 | 1 | 450 | 450 |
| 43 | 6 | 1.2 | 0.5 | 215 | 502 |
| 44 | 6 | 1.2 | 0.1 | 73 | 730 |
| 141 | 6 | 3.6 | 5 | 398 | 80 |
| 142 | 6 | 3.6 | 1 | 102 | 102 |
| 143 | 6 | 3.6 | 0.5 | 60 | 120 |
| 144 | 6 | 3.6 | 0.1 | 23 | 230 |
图6、图7和图8则是显示图2中的RC延迟电路40在许多不同静电放电保护电路的应用。举例而言，在图6中，此RC延迟电路40被用于一输入垫保护电路的实施例51。即，此RC延迟电路40在静电放电过程中提供一延迟信号给予输入垫保护电路51使用，使其有更好的保护效果。在图7中，相同的RC延迟电路40被用于一使用N型金属氧化物半导体场效应晶体管N4的电源/接地静电放电保护电路的实施例52。在图8中，电压Vdel经由一组(或是替代地偶数个)或许会提供脉冲形状的反向器17与输出线15耦接，使用此RC延迟电路40于一包括一NMOS晶体管N5的NMOS基板升压器静电放电保护电路的实施例53。
图9则是显示另一个实施例RC延迟电路45的方框图，其中包含P型金属氧化物半导体场效应晶体管(PMOS)P2，其端点连接方式是如同图2和图4中所描述的一样，也包含N型金属氧化物半导体场效应晶体管(NMOS)N2，其端点连接方式是如同图2和图3中所描述的一样。此实施例包含一电容器C2，其第二端与P2的P-漏极端点连接以构成节点18，而C2的第一端则是接地，一电压VC2通过电容器C2。P型金属氧化物半导体场效应晶体管(PMOS)P2的源极端点与VDD线10连接，此P型金属氧化物半导体场效应晶体管(PMOS)P1的井区端点与P1的源极端点连接。N型金属氧化物半导体场效应晶体管(NMOS)N2的漏极端点与P2的栅极端点连接，N2的源极端点则接地20，其可以作为一电压参考线。N2的栅极端点与节点18连接，其是P2的漏极端点，而N2的井区端点与N2的源极端点连接。
如此，在当VDD线10产生正静电放电电压波动时，电容器C2是短路的。因此将N2晶体管的N-栅极端点与地(如低准位状态)耦接，造成N型金属氧化物半导体场效应晶体管(NMOS)N2的关闭。P型金属氧化物半导体场效应晶体管(PMOS)P2的栅极会经由栅极寄生电容器CP，其类似C2初始为短路，与VDD线10耦接，则会使P2也关闭。因此，P型金属氧化物半导体场效应晶体管(PMOS)P2会作为一相对较大的电阻，因此增加了等效RC延迟。电压VC2与地GND 20耦接以响应此正静电放电电压波动。VC2随后(在一正方向)朝向VDD递减而具有一等于该电容器C2的电容值与该晶体管P2的等效电阻乘积的一时间常数。因为电压VC2与，例如图2中的，电压Vdel相比较是反向的，一反向器19可以用来改变VC2的形状以产生输出电压Vdel于输出线15上，其可以触发静电放电保护电路50。
在正常的操作中，C2是一开路，且P型金属氧化物半导体场效应晶体管(PMOS)P2的栅极是浮接且应低于VDD。然而，P2的井区是偏压至VDD(如高准位状态)，因此P2是开启的且电容器电压VC2被充电至VDD。N2的栅极也是偏压至VDD，所以N2是开启的，则P2的栅极是被下拉至接地。
图9中的RC延迟电路实施例45可以用来取代图6、图7、图8的RC延迟电路实施例40，其具有与图2实施例中相同的RC延迟，虽然图9中的电压VC2与图2中的电压Vdel相比较是反向的。反向器19因此可以在节点18用来将VC2的极性改变以产生图9实施例中的输出电压Vdel。
图10A-图10C是将图5B-图5C及表1实施例的表现作相对比较的量化图，其通过举例显示了图6中延迟电路40参数变化的效果。在图10A中，晶体管的参数是固定的，即可以显示电容器C1的变化效果。当C1具有一值为1pf，此延迟大约是400纳秒；当C1具有一值为5pf，此延迟大约是1800纳秒。在图10B中，曲线显示图6中晶体管N1参数变化的效果。将晶体管N1的长度自5.5微米改变1微米至6.5微米可以导致延迟自约300纳秒改变至约600纳秒。类似的效果也显示在图10C中，曲线显示图6中晶体管P1参数变化的效果。将晶体管P1的长度自6微米改变至15微米可以导致延迟自约450纳秒改变至约500纳秒。这些例子及图5B-图5C和表1中的实施例显示本发明所提供的装置及方法可以显著地改善静电放电保护电路的RC延迟而又同时有效地使用集成电路晶片中的面积。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (19)
1.一种静电放电保护电路的延迟电路，其特征在于其包括：
一电容器，具有一端点与一节点连接；
一第一晶体管，具有一漏极端点与该节点连接；以及
一第二晶体管，具有一漏极端点与该第一晶体管的栅极端点连接，且具有一栅极端点与该节点连接。
2.根据权利要求1所述的静电放电保护电路的延迟电路，其特征在于其中：
该电容器的该端点是一第二端点；
该电容器更包含一第一端点与一电压供给线连接；
该第一晶体管包含一源极端点与一参考电压线连接；
该第二晶体管包含一源极端点与该电压供给线连接；以及
该节点与一电压输出线连接。
3.根据权利要求1所述的静电放电保护电路的延迟电路，其特征在于其中所述的第一晶体管包含一源极端点与一参考电压线连接，且该延迟电路在正常操作时，
该第二晶体管是在开启状态；
该第一晶体管是在开启状态；
该第二晶体管该源极的一电压是与该电压供给线的电压相同；以及
该节点的一电压约为零。
4.根据权利要求1所述的静电放电保护电路的延迟电路，其特征在于其中所述的第一晶体管包含一源极端点与一参考电压线连接，该第二晶体管包含一源极端点与一电压供给线连接，且该延迟电路在一静电放电电压波动于该电压供给线发生时，
该第二晶体管的该栅极暂时与该电压供给线耦接，且是在关闭状态；
该第一晶体管的该栅极是浮接的，因此增加介于该第一晶体管的该漏极与该源极之间的等效电阻；以及
一触发信号在相对于该参考电压线的该节点产生，该触发信号具有一延迟指数电压方程式型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
5.根据权利要求4所述的静电放电保护电路的延迟电路，其特征在于其中所述的延迟电路包含一沟通路径，且经由该路径输入该触发信号至一接触垫保护电路。
6.根据权利要求4所述的静电放电保护电路的延迟电路，其特征在于其中所述的延迟电路包含一沟通路径，且经由该路径输入该触发信号至一电源/接地N型金属氧化物半导体场效应晶体管静电放电保护电路。
7.根据权利要求4所述的静电放电保护电路的延迟电路，其特征在于其中所述的触发信号经由偶数个反向器被耦接至一N型金属氧化物半导体场效应晶体管基板升压器静电放电保护电路的输入端。
8.根据权利要求1所述的静电放电保护电路的延迟电路，其特征在于其中：
该第一晶体管是一N通道金属氧化物半导体晶体管形成于一P型井之上，且该P型井与该第一晶体管的一源极端点连接；以及
该第二晶体管是一P通道金属氧化物半导体晶体管形成于一N型井之上，且该N型井与该第二晶体管的一源极端点连接。
9.根据权利要求1所述的静电放电保护电路的延迟电路，其特征在于其中所述的第一晶体管具有一源极端点与一电压供给线连接，该第二晶体管包含一源极端点与一参考电压线连接，该电容器的该端点为一第二端点，且该电容器更包含一第一端点与该参考电压线连接，且该延迟电路更包含一反向器具有一输入端点与该节点连接，及一输出端点与一电压输出线连接，其耦接以提供一信号至该静电放电保护电路。
10.根据权利要求9所述的静电放电保护电路的延迟电路，其特征在于其中在一静电放电电压波动于该电压供给线发生时，
该第二晶体管是在关闭状态；
该第一晶体管是在关闭状态具有源极与漏极端点间的一等效电阻；
该反向器的该输入端点的一电压相对于该参考电压线的该电压具有一延迟指数型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
11.根据权利要求10所述的静电放电保护电路的延迟电路，其特征在于其中所述的电压输出线与该静电放电保护电路耦接，且该电压输出线的该信号触发该静电放电保护电路。
12.一种集成电路，其特征在于其包含根据权利要求1所述的延迟电路及与其耦接的该静电放电保护电路，以自该节点接收一信号。
13.根据权利要求12所述的集成电路，其特征在于其中：
该电容器的该端点是一第二端点；
该电容器更包含一第一端点与一电压供给线连接；
该第一晶体管包含一源极端点与一参考电压线连接；
该第二晶体管包含一源极端点与该电压供给线连接；以及
该节点与一电压输出线连接。
14.一种集成电路，其特征在于其包含根据权利要求9所述的延迟电路及与其耦接的该静电放电保护电路，以自该节点接收一信号。
15.一种集成电路，其特征在于其包括：
一电容器，具有一端点与一电压输出线连接；
第一及第二晶体管，分别将其的漏极和栅极端点连接在一起，且该第一晶体管的漏极与该电压输出线连接；以及
一静电放电保护电路与该电压输出线耦接。
16.根据权利要求15所述的集成电路，其特征在于其中所述的静电放电保护电路经过一反向器与该电压输出线耦接。
17.一种提供静电放电保护的方法，其特征在于其包括：
提供一电容器、一第一晶体管、一第二晶体管及一静电放电保护电路；
耦接该电容器的一端点、该第一晶体管的漏极端点与该第二晶体管栅极端点在一起而构成一节点；
连接该第一晶体管的栅极端点与该第二晶体管的漏极端点，其中该电容器、该第一晶体管及该第二晶体管构成一延迟电路；以及
耦接该延迟电路的该节点与该静电放电保护电路。
18.根据权利要求17所述的提供静电放电保护的方法，其特征在于其中所述的第一晶体管包含一源极端点与一参考电压线连接及该第二晶体管包含一源极端点与一电压供给线连接，其中：
在正常操作时，(a)该第一晶体管是在开启状态，(b)该第二晶体管该栅极的一电压是与该参考电压线的电压相同，(c)一电压输出线的一电压约为零；以及
在一静电放电电压波动于该电压供给线发生时，(a)该第二晶体管的该栅极暂时与该电压供给线耦接，且是在关闭状态，(b)该第一晶体管的该栅极是浮接的，因此增加介于该第一晶体管的该漏极与该源极之间的等效电阻；以及(c)一触发信号在相对于该参考电压线的该节点产生，该触发信号具有一延迟指数电压方程式型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
19.根据权利要求17所述的提供静电放电保护的方法，其特征在于其中所述的第一晶体管包含一源极端点与以电压供给线连接，该第二晶体管包含一源极端点与一参考电压线连接，该电容器的该端点为一第二端点，且该电容器更包含一第一端点与该参考电压线连接，且该延迟电路更包含一反向器具有一输入端点与该节点连接，及一输出端点与一电压输出线连接，其耦接以提供一信号至该静电放电保护电路，其中当一静电放电电压波动于该电压供给线发生时：
该第二晶体管是在关闭状态；
该第一晶体管是在关闭状态具有源极与漏极端点间的一等效电阻；以及
该反向器的该输入端点的一电压相对于该参考电压线的该电压具有一延迟指数型态，其具有一等于该电容器的电容值与该第一晶体管的该等效电阻乘积的一时间常数。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/719,577 US8345396B2 (en) | 2010-03-08 | 2010-03-08 | Electrostatic discharge protectors having increased RC delays |
| US12/719,577 | 2010-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102195614A true CN102195614A (zh) | 2011-09-21 |
| CN102195614B CN102195614B (zh) | 2014-07-16 |
Family
ID=44531160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010159772.1A Active CN102195614B (zh) | 2010-03-08 | 2010-04-27 | 静电放电保护电路的延迟电路及其保护的方法和集成电路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8345396B2 (zh) |
| CN (1) | CN102195614B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103247697A (zh) * | 2012-02-08 | 2013-08-14 | 北京兆易创新科技股份有限公司 | 去耦电容器及具有该去耦电容器的集成电路 |
| WO2015180246A1 (zh) * | 2014-05-28 | 2015-12-03 | 深圳市华星光电技术有限公司 | 一种静电放电保护芯片及驱动电路 |
| CN114552553A (zh) * | 2020-11-24 | 2022-05-27 | 瑞昱半导体股份有限公司 | 具有延长放电时间机制的静电防护电路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8462473B2 (en) * | 2010-12-21 | 2013-06-11 | Microchip Technology Incorporated | Adaptive electrostatic discharge (ESD) protection circuit |
| JP2014086580A (ja) * | 2012-10-24 | 2014-05-12 | Toshiba Corp | 保護回路 |
| US9438225B1 (en) * | 2015-06-11 | 2016-09-06 | Applied Micro Circuits Corporation | High efficiency half-cross-coupled decoupling capacitor |
| US10003191B2 (en) * | 2015-11-05 | 2018-06-19 | International Business Machines Corporation | Space efficient and power spike resistant ESD power clamp with digitally timed latch |
| CN110558935B (zh) * | 2019-08-05 | 2022-02-01 | 南京阿尔法医学有限公司 | 医用局部麻醉平面监护仪的前端保护电路及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142423A (ja) * | 2005-11-15 | 2007-06-07 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路 |
| US7405915B2 (en) * | 2006-03-03 | 2008-07-29 | Hynix Semiconductor Inc. | Protection circuit against electrostatic discharge in semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW437093B (en) | 1998-03-23 | 2001-05-28 | Taiwan Semiconductor Mfg | Electrostatic discharge protection circuit using dynamic floating gate technique |
| US6400540B1 (en) * | 1999-03-12 | 2002-06-04 | Sil.Able Inc. | Clamp circuit to prevent ESD damage to an integrated circuit |
| US7154719B2 (en) * | 2002-03-22 | 2006-12-26 | Freescale Semiconductor, Inc. | Circuit for electrostatic discharge protection |
| US7102862B1 (en) * | 2002-10-29 | 2006-09-05 | Integrated Device Technology, Inc. | Electrostatic discharge protection circuit |
| US7245466B2 (en) * | 2003-10-21 | 2007-07-17 | Texas Instruments Incorporated | Pumped SCR for ESD protection |
| US7719813B2 (en) * | 2005-10-20 | 2010-05-18 | United Microelectronics Corp. | Gate-coupled substrate-triggered ESD protection circuit and integrated circuit therewith |
| US7495878B2 (en) * | 2007-03-22 | 2009-02-24 | Bae Systems Information And Electronic Systems Integration Inc. | Decoupling capacitor control circuit and method for enhanced ESD performance |
-
2010
- 2010-03-08 US US12/719,577 patent/US8345396B2/en active Active
- 2010-04-27 CN CN201010159772.1A patent/CN102195614B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142423A (ja) * | 2005-11-15 | 2007-06-07 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路 |
| US7405915B2 (en) * | 2006-03-03 | 2008-07-29 | Hynix Semiconductor Inc. | Protection circuit against electrostatic discharge in semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103247697A (zh) * | 2012-02-08 | 2013-08-14 | 北京兆易创新科技股份有限公司 | 去耦电容器及具有该去耦电容器的集成电路 |
| CN103247697B (zh) * | 2012-02-08 | 2016-03-09 | 北京兆易创新科技股份有限公司 | 去耦电容器及具有该去耦电容器的集成电路 |
| WO2015180246A1 (zh) * | 2014-05-28 | 2015-12-03 | 深圳市华星光电技术有限公司 | 一种静电放电保护芯片及驱动电路 |
| CN114552553A (zh) * | 2020-11-24 | 2022-05-27 | 瑞昱半导体股份有限公司 | 具有延长放电时间机制的静电防护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110216454A1 (en) | 2011-09-08 |
| CN102195614B (zh) | 2014-07-16 |
| US8345396B2 (en) | 2013-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102195614B (zh) | 静电放电保护电路的延迟电路及其保护的方法和集成电路 | |
| US9425616B2 (en) | RC triggered ESD protection device | |
| US9190840B2 (en) | Electrostatic discharge protection circuit | |
| CN102820292A (zh) | 半导体集成电路 | |
| CN101232017A (zh) | 半导体器件 | |
| JP2014132717A (ja) | 静電気放電保護回路及び半導体回路装置 | |
| CN211238251U (zh) | 一种静电保护电路 | |
| CN100502193C (zh) | 高电压输入输出缓冲电路结构 | |
| CN103378587A (zh) | 一种静电释放保护电路和方法、驱动电路、集成电路 | |
| US8208234B2 (en) | Circuit with ESD protection for a switching regulator | |
| CN104269399A (zh) | 一种防静电保护电路 | |
| CN112420688A (zh) | 一种静电保护电路 | |
| CN102611093A (zh) | 静电放电电路 | |
| US10930643B2 (en) | Filter circuit based on a MOS field effect transistor and chip including the same | |
| CN103646944A (zh) | 一种双模静电放电保护io电路 | |
| US10454269B2 (en) | Dynamically triggered electrostatic discharge cell | |
| CN101924356A (zh) | 一种改进的esd防护装置及相应的方法、集成电路 | |
| CN104576640B (zh) | 一种IO Pad的ESD静电防护结构 | |
| US7154721B2 (en) | Electrostatic discharge input protection circuit | |
| CN106099887A (zh) | 一种耐高压rc触发式esd电路 | |
| EP2410658A2 (en) | Defectivity-immune technique of implementing MIM-based decoupling capacitors | |
| CN212874490U (zh) | 一种eeprom芯片上的esd保护装置 | |
| CN102437563A (zh) | 单电源电路和多电源电路 | |
| CN112217186A (zh) | 静电保护电路及芯片 | |
| CN101378191B (zh) | 静电放电保护电路及使用其的电子产品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |