CN101232017A - 半导体器件 - Google Patents

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CN101232017A CNA2008100035306A CN200810003530A CN101232017A CN 101232017 A CN101232017 A CN 101232017A CN A2008100035306 A CNA2008100035306 A CN A2008100035306A CN 200810003530 A CN200810003530 A CN 200810003530A CN 101232017 A CN101232017 A CN 101232017A
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田中一雄
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Abstract

本发明公开了一种半导体器件。更具体地，提供了一种即使内部电路电源焊盘和内部电路GND焊盘形成在内部电路区域中也能充分地保护内部电路免遭静电放电侵害的技术。内部电路电源焊盘和内部电路GND焊盘设置在半导体芯片的核心区域中。在内部电路电源焊盘和内部电路GND焊盘之间进一步形成内部电路。在内部电路电源焊盘和内部电路GND焊盘之间进一步形成用于保护内部电路免受浪涌电流侵害的静电保护电路。每个静电保护电路包括用于促使浪涌电流流入的放电电路以及用于控制放电电路的控制电路。本发明的特征在于放电电路放置在核心区域中，控制电路放置在I/O区域中。

Description

半导体器件
相关申请的交叉引用
2007年1月22日提交的日本专利申请2007-11661的公开内容，包括说明书、附图和摘要都通过引用合并于此。
技术领域
本发明涉及一种半导体器件，具体地说，涉及有效地用于半导体器件的静电保护的技术，在该半导体器件中内部电路电源焊盘放置在非I/O区域的地方。
背景技术
日本未审查专利公开No.2006-100606(专利文献1)公开了一种用于保护具有多个在不同电压下运行的内部电路的半导体器件免受单独的内部电路之间发生的静电击穿的技术。具体地说，用RC定时器保护电路作为静电保护电路并放置在内部电路区域(核心区域)中。
[专利文献1]
日本未审查专利公开2006-100606
发明内容
除了DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、非易失性存储器等等形成在半导体芯片上的存储器产品之外，半导体器件还包括称为SOC(芯片上系统)的产品。SOC形成具有安装在单个半导体芯片中的逻辑电路、微型计算机和存储器的系统。
组成SOC的半导体芯片的布局的例子在图14中示出。如图14所示，半导体芯片100具有矩形形状和核心区域(内部电路区域)101，在该核心区域中内部电路形成在其中心区域。在半导体芯片100的围绕核心区域的外围部分中，形成I/O区域102。在I/O区域102，形成结合焊盘和输入/输出电路(I/O电路)。具体地说，结合焊盘包括信号焊盘103、内部电路电源焊盘105a、内部电路GND(接地)焊盘105b、I/O电路电源焊盘107a、I/O电路GND焊盘107b。
输入/输出电路104耦接到信号焊盘103，从而通过输入/输出电路104电耦接到形成在内部电路区域101中的内部电路。换句话说，用作内部电路和位于半导体芯片100之外的外部电路之间的接口的电路是输入/输出电路104，信号焊盘103作为端子耦接到输入/输出电路104。
向内部电路电源焊盘105a施加用于驱动内部电路的电源电压Vdd。从内部电路电源焊盘105a到内部电路形成导线，用于向内部电路提供电源电压Vdd。类似地，向内部电路GND焊盘105a施加参考电位(地电位)Vss。从内部电路GND焊盘105b到内部电路形成导线，用于向内部电路提供参考电位Vss。
向I/O电路电源焊盘107a施加用于驱动输入/输出电路104的电源电压Vccq。类似地，向I/O电路GND焊盘107b施加参考电位Vssq。
由此，半导体芯片100具有信号焊盘103、内部电路电源焊盘105a、内部电路GND焊盘105b、I/O电路电源焊盘107a以及I/O电路GND焊盘107b。在半导体芯片的运输期间，这些焊盘可能与人体接触并产生ESD(静电放电)。例如，当任何用于向内部电路提供电源电位Vdd的内部电路电源焊盘105a产生ESD时，浪涌电流流入耦接到内部电路电源焊盘105a的内部电路中，从而击穿组成该内部电路的元件(MISFET(金属绝缘体半导体场效应晶体管)等)。
为了保护内部电路免受由静电放电导致的浪涌电流，在内部电路电源焊盘105a和内部电路GND焊盘105b之间设置了静电保护电路106。类似地，为了保护输入/输出电路104免受由静电放电导致的浪涌电流，在I/O电路电源焊盘107a和I/O电路GND焊盘107b之间设置静电保护电路108，而且还在输入/输出电路104中设置静电保护电路。这些静电保护电路通常形成在I/O区域中。
下面利用浪涌电流施加到任何内部电路电源焊盘105a的情况为例描述静电保护电路对内部电路的保护。图15是示出在浪涌电压施加到内部电路电源焊盘105a时对内部电路的保护。如图15所示，例如由CMISFET(互补MISFET)组成的内部电路形成在核心区域101中，并且向内部电路提供电源电位Vdd和参考电位Vss。另一方面，用于向内部电路提供电源电位Vdd和参考电位Vss的导线延伸到I/O区域102。在I/O区域中，用于提供电源电位Vdd的导线耦接到内部电路电源焊盘105a。类似地，在I/O区域中，用于提供参考电位Vss的导线耦接到内部电路GND焊盘105b。在I/O区域中，静电保护电路106形成在内部电路电源焊盘105a和内部电路GND焊盘105b之间。
在此假定由静电放电导致的浪涌电压施加在内部电路电源焊盘105a上。响应于此，静电保护电路106运行，使得浪涌电流流入静电保护电路。通过这样促使浪涌电流流入静电保护电路106，可以防止浪涌电流流入在核心区域101中形成的内部电路。因此，应当理解可以通过设置静电保护电路106保护内部电路免受静电放电侵害。
近年来，已经缩小了半导体芯片的尺寸，特别是在半导体芯片中形成的内部电路的微型化得到了促进。另一方面，尤其是SOC产品和形成微型计算机的产品在性能和多功能方面得到了增加。因此，形成在半导体芯片中的结合焊盘的数量增大了。这产生了以下问题：即使内部电路被微型化以减小半导体芯片的尺寸，仍然无法实现半导体芯片的尺寸缩小。也就是说，即使内部电路微型化，形成在半导体芯片的外围部分中的结合焊盘的数量还是增加了，从而面临半导体芯片的尺寸主要由形成在I/O区域中的结合焊盘和I/O电路确定的情况。
考虑到这种情况，考察了也在核心区域(内部电路区域)形成在I/O区域中形成的结合焊盘的技术。图16是示出形成在半导体芯片110中的焊盘不仅形成在I/O区域102，而且形成在核心区域101中的图。如图16所示，内部电路电源焊盘105a和内部电路GND焊盘105b形成在核心区域101上。此外，信号焊盘103、I/O电路电源焊盘107a、I/O电路GND焊盘107b中的一些也形成在核心区域101中。因此，可以减小形成在I/O区域102中的焊盘数量，从而有利于半导体芯片110的尺寸减小。
在将注意力集中在内部电路电源焊盘105a和内部电路GND焊盘105b时，耦接到内部电路电源焊盘105a和内部电路GND焊盘105b的静电保护电路106形成在I/O区域102中。由此，在图16所示的半导体芯片110的结构中，内部电路电源焊盘105a和内部电路GND焊盘105b形成在核心区域101中，而静电保护电路106形成在I/O区域102中。在这种情况下，当静电放电导致的浪涌电压施加到任何内部电路电源焊盘105a时，会产生对应的内部电路可能无法得到充分保护的问题。
下面描述该问题。图17是示出当内部电路电源焊盘105a和内部电路GND焊盘105b放置在核心区域101而静电保护电路106形成在I/O区域102中时浪涌电压施加到内部电路电源焊盘105a的图。
如图17所示，当浪涌电压施加到内部电路电源焊盘105a时，出现以下可能性：与放置在I/O区域102中的静电保护电路106相比，紧接位于内部电路电源焊盘105a之下的内部电路在阻抗方面更低，并且更可能耦接到内部电路电源焊盘105a和内部电路GND焊盘105b之间。也就是说，由于内部电路电源焊盘105a和内部电路形成在相同的核心区域101中，因此它们之间的布线距离较短。相比较而言，内部电路电源焊盘105a形成在核心区域101，而静电保护电路106形成在I/O区域102中，从而它们之间的布线距离或者将内部电路电源焊盘105a耦接到静电保护电路106的导线更长。结果，可能从内部电路电源焊盘105a通过内部电路延伸到内部电路GND焊盘105b的路径在阻抗方面低于从内部电路电源焊盘105a通过静电保护电路106延伸到内部电路GND焊盘105b的路径。由于浪涌电流沿着更低阻抗的路径流动，因此浪涌电流流入内部电路，从而引起内部电路被击穿的可能性。换句话说，可能发生这样的情况：即使提供了静电保护电路106，还是无法充分保护内部电路。
本发明的目的是提供一种技术，即使内部电路电源焊盘和内部电路GND焊盘形成在内部电路区域也能充分保护内部电路免受静电放电的侵害。
本发明的上述和其它目的以及新颖性特征将由下面对说明书和附图的描述而变得明显。
如下所示，将简要描述本申请公开的本发明的代表性方面的概要。本发明的实施例涉及包括半导体芯片的半导体器件，该半导体芯片具有：(a)I/O区域，其中形成用作与外部电路的接口的输入/输出电路；(b)内部电路区域，其不同于I/O区域，而且在该内部电路区域中形成内部电路，其中用于向内部电路提供源功率(sourcepower)的内部电路电源焊盘形成在内部电路区域上。静电保护电路耦接到内部电路电源焊盘，而且构成静电保护电路的一部分的电路形成在内部电路区域中。
下面简要描述本申请公开的发明的代表方面所达到的效果。根据该实施例，静电保护电路的放电电路组成部件形成在内部电路区域中。因此，即使内部电路电源焊盘和内部电路GND焊盘放置在内部电路区域中，而不是在I/O区域中，也能充分保护内部电路免受静电放电侵害。
附图说明
图1是示出在本发明的实施例中的半导体芯片的布局的图；
图2是示出实施例中的静电保护电路的图；
图3A至3D是示出在图2所示的静电保护电路的单独的部分中电压或浪涌电流随时间的变化的图；
图4是示出组成形成在核心区域中的静电保护电路的放电电路的图；
图5是示出放电电路的示例的电路图；
图6是示出放电电路的另一示例的电路图；
图7是示出控制电路的示例的电路图；
图8是示出控制电路的另一示例的电路图；
图9是示出NAND电路作为内部电路示例的电路图；
图10是示出NAND电路的布局的图；
图11是示出放电电路的布局的示例的图；
图12是示出放电电路的布局的另一示例的图；
图13是示出放电电路的布局的另一示例的图；
图14是示出本发明人所考察的半导体芯片的布局的图；
图15是示出流入静电保护电路的浪涌电流的图；
图16是示出本发明人所考察的另一半导体芯片的布局的图；
图17是示出流入静电保护电路的浪涌电流的图。
具体实施方式
下面通过按照需要划分为多节或多个实施例来描述本发明。但是，除非具体说明，它们决不是互不相关，而且它们彼此相关，使得这些节或实施例之一是一些或全部其它节或实施例的变形或详细或补充描述。
如果在下面的实施例中提到元件的数目等等(包括其数字、数值、数量和范围)，除非具体说明，或者明显在原理上限于具体数字，否则它们不是要限于具体数字。元件的数目等等可能不小于或不大于具体数字。
容易理解，在下面的实施例中，其部件(包括元件和步骤)不一定必要，除非具体说明，或这些部件在原理上被认为是明显必要。
类似地，如果在下面的实施例中提到部件的配置、位置关系等，该配置等假定包括与其基本上近似或类似的配置等，除非具体说明或在原理上明显不是这样。对上述数值和范围也是这样。
在图示本发明的实施例的附图中，相同的部件在原理上用相同的附图标记表示，并省略其重复描述。存在为了便于观看附图给出平坦的平面图的情况。
参照附图，描述本发明的第一实施例的半导体器件。作为第一实施例中的半导体器件，将描述称为例如SOC(芯片上系统)的半导体器件作为示例。
图1是在本实施例的半导体芯片1从其上表面向下看过去时的平面图。在图1中，半导体芯片1具有矩形形状。在半导体芯片1的中心区域中，形成核心区域(内部电路区域)2。在核心区域2中，形成例如由MISFET(金属绝缘体半导体场效应晶体管)组成的内部电路。具体地说，形成包括逻辑电路作为内部电路、微型计算机、存储器等的系统。也就是说，半导体芯片1形成称为SOC的产品，构成SOC的系统形成在半导体芯片1的核心区域2中。在半导体芯片1的位于核心区域2之外的外围部分中，形成I/O区域3。
在半导体芯片1中，通常形成作为用于耦接到位于半导体芯片1之外的外部电路的耦接端子的焊盘。焊盘包括例如信号焊盘、I/O电路电源焊盘、I/O电路GND焊盘、内部电路电源焊盘、内部电路GND焊盘的焊盘类型。通常这些焊盘形成在I/O区域3中。但在第一实施例的半导体芯片1中，不是所有焊盘都形成在I/O区域3中，一些焊盘也形成在核心区域2中。第一实施例假定焊盘这样放置的半导体芯片1。下面描述放置信号焊盘、I/O电路电源焊盘、I/O电路GND焊盘、内部电路电源焊盘、内部电路GND焊盘的位置。
首先描述放置信号焊盘的位置。如图1所示，信号焊盘4a和输入/输出电路(I/O电路)4b形成在I/O区域3中。信号焊盘4a耦接到输入/输出电路4b，从而信号焊盘4a通过输入/输出电路4b电耦接到形成在核心区域2中的内部电路。换句话说，用作内部电路和位于半导体芯片1之外的外部电路之间的接口的电路是输入/输出电路4b，信号焊盘4a作为端子耦接到输入/输出电路4b。在I/O区域3中，信号焊盘4a例如排列成交错图案以增大集成密度。要注意，在此不是所有信号焊盘4a都形成在I/O区域3中，一些信号焊盘4a也形成在核心区域2中。
下面描述内部电路电源焊盘和内部电路GND焊盘各自的放置位置。如图1所示，内部电路电源焊盘5a和内部电路GND焊盘5b不是形成在I/O区域3中而是形成在核心区域2中。在内部电路电源焊盘5a上施加用于驱动内部电路的电源电压Vdd。从内部电路电源焊盘5a到内部电路形成导线，以向内部电路提供电源电压Vdd。类似地，在内部电路GND焊盘5a上施加参考电位(地电位)Vss。从内部电路GND焊盘5b到内部电路形成导线，以向内部电路提供参考电位Vss。由此，内部电路电源焊盘5a和内部电路GND焊盘5b具有向形成在核心区域2中的内部电路提供电位的功能，而且通过将这些焊盘放置在核心区域2中，可以减少电位波动，并向内部电路提供波动被减小的电位。
接着，描述I/O电路电源焊盘和I/O电路GND焊盘放置的位置。如图1所示，在I/O区域3和核心区域2中都放置I/O电路电源焊盘6a和I/O电路GND焊盘6b。向I/O电路电源焊盘6a施加用于驱动输入/输出电路4b的电源电压Vccq。类似地，向I/O电路GND焊盘6b施加参考电位Vssq。
如上所述，在第一实施例的半导体芯片1中，不是所有焊盘都形成在I/O区域3中，一些焊盘也形成在核心区域2中。下面描述通过在核心区域2中也放置焊盘所提供的优点。
通常，信号焊盘、I/O电路电源焊盘、I/O电路GND焊盘、内部电路电源焊盘、内部电路GND焊盘都形成在I/O区域3中。
但是，近年来，已经缩小了半导体芯片的尺寸，特别是形成在半导体芯片中的内部电路的微型化得到了促进。另一方面，尤其是SOC产品和形成微型计算机的产品在性能和多功能方面得到了增加。因此，形成在半导体芯片中的结合焊盘的数量增大了。这产生了以下问题：即使内部电路被微型化以减小半导体芯片的尺寸，仍然无法实现半导体芯片的尺寸缩小。也就是说，即使内部电路微型化，形成在半导体芯片的外围部分中的结合焊盘的数量还是增加了，从而面临半导体芯片的尺寸主要由形成在I/O区域中的焊盘和I/O电路确定的情况。
考虑到这种情况，也将形成在I/O区域中的焊盘形成在核心区域(内部电路区域)中。利用该技术，即使SOC产品等在性能和多功能方面增加了而且焊盘的数量增加了，也提供半导体芯片的尺寸减小的优点。对于第一实施例中的半导体芯片1，也假定焊盘不仅放置在I/O区域3而且也放置在核心区域2的结构。
由此，焊盘形成在半导体芯片1中。但是在半导体芯片的运输期间，这些焊盘可能与人体接触并产生ESD(静电放电)。例如，当任何用于向内部电路提供电源电位Vdd的内部电路电源焊盘5a产生静电放电时，浪涌电流流入耦接到内部电路电源焊盘5a的内部电路中，从而击穿组成该内部电路的元件(MISFET等)。
为了保护内部电路免受由静电放电导致的浪涌电流，在内部电路电源焊盘5a和内部电路GND焊盘5b之间设置了静电保护电路8，如图1所示。类似地，为了保护输入/输出电路4b免受由静电放电导致的浪涌电流，在I/O电路电源焊盘6a和I/O电路GND焊盘6b之间设置静电保护电路7。此外，由于由静电放电导致的浪涌电压也可能施加到信号焊盘4a，因此还在耦接到信号焊盘4a的输入/输出电路4b中设置静电保护电路。
如图16所示，这些静电保护电路通常形成在I/O区域中。在这种情况下，在将注意力集中在内部电路电源焊盘105a和内部电路GND焊盘105b时，耦接到内部电路电源焊盘105a和内部电路GND焊盘105b的静电保护电路106形成在I/O区域102中。由此，在图16所示的半导体芯片110的结构中，内部电路电源焊盘105a和内部电路GND焊盘105b形成在核心区域101中，而静电保护电路106形成在I/O区域102中。在这种情况下，当静电放电导致的浪涌电压施加到任何内部电路电源焊盘105a时，会产生对应的内部电路可能无法得到充分保护的问题。
下面描述该问题。图17是示出当内部电路电源焊盘105a和内部电路GND焊盘105b放置在核心区域101而静电保护电路106形成在I/O区域102中时浪涌电压施加到内部电路电源焊盘105a的图。
如图17所示，当浪涌电压施加到内部电路电源焊盘105a时，有可能出现下述情况，即与放置在I/O区域102中的静电保护电路106相比，紧接位于内部电路电源焊盘105a之下的内部电路在阻抗方面更低，并且更可能耦接到内部电路电源焊盘105a和内部电路GND焊盘105b之间。也就是说，由于内部电路电源焊盘105a和内部电路形成在相同的核心区域101中，因此它们之间的布线距离更短。相比较而言，内部电路电源焊盘105a形成在核心区域101，而静电保护电路106形成在I/O区域102中，从而它们之间的布线距离或者将内部电路电源焊盘105a耦接到静电保护电路106的导线更长。结果，可能从内部电路电源焊盘105a通过内部电路延伸到内部电路GND焊盘105b的路径在阻抗方面低于从内部电路电源焊盘105a通过静电保护电路106延伸到内部电路GND焊盘105b的路径。由于浪涌电流沿着更低阻抗的路径流动，因此浪涌电流流入内部电路，从而引起内部电路被击穿的可能性。换句话说，可能发生这样的情况：即使提供了静电保护电路106，还是无法充分保护内部电路。
该问题在内部电路电源焊盘105a和内部电路GND焊盘105b置在核心区域101而静电保护电路106放置在I/O区域102中时变得很明显。
相比而言，当I/O电路电源焊盘107a和I/O电路GND焊盘107b放置在核心区域101而静电保护电路108放置在I/O区域102中时，不存在问题。这是因为I/O电路电源焊盘107a和I/O电路GND焊盘107b用于向形成在I/O区域102中的输入/输出电路104提供电位。换句话说，这是因为要保护免受输入到I/O电路电源焊盘107a的浪涌电压侵害的主要对象是耦接到I/O电路电源焊盘107a的输入/输出电路104，而且输入/输出电路104形成在I/O区域102中。因此，通过将静电保护电路108放置在I/O区域102中，在该区域中放置了作为保护对象的输入/输出电路104，输入/输出电路104就可以充分地免于静电放电的侵害。
在信号焊盘103放置在核心区域101而静电保护电路放置在同样形成于I/O区域102中的输入/输出电路104中时，上述问题不明显，这有各种原因。信号焊盘103通过输入/输出电路104耦接到内部电路。因此，可以想象，如果采用信号焊盘103放置在核心区域101而静电保护电路设置在形成于I/O区域102中的输入/输出电路104中的结构，则信号焊盘103和内部电路之间的布线距离明显比信号焊盘103和静电保护电路之间的布线距离要短。因此，认为由于施加在信号焊盘103上的浪涌电压，浪涌电流会流入内部电路，而内部电路可能击穿。
但在实际中，假定导线从放置在核心区域101中的信号焊盘103耦接到设置在I/O区域102中的输入/输出电路104，然后从形成在I/O区域102中的输入/输出电路104耦接到形成在核心区域101中的内部电路。也就是说，可以看出与内部电路电源焊盘105a不同，即使信号焊盘103放置在核心区域101中，信号焊盘103和内部电路之间的布线距离也更长而不是更短。由此，可以认为即使将信号焊盘103放置在核心区域101中，上述问题也不是很明显。即使信号焊盘103放置在核心区域101中，输入/输出电路104也形成在信号焊盘103和内部电路之间。因此，可以认为，为了保护输入/输出电路104免于静电放电侵害，恰当的是在放置于I/O区域102中的输入/输出电路104中提供静电保护电路。
由此，应当理解，如果采用内部电路电源焊盘105a和内部电路GND焊盘105b放置在核心区域101而静电保护电路106放置在I/O区域102中的结构，则无法充分保护内部电路免受静电放电侵害。即使一些焊盘形成在核心区域101中，当内部电路电源焊盘105a和内部电路GND焊盘105b放置在核心区域101中时，上述问题也会发生。为了防止这一点，考虑采用内部电路电源焊盘105a和内部电路GND焊盘105b不包括在放置于在核心区域101的焊盘内的结构。但是，由于内部电路电源焊盘105a和内部电路GND焊盘105b用于提供用于驱动内部电路的电位，因此优选内部电路电源焊盘105a和内部电路GND焊盘105b尽可能靠近提供电位的内部电路。这是因为例如，当内部电路电源焊盘105a远离内部电路时，其容易受到电压降或电位波动的影响。具体地说，用于驱动内部电路的电源电位已经随着内部电路的微型化而降低，从而更易受到电压降或电位波动的影响。因此，如果采用在核心区域101中提供焊盘的结构，则优选内部电路电源焊盘105a和内部电路GND焊盘105b放置在核心区域101中。这导致采用内部电路电源焊盘105a和内部电路GND焊盘105b放置在核心区域101中而静电保护电路106放置于I/O区域102中的结构。结果是，很明显内部电路无法充分地免受静电放电的侵害。
由此，如图1所示，第一实施例在核心区域2中形成构成每个静电放电电路8的部分的放电电路8a，这是本实施例的特征性特征之一。每个静电保护电路8包括用于促使浪涌电流流入其中的放电电路8a以及用于控制放电电路8a的控制电路8b。通过将构成静电保护电路8的部分的放电电路8a放置在核心区域2中，可以充分保护内部电路免受静电放电的侵害。
其原因在于，在内部电路电源焊盘5a形成在核心区域2中的情况下，如果放电电路8a形成在核心区域2中，内部电路电源焊盘5a和放电电路8a之间的布线距离可以缩短。换句话说，当放电电路形成在I/O区域3中时，内部电路电源焊盘5a和放电电路8a之间的布线距离更长。结果，可能发生从内部电路电源焊盘5a通过内部电路延伸到内部电路GND焊盘5b的路径在阻抗方面低于从内部电路电源焊盘5a通过放电电路延伸到内部电路GND焊盘5b的路径。由于浪涌电流沿着更低阻抗的路径流动，因此浪涌电流流入内部电路，从而引起内部电路被击穿的可能性。相比较而言，当在本实施例中放电电路8a形成在核心区域2中时，内部电路电源焊盘5a和放电电路8b之间的布线距离比放电电路8a形成在I/O区域3中的情况要短。因此，从内部电路电源焊盘5a通过放电电路8a延伸到内部电路GND焊盘5b的路径在阻抗方面低于从内部电路电源焊盘5a通过内部电路延伸到内部电路GND焊盘5b的路径。结果，即使由于静电放电而导致的浪涌电压施加到内部电路电源焊盘5a，浪涌电流也流入放电电路8a。因此，可以充分地保护耦接到内部电路电源焊盘5a的内部电路免受静电放电的侵害。
在本实施例中，形成在内部电路电源焊盘5a和内部电路GND焊盘5b之间的多个放电电路8a并联设置。也就是说，多个放电电路8a并联地设置在核心区域2中，以对应于一对内部电路电源焊盘5a和内部电路GND焊盘5b。该布置考虑到允许通过单个放电电路8a流动的浪涌电流具有上限值，而且在由静电放电产生大的浪涌电流时，难以用单个放电电路8a应付这种大的浪涌电流。也就是说，通过提供并联的多个放电电路8a，可以应付更大的浪涌电流。
由此，多个放电电路8a形成在核心区域2中，使得为多个放电电路8a提供单个控制电路8b，而不是基于一对一而使用于控制放电电路8a的控制电路8b在数量上对应于放电电路8a。这是因为与放电电路8a不同，控制电路8b不直接产生流动的浪涌电流，控制电路8b足以控制多个放电电路8a。结果是，在本实施例中的每个静电保护电路8包括放电电路8a和控制电路8b，从而提供为多个放电电路8a提供单个控制电路8b的结构。
放电电路8a形成在核心区域2中，而控制电路8b形成在I/O区域3中。也就是说，在本实施例中，不是整个静电保护电路8形成在核心区域，而是只有放电电路8a形成在核心区域2中。由此通过只将构成静电保护电路8的部分的放电电路8a设置在核心区域2中，可以充分地保护形成在核心区域2中的内部电路。这是因为在静电保护电路8中，是放电电路8a实际引起流入静电保护电路的浪涌电流，而且通过将放电电路8a靠近内部电路放置，促使浪涌电流流入在阻抗方面低于内部电路的放电电路8a。换句话说，放电电路8a放置的位置在保护内部电路时很重要。通过在核心区域2中提供放电电路8a，从内部电路电源焊盘5a通过放电电路8a延伸到内部电路GND焊盘5b的路径在阻抗方面降低，并允许用作可靠地促使浪涌电流沿着其流动的路径。
还可以考虑将放电电路8a以及控制电路8b都形成在核心区域2中。换句话说，还可以考虑整个静电保护电路8设置在核心区域2中。但是，由于以下原因，控制电路8b不设置在核心区域2中。在形成于核心区域2的内部电路中，形成MISFET，但是MISFET经过了微型化。另一方面，MISFET也形成在I/O区域3的输入/输出电路4b中，但是该MISFET不像形成在内部电路中的MISFET那样被微型化。也就是说，分别包括MISFET的电路分别形成在核心区域2和I/O区域3中，形成在核心区域2中的MISFET在尺寸上不同于形成在I/O区域3中的MISFET。例如，形成在I/O区域3中的MISFET的栅绝缘膜比形成在核心区域2中的MISFET的栅绝缘膜厚。
每个静电保护电路8都包括放电电路8a和控制电路8b，放电电路8a可以用尺寸都与形成内部电路的MISFET相同的MISFET形成。相比而言，电容器元件用于控制电路8b，但是在电容器元件由MISFET的栅电容形成时，需要厚膜作为MISFET的栅绝缘膜。也就是说，需要使用尺寸与形成在I/O区域3中的每个MISFET相同的MISFET作为构成控制电路8b的MISFET，因此，不能使用尺寸与形成内部电路的每个MISFET相同的MISFET。
当控制电路8b也在核心区域2时，不同尺寸的MISFET都形成在核心区域2中。在这种情况下，需要为核心区域2提供这样的区域，在该区域中形成不同尺寸的MISFET，使得需要改变传统的布局设置。也就是说，在核心区域2中，内部电路是用包括p沟道MISFET和n沟道MISFET的标准单元形成，但是需要形成不能用该标准单元形成的MISFET。这导致可能发生制造过程步骤复杂以及因此在核心区域2中构图的精确度降低的情况。例如，在构图核心区域2时，需要形成不同尺寸的MISFET，但是当不同尺寸的MISFET同时被构图以避免制造过程步骤的复杂时，微型化标准单元的精确度可能出现问题。
因此，构成每个静电保护电路8的部分的控制电路8b设置在I/O区域3中而不是核心区域2中。这使得将控制电路8b放置在核心区域2中而产生的问题得以解决。也就是说，不需要在核心区域2中形成不同尺寸的MISFET以及较明显的改变布局设置。此外，还可以抑制制造过程步骤的复杂以及光刻工艺的精确度降低。
在本实施例中，可靠防止由于静电放电而导致的内部电路击穿的效果可以通过在核心区域2中设置放电电路8a来获得，允许半导体芯片1的尺寸减小的效果也可以通过在核心区域2中设置放电电路8a来获得。这是因为，与放电电路8a也形成在I/O区域3中的传统结构不同，在本实施例中放电电路8a形成在核心区域2中。因此，可以减少形成在I/O区域3中的元件。这使得I/O区域3的尺寸可以减小，由此使得半导体芯片1的尺寸减小。
此外，即使控制电路8b设置在I/O区域3中，避免I/O区域3的尺寸增加的效果可以通过在半导体芯片1的角落部分上设置控制电路8b来获得，控制电路8b设置在I/O区域3中。换句话说，尽管半导体芯片1的角落部分传统上是不放置元件的死空间(dead space)，通过将控制电路8b放置在该死空间，也可以将控制电路8b放置在I/O区域3中而不增加I/O区域3的面积。
在放电电路8a放置在I/O区域3中的结构中，为了减少放置在I/O区域3中的元件，难以在一对内部电路电源焊盘5a和内部电路GND焊盘5b之间提供大量的放电电路8a。相反，在本实施例中，放电电路8a设置在核心区域2中，从而即使大量的放电电路8a并联地设置在一对内部电路电源焊盘5a和内部电路GND焊盘5b之间，I/O区域3的尺寸也不会增加。由此，根据本实施例，多个放电电路8a可以并联设置，而半导体芯片1的尺寸可以减小。结果，本实施例可以应付更大的浪涌电流。
放电电路8a设置在核心区域2中，但是当在核心区域2的外围部分存在空白区域时，例如放电电路8a设置在该空白区域中。通过在该空白区域中形成放电电路8a，可以将放电电路8a放置在核心区域2而无需改变内部电路的布局。例如，作为核心区域2的外围部分，可以使用位于形成于核心区域2中的内部电路电源焊盘5a和内部电路GND焊盘5b之外的区域。放电电路8a不仅可以形成在核心区域2的外围部分中，还可以形成在内部电路的空白区域中，如紧接位于电源线之下的空白区域。简而言之，放电电路8a不仅可以放置在核心区域2的外围部分中，还可以形成在任何空白区域而不需要改变内部电路的布局，假定内部电路没有形成在该空白区域中。
本实施例的半导体器件具有如上所述的结构。下面描述每个静电保护电路8的具体结构。
图2是示出本实施例的每个静电保护电路8的结构示例的电路图。如图2所示，本实施例中的静电保护电路8设置在内部电路电源焊盘5a和内部电路GND焊盘5b之间。每个静电保护电路8包括放电电路8a和控制电路8b。
放电电路8a具有直接促使浪涌电流流入其中的功能。为了实施该功能，放电电路8a由包括CMISFET和n沟道MISFET的反相器组成。反相器包括形成在高一侧的p沟道MISFET 9a和形成在低一侧的n沟道MISFET 9b。输入信号从耦接到p沟道MISFET 9a的栅电极以及n沟道MISFET 9b的栅电极的输入端子输入到反相器。反相器从p沟道MISFET 9a和n沟道MISFET 9b之间的耦接部分输出一输出信号。利用这样构造的反相器，当“Hi”输入信号输入其中时，“Lo”输出信号从中输出，当“Lo”输入信号输入其中时，“Hi”输出信号从中输出。
反相器的输出被输入到形成在后一级的n沟道MISFET 9c的栅电极，使得n沟道MISFET 9c的通/断状态通过反相器的输出来控制。n沟道MISFET 9c的源极区域和漏极区域分别连接到内部电路GND焊盘5b和内部电路电源焊盘5a。具体地说，促使浪涌电流在n沟道MISFET 9c的漏极区域和源极区域之间流动。
接着，控制电路8b具有控制放电电路8a的功能。为了实施该功能，控制电路8b具有p沟道MISFET 10a和MISFET 10b。p沟道MISFET 10a用作电阻器元件，而不是晶体管。也就是说，对p沟道MISFET 10a的栅电极施加参考电位(GND)，使得p沟道MISFET10a处于正常接通状态。P沟道MISFET 10a耦接在用于提供电源电位的内部电路电源焊盘5a和MISFET 10b的栅电极之间。利用这样构造的p沟道MISFET 10a，当电流用作电阻器元件的阻值时产生接通状态的电阻。
MISFET 10b用作电容器元件而不是晶体管。为了用MISFET10b实施电容器元件的功能，MISFET 10b耦接在内部电路GND焊盘5b和p沟道MISFET 10a的栅电极之间。MISFET 10b保持正常接通状态，以在源极区域和漏极区域导电的状态下使用。结果，内部电路GND焊盘5b和p沟道MISFET 10a的栅电极进入它们通过MISFET10b正常连接的状态，从而在p沟道MISFET 10a的栅电极上施加参考电位。按照这种方式，形成使用栅绝缘膜作为电容器绝缘膜和使用栅电极以及衬底(源极区域和漏极区域)作为电极的电容器元件。在这样构造的控制电路8b中，输出信号从p沟道MISFET 10a和MISFET 10b之间输出并输入到放电电路8a的输入端子。
根据本实施例的静电保护电路8如上构造。下面描述其运行。当静电放电导致的浪涌电压施加在内部电路电源焊盘5a和内部电路GND焊盘5b之间时静电保护电路8用于保护。静电保护电路8防止在运输期间等等由静电放电导致的浪涌电压施加没有运行的半导体芯片1上。
首先描述没有发生静电放电的情况。此时，由于半导体芯片1没有运行，参考电位施加在内部电路电源焊盘5a和内部电路GND焊盘5b上。当参考电位施加在内部电路电源焊盘5a上时，“Lo”输出信号(在参考电位)从控制电路8b通过控制电路8b的p沟道MISFET10a(在正常接通状态下)输出。从控制电路8b输出的“Lo”输出信号输入放电电路8a的反相器。当“Lo”输入信号输入反相器时，“Lo”信号分别施加到p沟道MISFET 9a和n沟道MISFET 9b的栅电极，它们分别组成反相器。结果是，p沟道MISFET 9a接通，n沟道MISFET9b变成截止。p沟道MISFET 9a变成接通使得内部电路电源焊盘5a和n沟道MISFET 9c的栅电极导通。但是，由于“Lo”信号(在参考电位)施加在内部电路电源焊盘5a上，因此n沟道MISFET 9c没有导通，从而内部电路电源焊盘5a和内部电路GND焊盘5b电绝缘。
下面，假定不低于“Hi”电平(电源电位)的浪涌电压施加在内部电路电源焊盘5a上。如上所述，由于内部电路电源焊盘5a通过反相器的p沟道MISFET 9a耦接到n沟道MISFET 9c的栅电极，因此在浪涌电压施加到内部电路电源焊盘5a上之后，“Hi”信号立即施加到n沟道MISFET 9c的栅电极上。结果，n沟道MISFET 9c导通，从而将内部电路电源焊盘5a和内部电路GND焊盘5b导通，从而流过浪涌电流。
此时，在控制电路8b中，内部电路电源焊盘5a通过p沟道MISFET 10a(在正常接通状态)耦接到由MISFET 10b组成的电容器元件。因此，在浪涌电压施加到内部电路电源焊盘5a上之后，立即有电流通过p沟道MISFET 10a流入作为电容器元件的MISFET10b。由于电流流入作为电容器元件的MISFET 10b而在其中累积电荷，从控制电路8b输出的电位(输出信号)上升。在浪涌电压施加到内部电路电源焊盘5a上之后，累计在作为电容器元件的MISFET10b中的电荷在数量上立即变小。结果，从控制电路8b输出的电位没有达到“Hi”电平，从而从控制电路8b输出的电位处于“Lo”电平。因此，“Lo”信号仍然输入放电电路8a。因此，维持p沟道MISFET 9a接通的状态，从而内部电路电源焊盘5a和n沟道MISFET 9c的栅电极仍然彼此耦接。此时，由于浪涌电压施加到内部电路电源焊盘5a上，对应于“Hi”电平的电位施加到n沟道MISFET 9c的栅电极上。结果，n沟道MISFET 9c接通，浪涌电流继续流动。
此后，当过去给定的时间段之后，足够的电荷累积在作为电容器元件的MISFET 10b中，从而从控制电路8b输出的电位(输出信号)上升到“Hi”电平。结果，从控制电路8b输出的电位达到“Hi”电平，从而“Hi”信号输入放电电路8a。响应于此，处于接通状态的p沟道MISFET 9a截止，处于截止状态的n沟道MISFET 9b接通。因此，内部电路GND焊盘5b耦接到n沟道MISFET 9c的栅电极。由此，“Lo”信号施加到n沟道MISFET 9c的栅电极上以截止n沟道MISFET 9c。结果，内部电路电源焊盘5a和内部电路GND焊盘5b电绝缘从而浪涌电流不再流过。
此后，当浪涌电压不再施加到内部电路电源焊盘5a上时，累积在控制电路8b的MISFET 10b中的电荷逐渐放掉，使得静电保护电路8返回到施加浪涌电流之前的状态。通过这种方式，当在内部电路电源焊盘5a上施加浪涌电压时，包括放电电路8a和控制电路8b的静电保护电路8允许浪涌电流流过。
下面，描述对应于上述运行的静电保护电路的各个部分中的电位或浪涌电流随时间的变化。图3A至3D示出对应于图2的点(a)至(d)的各个部分中的电位或浪涌电流随时间的变化。图3A示出在图2的点(a)(内部电流电源焊盘5a)上的电位随时间的变化。图3B示出在图2的点(b)(控制电路8b的输出和放电电路8a的输入)上的电位随时间的变化。图3C示出在图2的点(c)(n沟道MISFET9c的栅电极)上的电位随时间的变化。图3D示出流入n沟道MISFET9c的浪涌电流随时间的变化。
如图3A所示，当在内部电路电源焊盘5a上施加浪涌电压时，电位上升。在该电位上升之后，施加到n沟道MISFET 9c的栅电极上的电位立即上升(参见图3C)，而且如图3D所示，浪涌电流流入n沟道MISFET 9c。然后在经过给定的时间段之后，对应于控制电路8b的输出和放电电路8a的输入的电位上升，使得施加到n沟道MISFET 9c的栅电极上的电位下降。因此，浪涌电流不再流过。由此可以看出，电位和浪涌电流发生了变化。
在控制电路8b中，输出电位在经过给定时间段之后从“Lo”电平移到“Hi”电平，以防止浪涌电流在该时间段之后还流动。此时，该给定时间段通过组成控制电路8b的电阻器元件(p沟道MISFET 10a)的阻值R和电容器元件(MISFET 10b)的电容C来确定。因此，需要设置电阻值R和电容C来允许足够的浪涌电流流过。换句话说，由于上述给定时间段取决于电阻值R和电容C的乘积—时间常数(C×R)，因此需要设置合适的时间常数。
例如，当浪涌电流导致的放电时间假定为100ns时，对于控制电路8b，需要100ns或更大的时间常数。为了将控制电路8b的时间常数设置为100ns，例如将通过上述电容C乘以电阻值R得到的值调整为100ns。
通过将上述静电保护电路8用于图1所示的布局，本实施例的半导体器件得以实现。图4是示出图2的静电保护电路8的示意图，其中放电电路8a形成在核心区域2中，控制电路8b形成在I/O区域3中。如图4所示，内部电路电源焊盘5a和内部电路GND焊盘5b形成在核心区域2，内部电路和放电电路8a形成在内部电路电源焊盘5a和内部电路GND焊盘5b之间。如图2所示，放电电路8a包括形成反相器的p沟道MISFET 9a和n沟道MISFET 9b，以及形成在反相器后一级的n沟道MISFET 9c。
另一方面，控制电路8b形成在I/O区域3中。控制电路8b包括用作电阻器元件的p沟道MISFET 10a以及用作电容器元件的MISFET 10b。
通过在核心区域2中设置放电电路8a，从内部电路电源焊盘5a通过放电电路8a(n沟道MISFET 9c)延伸到内部电路GND焊盘5b的路径在阻抗方面低于从内部电路电源焊盘5a通过内部电路延伸到内部电路GND焊盘5b的路径。换句话说，通过在核心区域2中提供放电电路8a，内部电路电源焊盘5a和放电电路8a之间的布线距离等于内部电路电源焊盘5a和内部电路之间的布线距离。由于放电电路8a的n沟道MISFET 9c是接通，通过放电电路8a延伸的路径在阻抗方面低于通过内部电路延伸的路径。因此，浪涌电流通过放电电路8a的n沟道MISFET 9c从内部电路电源焊盘5a流向内部电路GND焊盘5b。结果，可以充分保护内部电路免遭静电放电导致的浪涌电流的侵害。
下面描述放电电路8a的变形。图5是示出构成静电保护电路8的放电电路8a的图。如图5所示，在本实施例中，放电电路8a包括反相器和n沟道MISFET 9c。当这样构成放电电路8a时，浪涌电流流入n沟道MISFET 9c。由于形成在放电电路8a中的n沟道MISFET9c只有一个，因此可能在浪涌电流变大时，不能应付大的浪涌电流。为了防止这一点，考虑将多个n沟道MISFET 9c至9f作为放电电路并联设置在反相器的后一级中的结构，如图6所示。通过采用这样的结构，浪涌电流可以流过并联设置的多个n沟道MISFET 9c至9f，因此可以应付更大的浪涌电流。
下面描述控制电路8b的变形。图7是示出构成静电保护电路8的控制电路8b的图。如图7所示，在本实施例中，控制电路8b包括p沟道MISFET 10a和MISFET 10b。p沟道MISFET 10a用作电阻器元件，而MISFET 10b用作电容器元件。因此，控制电路8b还可以包括电阻器元件11a和电容器元件11b，如图8所示。在这种情况下，由多晶硅膜构成的多晶硅电阻器可以用作电阻器元件11a，而使用多晶硅膜作为电极的元件或者使用金属膜作为电极的元件可以用作电容器元件。
下面描述形成在核心区域2中的放电电路8a可以由MISFET形成的事实，每个MISFET的尺寸等于形成在核心区域2中的内部电路的MISFET。也就是说，下面描述内部电路用包括p沟道MISFET和n沟道MISFET的标准单元作为单位元件形成而且根据本实施例的放电电路还可以用标准单元形成的事实。由于本实施例的放电电路可以用该标准单元形成，因此可以不改变内部电路的布局就形成放电电路。具体地说，如果可以使用尺寸分别与内部电路的MISFET相同的MISFET形成放电电路，则可以达到抑制制造过程步骤复杂度以及光刻工艺的精确度降低的效果。
首先描述形成在核心区域2中的内部电路。例如，当SOC产品作为半导体芯片形成时，诸如NAND电路、AND电路或OR电路的数字电路作为内部电路形成。在图9中，NAND电路12作为构成内部电路的示例示出。
如图9所示，NAND电路12包括p沟道MISFET 13a、13b以及n沟道MISFET 14a、14b。p沟道MISFET 13a、13b并联连接到用于提供电源电位的内部电路电源焊盘5a，而n沟道MISFET 14a、14b串联地连接到p沟道MISFET 13a。n沟道MISFET 14b还连接到用于提供参考电位的内部电路GND焊盘5b。在这样构造的NAND电路12中，输入IN1连接到p沟道MISFET 13a以及n沟道MISFET14a的各栅电极，而输入IN2连接到p沟道MISFET 13b以及n沟道MISFET 14b的各栅电极。在p沟道MISFET 13a和13b的与连接到内部电路电源焊盘5a的端子相对的各端子上，提取输出OUT。
例如，当“Lo”信号(在参考电位)输入到输入端IN1，“Lo”信号输入到输入端IN2时，p沟道MISFET 13a和13b接通，而n沟道MISFET 14a和14b截止。结果，“Hi”信号(在电源电位)输出到输出端OUT。当“Lo”信号输入到输入端IN1，“Hi”信号输入到输入端IN2时，p沟道MISFET 13a和n沟道MISFET 14b接通，而p沟道MISFET 13b和n沟道MISFET 14a截止。结果，“Hi”信号输出到输出端OUT。类似地，当“Hi”信号输入到输入端IN1，“Lo”信号输入到输入端IN2时，p沟道MISFET 13b和n沟道MISFET 14a接通，而p沟道MISFET 13a和n沟道MISFET 14b截止。结果，“Hi”信号输出到输出端OUT。此外，当“Hi”信号输入到输入端IN1，“Hi”信号输入到输入端IN2时，p沟道MISFET 13a和13b截止，而n沟道MISFET 14a和14b接通。结果，“Lo”信号输出到输出端OUT。通过这种方式，NAND电路12运行。
下面，图10是示出形成在半导体芯片上的NAND电路12的布局的图。如图10所示，电源线15和GND线16在一个方向上延伸，而在该一个方向上延伸的p型杂质扩散区17和n型杂质扩散区18形成在这对电源线15和GND线16之间。此外，形成多个栅电极19a和19b以便与在该一个方向上延伸的p型杂质扩散区17和n型杂质扩散区18相交。通过这种方式，形成p沟道MISFET 13a和13b以及n沟道MISFET 14a和14b。也就是说，在图10中，形成包括p沟道MISFET 13a和n沟道MISFET 14a的标准单元和包括p沟道MISFET 13b和n沟道MISFET 14b的标准单元。通过针对这些标准单元构图来形成导线，形成图10所示的NAND电路12。分别构成内部电路的诸如AND电路和OR电路的其它电路也用标准单元作为参考来形成，并且通过更改布线图案，形成具体的电路。简而言之，通过利用标准单元作为布局参考来改变布线图案，内部电路形成不同的数字电路。
通过这种方式，内部电路形成在核心区域2中。下面描述形成在核心区域2中的放电电路8a的布局的示例。图11是示出形成在核心区域2中的放电电路8a的布局的图。具有如图11所示的布局结构的放电电路8a是图4所示的放电电路8a。如图11所示，电源线15和GND线16在一个方向上延伸，而在该一个方向上延伸的p型杂质扩散区17和n型杂质扩散区18形成在这对电源线15和GND线16之间。此外，形成多个栅电极19a和19b以便与在该一个方向上延伸的p型杂质扩散区17和n型杂质扩散区18相交。通过这种方式，形成构成反相器的p沟道MISFET 9a和n沟道MISFET 9b，并在反相器的后一级形成n沟道MISFET 9c。因此，可以看出，放电电路8a是通过针对包括p沟道MISFET 9a和n沟道MISFET 9b的标准单元以及包括n沟道MISFET 9c的标准单元构图而形成导线来形成的。由此，可以理解，形成在核心区域2中的放电电路8a还可以按照使用尺寸与内部电路的MISFET相同的MISFET的布局形成。这使得可以在不改变内部电路的布局的情况下形成放电电路8a。具体地说，由于放电电路8a可以由尺寸都与内部电路的MISFET相同的MISFET形成，因此制造过程步骤的复杂度和光刻工艺的精确度降低可以得到抑制。
还可以利用标准单元形成放电电路8a，其中多个n沟道MISFET9c至9f作为图6所示的放电电路8a设置在反相器之后的级中。图12是示出形成在核心区域2中的放电电路8a的布局的图。如图12所示，具有如图12所示的布局结构的放电电路8a是如图6所示的放电电路8a。如图12所示，电源线15和GND线16在一个方向上延伸，而在该一个方向上延伸的p型杂质扩散区17和n型杂质扩散区18形成在这对电源线15和GND线16之间。此外，形成多个栅电极19a至19e以便与在该一个方向上延伸的p型杂质扩散区17和n型杂质扩散区18相交。通过这种方式，形成构成反相器的p沟道MISFET 9a和n沟道MISFET 9b，并在反相器的后一级形成n沟道MISFET 9c至9f。因此，可以看出，放电电路8a是通过针对包括p沟道MISFET 9a和n沟道MISFET 9b的标准单元以及包括n沟道MISFET 9c至9f的各个标准单元构图而形成导线来形成的。由此，可以理解，形成在核心区域2中的放电电路8a还可以按照使用尺寸都与内部电路的MISFET相同的MISFET的布局形成。
但是，由于如图12所示，n型杂质扩散区18比p型杂质扩散区17要长，因此在p型杂质扩散区17的一侧存在空白区域。通过有效使用空白区域，获得图13所示的放电电路8a的布局。如图13所示，在p型杂质扩散区17的一侧上的空白区域中形成n型杂质扩散区20，而且大量的n沟道MISFET形成在反相器后一级中。利用图13所示的布局，可以有效利用空白区并应付大的浪涌电流。
尽管参照实施例具体描述了本发明的发明人实现的发明，但是本发明不限于此。应当理解，可以对本发明进行各种修改和更正而不脱离本发明的要旨。
本发明可广泛应用于制造半导体器件的制造工业。

Claims (15)

1.一种包括半导体芯片的半导体器件，该半导体芯片包括：
a.I/O区域，其中形成用作与外部电路的接口的输入/输出电路；
b.内部电路区域，其不同于I/O区域，而且在该内部电路区域中形成内部电路，其中用于向内部电路提供源功率的内部电路电源焊盘形成在内部电路区域上，
其中内部电路电源焊盘耦接到静电保护电路，并且
构成静电保护电路的一部分的电路形成在内部电路区域中。
2.根据权利要求1所述的半导体器件，
其中静电保护电路具有用于对浪涌电流放电的放电电路以及用于控制放电电路的控制电路，并且
所述放电电路形成在内部电路区域中。
3.根据权利要求2所述的半导体器件，其中控制电路形成在I/O区域中。
4.根据权利要求1所述的半导体器件，
其中半导体芯片具有矩形形状，
I/O区域沿着半导体芯片的外部外围部分形成，并且
内部电路区域形成在不同于I/O区域的内部区域中。
5.根据权利要求4所述的半导体器件，
其中静电保护电路具有用于对浪涌电流放电的放电电路以及用于控制放电电路的控制电路，并且
所述放电电路形成在内部电路区域中。
6.根据权利要求5所述的半导体器件，其中控制电路形成在I/O区域中。
7.根据权利要求6所述的半导体器件，其中控制电路形成在半导体芯片的角落部分。
8.根据权利要求5所述的半导体器件，其中放电电路形成在内部电路区域的内部外围部分。
9.根据权利要求8所述的半导体器件，其中放电电路形成在内部电路电源焊盘之外。
10.根据权利要求2所述的半导体器件，其中多个放电电路耦接到单个控制电路。
11.根据权利要求2所述的半导体器件，其中
内部电路使用包括p沟道MISFET和n沟道MISFET的标准单元作为单位元件来形成，并且
放电电路利用该标准单元形成。
12.根据权利要求11所述的半导体器件，其中放电电路包括反相器和n沟道MISFET。
13.根据权利要求11所述的半导体器件，其中放电电路包括反相器和多个n沟道MISFET。
14.根据权利要求3所述的半导体器件，其中控制电路包括电阻器元件和电容器元件。
15.根据权利要求3所述的半导体器件，其中，
控制电路包括第一MISFET和第二MISFET，并且
第一MISFET用作电阻器元件，第二MISFET用作电容器元件。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214654A (zh) * 2010-04-01 2011-10-12 联发科技股份有限公司 具有静电放电保护功能的芯片
CN102222648A (zh) * 2010-04-14 2011-10-19 新港传播媒介公司 晶片区域最佳化衬垫
CN103165599A (zh) * 2011-12-19 2013-06-19 Arm有限公司 集成电路和在集成电路内提供静电放电保护的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5079342B2 (ja) * 2007-01-22 2012-11-21 ルネサスエレクトロニクス株式会社 マルチプロセッサ装置
US8247845B2 (en) * 2008-01-28 2012-08-21 Infineon Technologies Ag Electrostatic discharge (ESD) protection circuit placement in semiconductor devices
US20100171211A1 (en) * 2009-01-07 2010-07-08 Che-Yuan Jao Semiconductor device
JP5466485B2 (ja) * 2009-11-12 2014-04-09 ルネサスエレクトロニクス株式会社 マイクロコンピュータ
KR101255289B1 (ko) * 2009-12-31 2013-04-15 엘지디스플레이 주식회사 액정표시장치
JP2011171680A (ja) 2010-02-22 2011-09-01 Panasonic Corp 半導体集積回路装置
JP2012109411A (ja) * 2010-11-17 2012-06-07 Canon Inc 半導体装置及び半導体装置を搭載したプリント基板
KR101178859B1 (ko) 2010-12-31 2012-08-31 에스케이하이닉스 주식회사 반도체 장치
WO2013051175A1 (ja) 2011-10-06 2013-04-11 パナソニック株式会社 半導体集積回路装置
JP5880126B2 (ja) * 2012-02-22 2016-03-08 株式会社ソシオネクスト 保護回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
TW396480B (en) * 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
US5721656A (en) * 1996-06-10 1998-02-24 Winbond Electronics Corporation Electrostatc discharge protection network
US6034552A (en) * 1998-04-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Output ESD protection using dynamic-floating-gate arrangement
JP3380465B2 (ja) * 1998-06-29 2003-02-24 松下電器産業株式会社 半導体装置
JP2001085625A (ja) * 1999-09-13 2001-03-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6411485B1 (en) * 1999-11-04 2002-06-25 United Microelectrics Corp. Electrostatic discharge protection circuit for multi-voltage power supply circuit
JP2004007472A (ja) * 2002-03-22 2004-01-08 Toshiba Corp 半導体集積回路、データ転送システム、及びデータ転送方法
TWI264106B (en) * 2002-04-30 2006-10-11 Winbond Electronics Corp Static charge protection circuit of adopting gate-coupled MOSFET (metal-oxide-semiconductor field effect transistor)
US6849479B2 (en) * 2002-12-03 2005-02-01 Taiwan Semiconductor Manufacturing Company Substrate based ESD network protection method for flip chip design
JP4000096B2 (ja) * 2003-08-04 2007-10-31 株式会社東芝 Ｅｓｄ保護回路
JP2007036029A (ja) * 2005-07-28 2007-02-08 Oki Electric Ind Co Ltd 半導体装置
JP2008091808A (ja) * 2006-10-05 2008-04-17 Oki Electric Ind Co Ltd 半導体集積回路
JP5097096B2 (ja) * 2007-12-28 2012-12-12 パナソニック株式会社 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214654A (zh) * 2010-04-01 2011-10-12 联发科技股份有限公司 具有静电放电保护功能的芯片
CN102222648A (zh) * 2010-04-14 2011-10-19 新港传播媒介公司 晶片区域最佳化衬垫
CN103165599A (zh) * 2011-12-19 2013-06-19 Arm有限公司 集成电路和在集成电路内提供静电放电保护的方法
CN103165599B (zh) * 2011-12-19 2017-05-10 Arm 有限公司 集成电路和在集成电路内提供静电放电保护的方法

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