CN101494376B - 静电放电防护电路 - Google Patents

Abstract

一种静电放电防护电路，其用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括：一电压源；一阻断充电单元耦接至该电压源，提供一逆偏以控制该电压源在该静电电压产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充电单元；一第一N型金属氧化物半导体耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体；及一输出单元耦接至该第二N型金属氧化物半导体；其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗。本发明所述的静电放电防护电路，可提高静电放电防护的表现。

Description

静电放电防护电路

技术领域

本发明相关于一种静电放电防护电路，尤指一种用于输出电路中的静电放电防护电路。

背景技术

在一般电路设计中，由于需要避免因为环境或人体静电对电路造成的伤害，通常会在电路中设置一个电路组，以使整个电路避免因为静电的伤害破坏而减损电路的寿命。

这样的电路通常称为静电放电(ESD；ElectrostaticDischarge)防护电路，在现有技术中，考虑ESD电路设计通常有两种方法：

1.在电路中装设镇流电阻器(Ballast resistor)，可避免因为电路中的寄生(parasitic)NMOS，因为不正常的导通，因而降低静电保护的等级，在电路中装设镇流电阻器可改善NMOS不正常导通的问题。

2.在电源线间加上ESD箝制电路，以引导部分或全部的电流。请参阅图1，其为传统具有ESD箝制电路的输出电路电路图，如图1所示，输出电路1中包括ESD箝制电路11，连接于电压源VCC以及接地端12之间，输出电路1另外包括PMOS13，PMOS13的源极耦接于电压源VCC、漏极耦接于输出端16，以及NMOS14，NMOS14的源极耦接至接地端12，漏极耦接至输出单元16，寄生二极管15的阴极耦接于电压源VCC，输出单元16耦接于二极管15的阳极。在PS模式(mode)时，因为ESD箝制电路可引导静电电流按照寄生二极管15、电压源VCC、ESD箝制电路11到接地端12的路线行走，因此可以避免静电对电路造成的破坏。

但是在大尺寸的输出电路应用上，普遍都有低通导电阻(RDS ON)的需求，但是镇流电阻器会使通导电阻升高，因此在参考通导电阻以及电路布局尺寸所反应出的成本，大尺寸输出电路中一般都是不加或只是加极小的镇流电阻器，因此寄生NPN非常容易有不一致导通的情形发生，而如果发生在大尺寸的ODNMOS(open drain NMOS)，则ESD的问题将会更加的严重，因为此时缺少寄生顺偏二极管使静电电流如图1所示按照寄生二极管、电压源、ESD箝制电路(power clamp)到接地端的路线行走，因而使静电电流必须流经NMOS。请参阅图2，其显示大尺寸ODNMOS(open drain NMOS)的输出电路图，如图2所示，输出电路2中，第一寄生电容21及第二寄生电容22用以提供分压来使第一NMOS23正常的导通，但在实际电路中，当进行静电放电时，会通过第一寄生电容21与寄生二极管25使电压源VCC被充电，如果电压源与接地端之间的电容比第一寄生电容21大，则电压源VCC只会被充电到一个不太高的电位，造成第一NMOS23的栅极电位不够高，使第一NMOS23通道导通的阻抗过高，因而降低了静电防护的表现，另外第二NMOS24如果处于导通的状态下，也会更进一步的将第一NMOS23的栅极电位拉低至接地端，使静电放电防护的表现更差。

另一个问题是在针对管脚进行静电放电测试时，在PS模式(positive-to-VSS)下可以通过，但是在positive Io to Io的模式下会失败，这是因为电路的逻辑关联使第一NMOS23的栅极电位被拉到逻辑低的缘故。请参阅图3，其显示ODNMOS的输出电路与管脚关系图，如图3所示，输出电路3中输入端31的电位比接地端32的电位低，对于反向器S1而言，是属于逻辑低的状态，经过了偶数级的电路之后，第2n个反向器S2n的输出亦为低电位。连带影响第一NMOS23的栅极为低电位，因而使静电放电防护的能力下降。

发明内容

因此，本发明的目的之一，在于提供一种静电放电防护电路，其用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括：一电压源；一阻断充电单元耦接至该电压源，提供一逆偏以控制该电压源在该静电电压产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充电单元；一第一N型金属氧化物半导体耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体；及一输出单元耦接至该第二N型金属氧化物半导体；其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗。

本发明所述的静电放电防护电路，该阻断充电单元包括一第一二极管。

本发明所述的静电放电防护电路，该阻断充电单元包括一二极管与一高阻抗电阻，其中该高阻抗电阻耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体。

本发明所述的静电放电防护电路，该阻断充电单元为一高阻抗电阻。

本发明所述的静电放电防护电路，该阻断充电单元包括一第三二极管与一第四二极管互相串联，并耦接于该电压源与该P型金属氧化物半导体之间，另外包括一第一电阻耦接于该电压源与该P型金属氧化物半导体的漏极之间。

本发明所述的静电放电防护电路，该阻断充电单元还包括一第二P型金属氧化物半导体耦接至该电压源与该P型金属氧化物半导体的漏极与栅极。

本发明另提供一种静电放电防护电路，其用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括：一输出电路，其包括一P型金属氧化物半导体、一第一N型金属氧化物半导体、一第二N型金属氧化物半导体以及一输出单元，其中该第二N型金属氧化物半导体的源极耦接至该输出单元与该P型金属氧化物半导体；一与非逻辑门耦接至该输出电路；一偶数级电路耦接至该与非逻辑门，其包括多个反向器，其中该多个反向器的数目为偶数；一升位电路耦接于该与非逻辑门，其用于阻断与该输出电路连接的偶数级电路关系，使该与非逻辑门在输出电压时为高电平的状态。

本发明所述的静电放电防护电路，该偶数级电路还包括一输入单元，用以提供一输入电压。

本发明所述的静电放电防护电路，该升位电路包括一电压源、一电阻、一第三N型金属氧化物半导体、一电容和一接地端，其中该电阻耦接至该电压源与该第三N型金属氧化物半导体的栅极之间，该第三N型金属氧化物半导体的源极耦接至该电容，漏极耦接至该接地端。

本发明另提供一种静电放电防护电路，其用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括：一电压源；一阻断充电单元耦接至该电压源，提供一逆偏以控制该电压源在该静电电压产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充电单元；一第一N型金属氧化物半导体耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体；一与非逻辑门耦接至该P型金属氧化物半导体及该第一N型金属氧化物半导体；一偶数级电路耦接至该与非逻辑门，其包括多个反向器，其中该多个反向器的数目为偶数；及一升位电路耦接于该与非逻辑门，其用于阻断与该输出电路连接的偶数级电路关系，使该与非逻辑门在输出电压时为高电平的状态，其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗。

本发明所述的静电放电防护电路，该阻断充电单元包括一第一二极管。

本发明所述的静电放电防护电路，该阻断充电单元还包括一第二二极管耦接于该P型金属氧化物半导体的源极与漏极之间。

本发明所述的静电放电防护电路，该阻断充电单元包括一二极管与一高阻抗电阻，其中该高阻抗电阻耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体。

本发明所述的静电放电防护电路，该阻断充电单元为一高阻抗电阻。

本发明所述的静电放电防护电路，该阻断充电单元还包括互相串联的一第三二极管与一第四二极管。

本发明所述的静电放电防护电路，该阻断充电单元还包括一第二P型金属氧化物半导体耦接至该电压源与该P型金属氧化物半导体的漏极与栅极。

本发明所述的静电放电防护电路，该偶数级电路还包括一输入单元，用以提供一输入电压。

本发明所述的静电放电防护电路，该升位电路包括一电压源、一电阻、一第三N型金属氧化物半导体、一电容和一接地端，其中该电阻耦接至该电压源与该第三N型金属氧化物半导体的栅极之间，该第三N型金属氧化物半导体的源极耦接至该电容，漏极耦接至该接地端。

本发明所述的静电放电防护电路，可以提高静电放电防护的表现。

附图说明

图1为传统具有箝制ESD电路的输出电路电路图；

图2为显示大尺寸ODNMOS(open drain NMOS)的输出电路图；

图3显示ODNMOS的输出电路与管脚关系图；

图4为本发明较佳实施例的静电放电防护电路；

图5a至图5f为本发明第一至第六实施例的阻断充电单元电路图。

具体实施方式

请参阅图4，图4为本发明较佳实施例的静电放电防护电路，如图4所示，静电放电防护电路4包括一输入端IN、偶数级电路41、升位电路42、与非逻辑门43、输出电路44以及输出单元45。

其中输入端IN输入输入电压至耦接于输入端IN的偶数级电路41，偶数级电路41包括多个反向器，如反向器S1、反向器S2等，其中多个反向器互相串连成偶数级电路41，偶数级电路并耦接至与非逻辑门43的第一输入端。

与非逻辑门43的第二输入端耦接至升位电路42，升位电路42由电压源VCC、电阻421、第三N型金属氧化物半导体(NMOS)422、第一电容423以及接地端46所组成，电阻421的一端耦接至电压源VCC，另一端耦接至第三NMOS422的栅极，第三NMOS422的源极耦接至第一电容423的第一端，漏极耦接至接地端46。其中与非逻辑门的第二输入端耦接至第一电容423的第一端与第三NMOS422的源极之间，因为升位电路42的存在，可以切断整个静电放电防护电路与其他管脚(未图示)的偶数级电路关系，避免因为偶数级电路41而使与非逻辑门43的逻辑输出为低电平，升位电路可以将与非逻辑门43的输出提升为逻辑高电平的状态。

输出电路44耦接至与非逻辑门43的输出端，包括第一PMOS441、第一NMOS442、阻断充电单元443、第二NMOS444和电压源VCC。第一PMOS441与第一NMOS442的栅极互相耦接，并且耦接至与非逻辑门43的输出端，第一PMOS441的漏极耦接至阻断充电单元443以及第一NMOS442的源极，第一NMOS442的漏极耦接至接地端46。阻断单元443耦接至电压源VCC。第二NMOS444的栅极耦接至第一PMOS441的漏极与第一NMOS442的源极，源极耦接至输出单元45、漏极耦接至接地端46。

当静电电压在静电放电防护电路中产生时，阻断充电单元443可提供一逆偏压以阻断电压源VCC因为静电电压的产生而充电，使电压源VCC维持在零电位，而第二NMOS444也因为电压源VCC维持在零电位，故栅极电位不会因为VCC的充电而不够高，可以有效解决因为分压而使第二NMOS444的栅极电压下降的问题，使第二NMOS444通道导通的阻抗变小；另外第一NMOS442也不会导通，因此不会有第一NMOS442的栅极电位拉低至接地端的情况发生，可以将静电放电防护的表现维持在很好的品质。

请再参考图5a至图5f，图5a至图5f为本发明第一至第六实施例的阻断充电单元电路图，如图5a所示，阻断充电单元包括第一二极管51及第二二极管52，第一二极管51的一端耦接至电压源VCC，另一端耦接至第一PMOS441的源极及第二二极管52的一端，第一NMOS442的源极耦接至第一PMOS441的漏极及第二二极管52的另一端，第一二极管51及第二二极管52用以阻断电压源VCC在静电电压产生时充电的路径，使电压源VCC维持在零电位。

图5b为本发明第二较佳实施例的阻断充电单元电路图，如图5b所示，阻断充电单元包括第三二极管53与第一高阻抗电阻54，第三二极管53的一端耦接至电压源VCC，另一端耦接至第一PMOS441的源极，第一高阻抗电阻54一端耦接至电压源VCC，另一端耦接至第一PMOS441的漏极，第三二极管53和第一高阻抗电阻54用以阻断电压源VCC在静电电压产生时充电的路径，使电压源VCC维持在零电位。

图5c为本发明第三较佳实施例的阻断充电单元电路图，如图5c所示，阻断充电单元包括第二高阻抗电阻55，第二高阻抗电阻55的一端耦接至电压源VCC，另一端耦接至第一PMOS441的源极，第二高阻抗电阻55用以阻断电压源VCC在静电电压产生时充电的路径，使电压源VCC维持在零电位。

图5d为本发明第四较佳实施例的阻断充电单元电路图，如图5d所示，阻断充电单元包括第四二极管56、第五二极管57与第三高阻抗电阻58，第四二极管56的一端耦接至电压源VCC，另一端耦接至第五二极管57的一端，第五二极管57的另一端耦接至第一PMOS441的源极，第三高阻抗电阻58一端耦接至电压源VCC，另一端耦接至第一PMOS441的漏极，第四二极管56、第五二极管57与第三高阻抗电阻58用以阻断电压源VCC在静电电压产生时充电的路径，使电压源VCC维持在零电位。

图5e为本发明第五较佳实施例的阻断充电单元电路图，如图5e所示，阻断充电单元包括第六二极管59与第三PMOS60，第六二极管59的一端耦接至电压源VCC，另一端耦接至第一PMOS441的源极，第三PMOS60为一长通道(long-channel)并且漏极端极小的MOS，其中第三PMOS60的源极耦接至电压源VCC，栅极耦接至第一PMOS441的栅极，漏极耦接至第一PMOS441的漏极，第六二极管59与第三PMOS60用以阻断电压源VCC在静电电压产生时充电的路径，使电压源VCC维持在零电位。

图5f为本发明第六较佳实施例的阻断充电单元电路图，如图5f所示，阻断充电单元包括第七二极管61与第一晶体管62，第七二极管61的一端耦接至电压源VCC，另一端耦接至第一PMOS441的源极，第一晶体管62的射极耦接至电压源VCC，基极耦接至接地端，集极耦接至第一PMOS441的漏极，第七二极管61与第一晶体管62用以阻断电压源VCC在静电电压产生时充电的路径，使电压源VCC维持在零电位。

如上所述，图5a至图5f所示的阻断充电单元可以有效的阻断电压源VCC因为静电电压的产生而充电，使电压源VCC维持在零电位，而第二NMOS444也因为电压源VCC维持在零电位，故栅极电位不会因为VCC的充电而不够高，可以有效解决因为分压而使第二NMOS444的栅极电压下降的问题，使第二NMOS444通道导通的阻抗变小；另外第一NMOS442也不会导通，因此不会有第一NMOS442的栅极电位拉低至接地端的情况发生，可以将静电放电防护的表现维持在很好的品质。其中图5a至图5f所示的阻断充电单元仅是实施例之一，实施上的阻断充电单元并不以使为限，凡足以阻断电压源充电以避免静电放电防护的表现下降的电路接为本发明所保护的技术。

如前所述，本发明可以解决静电放电防护表现因为反向器的逻辑输出为低电平或是NMOS栅极电压过低以及不正常导通而降低等问题，极具产业上的价值。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

1：输出电路             11：ESD箝制电路

VCC：电压源             12：接地端

13：PMOS                14：NMOS

15：寄生二极管          16：输出单元

2：输出电路             21：第一寄生电容

22：第二寄生电容        23：第一NMOS

24：第二NMOS            25：寄生二极管

3：输入输出电路         31：输入端

32：接地端              S1：反向器

S2n-1：第2n-1个反向器   4：静电放电防护电路

IN：输入端              41：偶数级电路

42：升位电路            43：与非逻辑门

44：输出电路            45：输出单元

S1～S2：多个反向器      421：电阻

422：第三NMOS           423：第一电容

46：接地端              441：第一PMOS

442：第一NMOS           443：阻断充电单元

444：第二NMOS           51：第一二极管

52：第二二极管          53：第三二极管

54：第一高阻抗电阻      55：第二高阻抗电阻

56：第四二极管          57：第五二极管

58：第三高阻抗电阻      59：第六二极管

60：第三PMOS    61：第七二极管

62：第一晶体管。

Claims (6)

1.一种静电放电防护电路，其特征在于，用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括：

一电压源；

一第一P型金属氧化物半导体；

一第一N型金属氧化物半导体，耦接至该第一P型金属氧化物半导体；

一第二N型金属氧化物半导体，耦接至该第一P型金属氧化物半导体以及该第一N型金属氧化物半导体；

一阻断充电单元，耦接至该电压源与该第一P型金属氧化物半导体，提供一逆偏压以控制该电压源在该静电电压产生时维持零电位，该阻断充电单元包括一第一二极管与一阻抗元件，其中该第一二极管耦接于该第一P型金属氧化物半导体与该电压源之间，且该阻抗元件为一高阻抗电阻或一第二P型金属氧化物半导体；以及

一输出单元，耦接至该第二N型金属氧化物半导体；

其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗，

当该阻抗元件为该高阻抗电阻时，该高阻抗电阻耦接于该电压源与该第一P型金属氧化物半导体的漏极之间，

当该阻抗元件为该第二P型金属氧化物半导体时，该第二P型金属氧化物半导体的栅极耦接至该第一P型金属氧化物半导体的栅极，该第二P型金属氧化物半导体的源极耦接至该电压源，该第二P型金属氧化物半导体的漏极耦接至该第一P型金属氧化物半导体的漏极。

2.根据权利要求1所述的静电放电防护电路，其特征在于，该阻断充电单元还包括一第二二极管，该第二二极管串联于该第一二极管与该第一P型金属氧化物半导体之间。

3.一种静电放电防护电路，其特征在于，用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括：

一电压源；

一第一P型金属氧化物半导体；

一第一N型金属氧化物半导体，耦接至该第一P型金属氧化物半导体；

一第二N型金属氧化物半导体，耦接至该第一P型金属氧化物半导体以及该第一N型金属氧化物半导体；

一阻断充电单元，耦接至该电压源与该第一P型金属氧化物半导体，提供一逆偏压以控制该电压源在该静电电压产生时维持零电位，该阻断充电单元包括一第一二极管与一阻抗元件，其中该第一二极管耦接于该第一P型金属氧化物半导体与该电压源之间，且该阻抗元件为一高阻抗电阻或一第二P型金属氧化物半导体；

一与非逻辑门，耦接至该第一P型金属氧化物半导体及该第一N型金属氧化物半导体；

一偶数级电路，耦接至该与非逻辑门，该偶数级电路包括多个反向器，其中该多个反向器的数目为偶数；及

一升位电路，耦接于该与非逻辑门，该升位电路用于阻断与该输出电路连接的偶数级电路关系，使该与非逻辑门在输出电压时为高电平的状态，

其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗，

当该阻抗元件为该高阻抗电阻时，该高阻抗电阻耦接于该电压源与该第一P型金属氧化物半导体的漏极之间，

当该阻抗元件为该第二P型金属氧化物半导体时，该第二P型金属氧化物半导体的栅极耦接至该第一P型金属氧化物半导体的栅极，该第二P型金属氧化物半导体的源极耦接至该电压源，该第二P型金属氧化物半导体的漏极耦接至该第一P型金属氧化物半导体的漏极。

4.根据权利要求3所述的静电放电防护电路，其特征在于，该阻断充电单元还包括一第二二极管，该第二二极管串联于该第一二极管与该第一P型金属氧化物半导体之间。

5.根据权利要求3所述的静电放电防护电路，其特征在于，该偶数级电路还包括一输入单元，用以提供一输入电压。

6.根据权利要求3所述的静电放电防护电路，其特征在于，该升位电路包括一电压源、一电阻、一第三N型金属氧化物半导体、一电容和一接地端，其中该电阻耦接至该电压源与该第三N型金属氧化物半导体的栅极之间，该第三N型金属氧化物半导体的源极耦接至该电容，漏极耦接至该接地端。