CN1220466A - 具有分层位线和/或字线结构的半导体存储器 - Google Patents

具有分层位线和/或字线结构的半导体存储器 Download PDF

Info

Publication number
CN1220466A
CN1220466A CN98122844A CN98122844A CN1220466A CN 1220466 A CN1220466 A CN 1220466A CN 98122844 A CN98122844 A CN 98122844A CN 98122844 A CN98122844 A CN 98122844A CN 1220466 A CN1220466 A CN 1220466A
Authority
CN
China
Prior art keywords
word line
main
line
bit lines
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98122844A
Other languages
English (en)
Inventor
格哈德·米勒
桐畑敏明
王欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
International Business Machines Corp
Original Assignee
Siemens AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, International Business Machines Corp filed Critical Siemens AG
Publication of CN1220466A publication Critical patent/CN1220466A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

一种分层位线和/或字线结构的半导体存储器。在一实施例中,特别适用于少于8F2单元的在每列中包含一主位线对的有一分层位线结构的存储器,其包括相互垂直隔开部分的第一和第二主位线。第一和第二主位线在垂直方向上相互缠绕使第一主位线交替地上下覆盖第二主位线。在每一列中多个本地位线对连接到存储器单元,至少一个本地位线连接到一主位线。另一实施例中,分层字线配置包括主字线、子－主字线、和本地字线,通过开关、电接触、或电路电互连。

Description

具有分层位线和/或字线 结构的半导体存储器
本发明涉及诸如动态随机存取存储器(DRAM)之类的半导体存储器，更详细地说，涉及一种具有分层位线和/或字线结构的半导体存储器。
为了增加存储器芯片的集成密度，几年前就已开发了分层或“分段(segmented)”位线结构。这种结构对于一给定的存储单元数能够减少读出放大器的空间消耗数，因而减小了芯片尺寸或对于一给定尺寸的芯片增加了存储容量。
图1示出了一种常规的半导体存储器的分层位线结构。在该存储器单元阵列的任何给定的列Cj中，一主位线MBLj，被有选择地连接到若干本地位线中的一条，例如，LBLi到LBLi+3中的一条。每一主位线(MBL)由一高导电性金属组成并且被安置在比本地位线(LBL)要高的装配层中，即，它与该本地位线被垂直地相隔，这里所使用的“垂直”是指该方向垂直于存储单元阵列的主表面。每一本地位线直接连接到典型地几百个存储单元MC，每一个存储单元MC包括有一存取晶体管18和一存储单元16。该存储单元被安置在比本地位线低的层上。在诸如Ri,Ri+1之类的每一行中的字线(未示出)被连接到在该行中的所有晶体管18的栅极以有选择的激活存储器单元来进行存取。一控制线17有选择的将一相关的LBL连接到该MBL，这样在任何给定列中，仅仅LBL中的一条被连接到该MBL以存取(读、写或更新)与这个LBL相耦合的存储器单元。
主位线连接到这列的一读出放大器的一个输入端。在这称之为折叠分层位线结构中，每一列包括有包含一“真”主位线和一“互补”主位线的主位线对，这一对主位线在读出放大器的相同侧相互平行地运行。该读出放大器放大在该真和互补MBL之间的一差分电压以提供用于读出和更新操作的固态逻辑电平。如图1所示，这一对主位线被连接到多个相关的本地位线(即，所示的MBL可以是真MBL或互补MBL中的任一条)。为了与该真MBL相连的存储器单元进行存取，二条MBL被预充电到一参考电压，并且随后与该单元相连的字线被提高以根据在该存储器单元中存储的电荷改变在相应主位线上的电压。该读出放大器随后放大在该MBL对之间的差分电压。为了对连接到互补MBL的单元进行存取也执行相类似的过程。
在一“开放”分层位线结构中，除了该真MBL是在读出放大器的一侧运行，而互补MBL延伸在相反侧之外，其操作基本上与折叠式结构相同。
一般来说，位线电容量正比于位线长度。据此，位线长度受限于能够容忍的最大位线电容。该最大电容通常是由可允许的读出裕度和功耗来确定的。利用分层位线结构，每单元长度的主位线电容要小于每单位长度的本地位线电容，这是因为LBL是直接连接到该存储器单元，所以存储器单元明显的成为LBL电容的一部分，而MBL不直接与该单元相连。因此，对于一给定的列长度，其总的电容可明显的低于一未分层的布图(即，仅有一位线层的布图，每一个均扩展为整个列长度并且直接连接到存储器单元)。因此，通过使用一分层结构，对于一具有规定存储器单元数的芯片而言减小了读出放大器的空间消耗。也就是，该结构允许每一读出放大器用于多个单元、连接到本地位线和一长的主位线，因而减少了每一芯片的读出放大器数。通过减少读出放大器数，可使用较小的芯片尺寸，在不超出减少读出放大器所节省的面积的情况下可提供安置开关14和附加控制电路的面积。
近来，研制了一种称之为“对角线位线”(DBL)DRAM的高密度DRAM。利用该DBL型DRAM，有效单元尺寸几乎为6F2，其中F是处理技术的最小特征尺寸。由T.Sugibayashi等人在ISSC 95/Session 14上发表的名为“用于文件申请的FA:14.6:AlGb DRAM”的文章中公开了对角线位线型DRAM的一个例子。该文章披露了一种使用了一种开放位线结构的DRAM。但是，这种开放位线结构比折叠位线结构更容易受到有关噪声问题的影响。
图2示出了一种折叠位线结构，在这种结构中该折叠位线接续在另一个的顶部，由一介质层将它们垂直地分隔开来，在该相同的制造层上相对地并排地并行运行。所示的结构特别适用于具有小于8F2的单元。为了易于对该单元的存取。真位线BL和互补位线BL被接续在另一个的顶部，相互交替地上下重叠。在列Cj的不同部分中的存储器单元MC总是连接到该位线的下部。在如13所指出的周期区域处，两条位线受到“垂直缠绕”，即，在垂直方向上两条位线相互交叉。由相邻的垂直缠绕分开的每一LBL线段S通常连接到2N个存储单元，例如8、16、32、64等。应注意的是，在图2中，这些位线通常表示为直线。但是，对于某些对角线设计，这些位线呈锯齿形曲折型状，每当出现垂直缠绕时改变水平方向。
在1997年6月30日由John DeBross等提出的代理人备审案号为96 E9190 US和FI 8960449的待批美国专利申请S/N 08/884853中披露了一种使用位线垂直缠绕的存储器单元的例子，该申请转让给受让人及全体合作人(后面，DeBrosse等申请)。
该分层原理被应用于半导体存储器的字线。设计成降低存储器单元存取时间(字线的RC时间常数)的字线配置在这里称之为双字线配置。
图3示出了一种称之为“分段”双字线结构的双字线配置的一个例子。在第i行Ri中的主字线由是该存储器的行译码器对的一字行驱动器所驱动。覆盖在一不同的垂直空间层上的行Ri中的相关本地字线LWLi1-LWLix上面的主字线由一适合的介质层分为二层。本地字线被直接连接到在行Ri中的存储器单元MC之中的存取晶体管的栅极。主字线是由诸如铝之类的低电阻率金属所组成而本地字线通常是由其顶部带有一硅化物层的高掺杂多晶硅所组成。本地字线驱动器15连接在每一本地字线和主字线之间。每一本地字线驱动器工作以驱动相关的本地字线以允许选择被连接到该本地字线的单元的存取。
图4示出了称之为“缝合(stitched)”结构的双字线配置的另一种类型。该缝合结构不同于分段结构之处在于该本地字线驱动器是由在主字线MWLi和本地字线LWLli至LWLxi之间的通过孔的电接触或“缝合”19来替代的。该本地字线如所示的可以均为电连接。利用缝合或分段结构的任一种结构，在该通路到任何给定的存储器单元的总的电阻均有明显的降低。利用低的字线电阻，与每一字线相关的RC时间常数降低，因而提高了存储器单元的存取时间。该分段结构具有减小字线电容的附加优点，但是，缺点是分段方法增大了复杂性并且需要用于本地字线驱动器的空间。
本发明披露了一种具有分层位线和/或字线结构的半导体存储器。在一实施例中，特别适用于具有小于8F2单元的一种具有一分层位线结构的存储器包括有在每列中的一主位线对，该主位线对包含有相互部分垂直相隔的第一和第二主位线。第一和第二主位线在垂直方向上相对地相互缠绕，这样第一主位线与第二主位线交替地上下被覆盖。在每一列中的多个本地位线对与存储器单元相连，本地位线中的至少一条与一主位线有效地相连，例如，通过开关有选择地将该本地位线连接到主位线上。
在另一实施例中，具有一分层字线的半导体存储器包括有多条主字线，每一条主字线与至少一行相关。至少一条子主字线与每一主字线有效地相连，并且多条本地字线有效地与每一子主字线相连。多个电接点、多个开关或多个电路中的任一个将本地字线内接到子主字线和将子主字线内接到相关的主字线。
本发明的各个实施例将参考附图预以说明附图中的相同标号表示相似或相同的特征。
图1示出了一种已有技术的分层位线结构；
图2示出了一种具有周期垂直缠绕的现有技术折叠结构；
图3示出了一种现有技术分段型双字线结构；
图4示出了一种现有技术缝合型双字线结构；
图5和6示出了根据本发明的一种分层位线结构的实施例；
图7示出了根据本发明的使用一种分段结构的分层字线构成的一个实施例；
图8示出了一种分段型双字线结构；
图9示出了根据本发明的一种交替分层、分段字线结构；
图10示出了根据本发明的一种缝合型分层字线结构；
图11是具有线性位线的一存储器单元阵列的平面示意图；
图12是具有对角线位线的一存储器单元阵列的平面示意图。
本发明披露了用于半导体存储器的改进的分层位线和字线结构。所披露的方式是将分层原理扩展到使用周期垂直缠绕的折叠位线和/或扩展到实现用于双字线的附加层。为了讨论的目的，本发明的示例性实施例是在一DRAM芯片的范围内预以描述的。本发明具有宽广的应用。仅作为例子，本发明应用在诸如EDO-DRAM、SDRAM、RAMBUS-DRAM、SLDRAM、MDRAM、SRAM、闪速RAM、EPROM、EEPROM、或掩模ROM之类的其它存储器器件中。
参见图5，在一示意性剖面视图中示出了本发明的一第一实施例。该实施例是一分层位线结构，这种结构特别适用于诸如一DRAM的单元小于8F2的小型、密集包装的存储器单元。位线结构20包括在该存储器单元阵列的每一列Cj中的在一制造层MO上的多个诸如LBL1、 LBL1、LBL2、 LBL2本地位线，和一主位线对包括较高制造层之间交替的一真主位线MBLj和一互补主位线 MBLj。周期地垂直缠绕出现在区域13M，这样真MBL交替地上下覆盖互补MBL。一介质层D2分隔该MBL对。
在较低主位线MBL或MBL的每一线段SM的一区域中，穿孔电接触29通过介质层D1向下延伸。每一接触29连接到与一本地位线相连的一FET开关27xx的源极或漏极。每一开关27xx的开关状态由在行方向运行的一相关控制线28所控制，每一控制线28最好对在行方向上排成一线的所有开关27xx进行连接。其主位线MBLj，通过开关27it有选择地连接到真本地位线LBLi，而 MBLj，通过开关27ic有选择地连接到互补本地位线 LBLi。为了存取连接到例如LBL1的真LBL的存储器单元MC，真和互补MBL以常规的方式通过在该读出放大器电路中的一均衡电路首先被预充电到一均衡电压。在约相同的时间，分别连接到LBL1和 LBL1的开关271t和271c被接通，同时在列Cj中的其它开关27xx通过在控制线28中的适当的控制信号被断开。一旦LBL1和 LBL1被充分地预充电，则该均衡电路被截止并且连接被选择的存储器单元(连接到LBL1)的字线被提高因而改变了在LBL1和MBLj之上的电压。在MBLj之上提供一最佳参考电压期间开关271c最好保持接通。读出放大器随后放大主位线对之间的差分电压以提供用于读出或更新操作的固态逻辑电平。同样，为了存取连接到 LBL1的存储器单元，本地位线LBL1被用来向该读出放大器提供参考电压同时连接到与 LBL1相连的所选择单元的字线被提高。
在该水平平面(即垂直于图5中的纸面的该存储器单元阵列的主表面的平面)中，该本地位线可在如图11所示的列方向上线性地运行。该主位线周期地经受在区域13M处的垂直缠绕。在这个例子中，该主位线MBL1-MBLN可被看作为越过本地位线而直接运行。在相邻垂直缠绕区域13M之间运行有K个字线。读出放大器SA1-SAN有效地连接到各自的主位线MBL1-MBLn和MBL1- MBLn。行和列译码器被以一常规方式提供给相邻的存储器单元阵列。如果使用对角线位线单元，该本地位线在水平平面的一基本为锯齿形的图形中运行以易于对该存储器单元存取晶体管的漏极的存取。在图12中示出了利用一锯齿形图型运行的位线的具有对角线单元的存储器单元阵列的一个示例性平面示意图。
分层位线结构20相对于现有技术允许用于较高的集成密度，特别是用使用小于8F2单元的存储器。但是，还应当清楚的是这里所披露的位线结构还可以用于具有大于8F2单元的存储器。另外，该本地位线对不需要如像在折叠位线结构中那样是互补的。在任何情况中，因为每一读出放大器可用于更多的存储器单元，所以与图2中的现有技术配置相比利用图5的结构则改进了集成密度。也就是，一个本地位线和一个长的主位线的总位线电容明显小于在一非分层结构的情况。因此，与每一读出放大器相关的存储器单元的列可以做的较长，每一芯片需要较少的读出放大器。
参见图6A和6B，以一剖面示意图形式示出了根据本发明的一分层位线结构的另一实施例。图6A和6B示出了位线结构30的相对端。位线结构30与前述位线结构20的不同之处是该本地位线对还在13L所标明的区域经受垂直缠绕。垂直缠绕13L可使用与用于主位线制造垂直缠绕13M基本相同的技术来实施。每一诸如LBL1和LBL1之类的LBL对相互交替地上下覆盖，并且由介质层D3垂直地被分割开。因此，与位线结构20相比较位线结构30具有一附加的金属层。
最靠近该读出放大器的第一电接触29将MBLj，连接到第一LBL开关271c的漏极或源极，而开关271c的另一侧连接到第一互补本地位线LBL1。本地位线LBL1和 LBL1在区域13L处相互数次被垂直缠绕。在它的另一侧，LBL1连接到开关271t。另一电接触29将开关271t连接到真主位线MBLj。如此，真主位线被有选择地仅连接到该真本地位线LBL1至LBLk中的一条，并且MBLj，有选择地仅连接到 LBL1- LBLk中的一条。为了存取连接到LBL1或 LBL1的一存储器单元，例如，开关271t和271c被接通同时在列Cj中的另外的开关27xx将全部被断开。连接到被选择单元(连接到LBL1或 LBL1)的字线将被升高。对于一折叠位线结构，如果被选择单元被连接到LBL1则 LBL1将被用来通过MBLj，将该预充电参考电压提供给读出放大器，而对于连接到 LBL1的一单元则相反。但是，如上所述，在非折叠型结构中在该读出放大器中的参考单元可以交替地被用于提供该参考电压。在这种情况中，仅仅该开关27xx中的一个开关在任何给定的时间将被接通以存取与该开关相关的存储器单元。
图6A-6B的位线结构30可以通过仅将第一本地位线对LBL1、 LBL1直接连接到该读出放大器同时其它的LBL对通过主位线对保持有效地连接到该读出放大器而变化。这可以通过除去将 MBLj，连接到开关271c的第一电接触29、将开关271c的一端直接连接到读出放大器、和将开关271t移至在读出放大器和LBL1之间的一被连接位置而实施的。与这种方法相配合，可以附加另一开关对，利用连接在一读出放大器输入端和真主位线之间的一开关和连接在另一读出放大器输入端和互补主位线之间的另一开关。因此，无论什么时候该第一LBL对LBL1、LBL1被存取时，这个附加的开关对将被断开以切断来自该读出放大器的主位线对。
现在参见图7，图7示意性地示出了根据本发明的一分段型分层字线结构40。如像这里所披露的另外实施例的情况一样，字线结构40可以是一对DRAM或其它半导体存储器。在该存储器单元阵列的每一行Ri中，Y个多个本地字线LWLi1-LWL1Y被连接到在该存储器单元中的存取晶体管的栅极。最好是，每一本地字线(LWL)作为连接在该行中的许多存储器单元，例如几百个存储单元的栅极的连接栅极金属化而被体现的。如像在常规分段型双字线结构中一样，每一LWL被连接到一本地字线驱动器45。如果希望的话，每一字线驱动器45可以包括用来译码的附加的选择电路。但是，利用字线结构40来替代有选择地连接到一沿整个行而延伸的单一主字线(MWL)的每一本地字线LWLxx,LWLs组被选择地连接到子主字线SMWLi1-SMWLip，它们中的每一个与另一个相互分开。该子主字线(子-MWLs)被安置在比本地字线高的一制造层上。在图7的例子中，四个LWL被有选择地连接到每一子-MWL，但是，显然更多或更少的LWL可被有选择地连接到每一子-MWL。
每一子主字线SMWLi1-SMWLip有选择地通过本地字线驱动器47连接到在行Ri中的单个主字线MWLi，这里的LWL驱动器47的电路基本上与LWL驱动器45，即常规LWL驱动器是相同的。该LWL驱动器的精确布图和它的制造方法对于本发明并非关键性的，许多对于本技术领域普通技术人员来说是显而易见的布图都是可采用的。如将在下面所介绍的，每一本地字线驱动器45或47都可考虑为驱动多行的本地字线驱动器对。
与常规分段型双字线结构相比较，例如和图3中所示的结构相比较，字线结构40给出了较快的存储器单元存取时间。因为直接连接到该主字线的本地字线驱动器数减少了，所以可实现快速存取时间。因此，在该MWL上的容性负载明显减小，减小了RC时间常数。利用这种例子，在图7的电路中，与现有技术相比该MWL被直接与四分之一数量的本地字线驱动器相连。
图8的示意图示出了一现有技术分段型双字线结构50，在其中每一主字线MWL用来向数行提供一行触发信号。在所示的例子构成中，一主字线MWLi被用于四行Ri至Ri+3。由字线驱动器54所驱动的MWLi与同该存储器单元阵列一起使用的行译码器相关。在诸如Ri的每一行中，具有p个本地字线LWLi1至LWLip，每一个与“与”门52的输出端相连。每一“与”门52的一输入端与MWLi相连，同时另一输入端与一相关控制线57xx相连。控制线57xx由在行译码器内部的一驱动器所驱动。四个“与”门在列方向上排成一线限定一本地字线驱动器45。为了存取连接到诸如LWLi1的特定本地字线的一存储器单元，字线驱动器54将主字线MWLi驱动为高，将相关的控制线57i1驱动为高同时每一其它的控制线57xx保持为低。因此，通过使用一用于几行的主字线，可以放宽该主字线的间距(主位线之间的周期间隔)，因而易于实施该制造过程并且得以改进产值。另外，MWL的线宽可以做的较宽，这样可使MWL电阻减小，因而加快了存储器单元存取时间。
图9的示意图示出了根据本发明的一分段型字线结构40′，该结构是图7的字线结构40的一种特殊情况。字线结构40′使用了一个主字线MWLi以向多行提供行触发信号。在该典型配置中所示，主字线MWLi用于16行Ri至Ri+15。每一行包括有p个门金属化组成的字线LWi1-LWip。如前所述图8的字线配置一样每一本地字线与“与”门52的输出端相连。每一“与”门52的一个输入端与一子主字线例如SMWLi1相连，同时另一输入端连接到如57i1之类的一控制线。每一控制线57xx最好与在不同列中的多个“与”门52相连。因此，控制线57i1可与相隔4行的本地位线，即LWLi1、LWL(i+4)1,LWL(i+8)1等相连的“与”门相连接。四个在列方向上排成一线的“与”门52构成如上所述的一本地字线驱动器45。
每一子主字线(子-MWL)连接到“Z”行，例如在图9的典型实施例中的四行的“与”门52的输入端。每一子-MWL通过“与”门52连接到一公共行，例如，两条本地字线的“Y”本地字线。在该例子中存在有诸如用于每一Z行组的SMWLi1-SMWLik的k个子主字线。每一子-MWL连接到“与”门62的输出端，其中每一“与”门62的一输入端连接到主字线MWLi和其它的输入端连接到相关的控制线671-67k中的一条。在这个例子中，在列方向上排成一线的四个“与”门62构成一本地字线驱动器47φ，它是图7的字线驱动器的一实施例。控制线671-67k根据行和列地址利用本领域公知的适合的控制电子学方法被驱动为高或低。因此，为了存取一连接到一诸如LWLi2的特定本地字线的存储器单元，连接到LWLi2的“与”门52通过控制线57i2和671为高的驱动而将它的输出驱动为高，同时所有其它控制线57xx和672-67k保持为低并且MWLi被驱动为高。
因此，利用分层字线结构40φ，每一主字线例如MWLi的主字线能将行驱动信号提供给比用图8的双字线结构要多的行数。因而，主字线可以做的较宽，从而减小了主位线电阻和降低了RC存取时间。另外，该主字线间距可以增大以方便该字线制造过程并且改善了芯片的生产能力。
参见图10，图10示出了根据本发明的一缝合型分层字线结构80。在该存储器单元阵列的任何行Ri安置有x个多个本地字线LWLi1至LWLix。如图所示，这些本地位线(LWL)相互被分隔开，或者沿整个行Ri作为一连续门金属化而被电连接。穿孔电接触(针脚)89i1s至89ixs周期地将LWL连接到在一较高制造层上的子-主字线SMWLi1至SMWLip。穿孔电接触89i1至89ip将各个子-主字线连接到在一较高层上的一主字线MWLi。相邻接触89il至89ip之间的间隔要大于相邻接触89i1s至89ixs之间的间隔。上文中介绍了用于半导体存储器的分层位线和字线结构。同时上述说明书中包括了许多特定的情况，这些特定的情况并不对本发明的范围构成限制，而仅作为其最佳实施例的例子而已。例如，这里所披露的分层字线结构的实施例可以和上述任何分层位线结构配合使用。本领域的普通技术人员在由权利要求所限定的本发明的范围和精神之内的前提下可以预见许多其它可能的变型。

Claims (36)

1．一种具有以行和列所安置的存储器单元的一存储器单元阵列的半导体存储器，包括：
在每列中的一主位线对，包括有被相互垂直相隔的第一和第二主位线的位置的第一和第二主位线，并且在垂直方向上第一和第二主位线相互缠绕使得第一主位线交替地上下覆盖第二主位线，所述垂直方向是正交于该存储器单元阵列的一主平面；和
在每一列中连接到存储器单元的多个本地位线对，该本地位线的至少一条有效地连接到一主位线。
2．如权利要求1的半导体存储器，其中使用了一折叠位线结构，所述第一和第二主位线分别包括真和互补主位线，在一列中的至少一本地位线对具有有效地连接到真主位线的真本地位线和有效地连接到该列的互补主位线的互补本地位线。
3．如权利要求1的半导体存储器，其中一给定本地位线对的第一本地位线通过第一开关有效地和有选择地连接到所述第一主位线和给定本地位线对的一第二本地位线通过第二开关有效地和有选择地连接到第二主位线。
4．如权利要求1的半导体存储器，其中在每一列中的多个本地位线对通过各自开关被有选择地连接到该列的主位线对。
5．如权利要求2的半导体存储器，其中在列方向的交替位置上安置有真和互补本地位线。
6．如权利要求2的半导体存储器，其中所述真和互补本地位线周期地进行相互的垂直缠绕从而使所述真和互补本地字线交替地在垂直方向上被上下覆盖。
7．如权利要求1的半导体存储器，其中所述存储器单元是8F2或较小的存储器单元。
8．如权利要求1的半导体存储器，其中所述存储器单元是大于8F2的存储器单元。
9．如权利要求1的半导体存储器，进一步包括有一分层字线配置，它包括有多个主字线，其每一个都与至少一行相关、有效地连接到每一所述主字线的至少一子-主字线、和连接到所述存储器单元并有效地连接到该子-主字线的多个本地字线。
10．一种具有以行和列可设置的存储器单元的一存储器单元阵列的半导体存储器，包括：
多个主字线，每一个与至少一行相关；
有效地连接到每一主字线的至少一子-主字线；和
多个连接到存储器单元并有效地连接到每一子-主字线的本地字线；
其中从包括多个电接触和多个字线驱动器的组中选择电连接，将所述本地字线互连到所述子-主字线和将子-主字线互连到相关的主字线。
11．如权利要求10的半导体存储器，其中每一主字线通过开关有效的连接到多个子-主字线和在不同行中的多个本地字线。
12．如权利要求11的半导体存储器，其中与每一主字线相关的所述字线驱动器包括在每一主字线和多个M不同行的子-主字线之间连接的第一字线驱动器，和在子-主字线和N个不同行的本地字线之间连接的第二字线驱动器，其中N大于M。
13．如权利要求12的半导体存储器，其中N等于16和M等于4，从而每一主字线与16行相关。
14．如权利要求11的半导体存储器，其中每一字线驱动器包括多个“与”门。
15．一种在N层中实施的字线结构，这里N至少等于3，其中在层i和i+1之间，以及层i+1和i+2之间的字线通过从包含多个针脚多个开关、和多个电路的组中所选择的电连接而被连接。
16．如权利要求15的字线结构，其中所有的所述电连接包括有针脚。
17．如权利要求15的字线结构，其中所有的所述电连接包括有电开关。
18．如权利要求15的字线结构，其中所有所述电连接包括电子电路。
19．一种具有以行和列安置的存储器单元的一存储器单元阵列的半导体存储器，该存储器包括：
在一列中的一主位线对，该主位线对包括有被相互相隔的第一和第二主位线的部分的第一和第二主位线，并且在垂直方向上第一和第二主位线相互缠绕使得第一主位线交替地上下覆盖第二主位线，所述垂直方向是正交于该存储器单元阵列的一主平面；和
在该列中连接到存储器单元的多个本地位线对，该本地位线的至少一条有效地连接到一主位线。
20．如权利要求19的半导体存储器，其中使用了一折叠位线结构，所述第一和第二主位线分别包括真和互补主位线，在一列中所述本地位线对的至少一个具有有效地连接到真主位线的真本地位线和有效地连接到该列的互补主位线的互补本地位线。
21．如权利要求19的半导体存储器，其中给定本地位线对的一第一本地位线通过第一开关有效地和有选择地连接到第一主位线和给定本地位线对的一第二本地位线通过第二开关有效地和有选择地连接到第二主位线。
22．如权利要求19的半导体存储器，其中在每一列中的多个本地位线对通过各自开关被有选择地连接到该列的主位线对。
23．如权利要求20的半导体存储器，其中在列方向的交替位置上安置有真和互补本地位线。
24．如权利要求20的半导体存储器，其中真和互补本地位线周期地进行相互的垂直缠绕从而使真和互补本地字线交替地在垂直方向上上下覆盖。
25．如权利要求19的半导体存储器，其中所述存储单元是8F2或较小的存储器单元。
26．如权利要求19的半导体存储器，其中所述存储单元是大于8F2的存储器单元。
27．如权利要求19的半导体存储器，进一步包括有包含多个主字线的分层字线配置，其中一主字线与至少一行相关、至少一个有效地连接到该主字线的子-主字线、和连接到所述存储器单元和有效地连接到子-主字线的多个本地字线。
28．一种具有以行和列所安置的存储器单元的存储器单元阵列的半导体存储器，包括：
多个主字线，其中一主字线与至少一行相关；
有效地连接到该主字线的至少一个子-主字线；和
连接到存储器单元和有效地连接到该子-主字线的多个本地字线；
其中从包括多个电接触和多个字线驱动器的组中选择电连接，将本地字线互连到子-主字线和将子-主字线互连到该主字线。
29．如权利要求28的半导体存储器，其中该主字线通过开关有效地连接到多个子-主字线和在不同行中的多个本地字线。
30．如权利要求29的半导体存储器，其中所述字线驱动器包括连接在主字线和M个不同行的多个子-主字线之间的多个第一字线驱动器，和连接在子-主字线和N个不同行的本地字线之间的多个第二字线驱动器。
31．如权利要求30的半导体存储器，其中N等于16和M等于4，从而该主字线与16行相关。
32．如权利要求28的半导体存储器，其中该字线驱动器包括多个“与”门。
33．一种在N层中实施的字线结构，这里N至少为3，其中在层i和i+1之间以及在层i+1和i+2之间的字线通过从包含多个针脚、多个开关、和多个电路的组所选择的电连接而被连接。
34．如权利要求33的字线结构，其中所有的所述电连接包括针脚。
35．如权利要求33的字线结构，其中所有的所述电连接包括电开关。
36．如权利要求33的字线结构，其中所有的所述电连接包括电路。
CN98122844A 1997-12-18 1998-12-15 具有分层位线和/或字线结构的半导体存储器 Pending CN1220466A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/993,538 US6069815A (en) 1997-12-18 1997-12-18 Semiconductor memory having hierarchical bit line and/or word line architecture
US993,538 1997-12-18

Publications (1)

Publication Number Publication Date
CN1220466A true CN1220466A (zh) 1999-06-23

Family

ID=25539655

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98122844A Pending CN1220466A (zh) 1997-12-18 1998-12-15 具有分层位线和/或字线结构的半导体存储器

Country Status (7)

Country Link
US (1) US6069815A (zh)
EP (1) EP0926683B1 (zh)
JP (1) JPH11283365A (zh)
KR (1) KR19990063189A (zh)
CN (1) CN1220466A (zh)
DE (1) DE69834540T2 (zh)
TW (1) TW419668B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985407A (zh) * 2013-02-07 2014-08-13 辉达公司 采用分段式页面配置的dram
CN104575587A (zh) * 2013-10-13 2015-04-29 台湾积体电路制造股份有限公司 存储器布置
CN104952483A (zh) * 2014-03-28 2015-09-30 爱思开海力士有限公司 具有分层位线结构的阻变存储装置
US10026468B2 (en) 2013-02-07 2018-07-17 Nvidia Corporation DRAM with segmented word line switching circuit for causing selection of portion of rows and circuitry for a variable page width control scheme

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333866B1 (en) * 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6404664B1 (en) * 1998-09-29 2002-06-11 Texas Instruments Incorporated Twisted bit line structure and method for making same
DE19907176A1 (de) * 1999-02-19 2000-08-31 Siemens Ag Decoder-Anschlußanordnung für Speicherchips mit langen Bitleitungen
US6370055B1 (en) 2001-02-28 2002-04-09 Infineon Technologies Ag Semiconductor memory having asymmetric column addressing and twisted read write drive (RWD) line architecture
CA2340985A1 (en) * 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6519174B2 (en) * 2001-05-16 2003-02-11 International Business Machines Corporation Early write DRAM architecture with vertically folded bitlines
US6385083B1 (en) * 2001-08-01 2002-05-07 Hewlett-Packard Company MRAM device including offset conductors
US6567329B2 (en) 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
US7042749B2 (en) * 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
DE10255834A1 (de) * 2002-11-29 2004-06-17 Infineon Technologies Ag Integrierter Halbleiterspeicher
US6657880B1 (en) 2002-12-04 2003-12-02 Virtual Silicon Technology, Inc. SRAM bit line architecture
KR100541818B1 (ko) * 2003-12-18 2006-01-10 삼성전자주식회사 반도체 메모리 장치의 라인 배치구조
JP2006128471A (ja) * 2004-10-29 2006-05-18 Toshiba Corp 半導体メモリ
KR100621769B1 (ko) * 2004-11-18 2006-09-19 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 배치구조
KR100621774B1 (ko) * 2005-04-08 2006-09-15 삼성전자주식회사 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
US7688612B2 (en) * 2007-04-13 2010-03-30 Aplus Flash Technology, Inc. Bit line structure for a multilevel, dual-sided nonvolatile memory cell array
KR100945796B1 (ko) * 2008-05-08 2010-03-08 주식회사 하이닉스반도체 반도체 집적 회로
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
WO2011028343A2 (en) * 2009-09-01 2011-03-10 Rambus Inc. Semiconductor memory device with hierarchical bitlines
JP2011181131A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体記憶装置
US9704575B1 (en) 2016-01-07 2017-07-11 Globalfoundries Inc. Content-addressable memory having multiple reference matchlines to reduce latency

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980860A (en) * 1986-06-27 1990-12-25 Texas Instruments Incorporated Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry
US5214601A (en) * 1986-12-11 1993-05-25 Mitsubishi Denki Kabushiki Kaisha Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers
JPH0766666B2 (ja) * 1988-08-29 1995-07-19 三菱電機株式会社 半導体記憶装置
US5136543A (en) * 1989-05-12 1992-08-04 Mitsubishi Denki Kabushiki Kaisha Data descrambling in semiconductor memory device
JPH02302986A (ja) * 1989-05-16 1990-12-14 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH03278573A (ja) * 1990-03-28 1991-12-10 Mitsubishi Electric Corp 半導体記憶装置
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JP3364549B2 (ja) * 1995-02-22 2003-01-08 三菱電機株式会社 半導体記憶装置
JP3411129B2 (ja) * 1995-07-03 2003-05-26 沖電気工業株式会社 半導体メモリ
WO1997028532A1 (en) * 1996-02-01 1997-08-07 Micron Technology, Inc. Digit line architecture for dynamic memory

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985407A (zh) * 2013-02-07 2014-08-13 辉达公司 采用分段式页面配置的dram
US10026468B2 (en) 2013-02-07 2018-07-17 Nvidia Corporation DRAM with segmented word line switching circuit for causing selection of portion of rows and circuitry for a variable page width control scheme
CN104575587A (zh) * 2013-10-13 2015-04-29 台湾积体电路制造股份有限公司 存储器布置
CN104575587B (zh) * 2013-10-13 2017-12-05 台湾积体电路制造股份有限公司 存储器布置
CN104952483A (zh) * 2014-03-28 2015-09-30 爱思开海力士有限公司 具有分层位线结构的阻变存储装置
CN104952483B (zh) * 2014-03-28 2019-02-12 爱思开海力士有限公司 具有分层位线结构的阻变存储装置

Also Published As

Publication number Publication date
EP0926683A3 (en) 2000-03-15
DE69834540T2 (de) 2007-05-03
US6069815A (en) 2000-05-30
JPH11283365A (ja) 1999-10-15
DE69834540D1 (de) 2006-06-22
KR19990063189A (ko) 1999-07-26
EP0926683B1 (en) 2006-05-17
TW419668B (en) 2001-01-21
EP0926683A2 (en) 1999-06-30

Similar Documents

Publication Publication Date Title
CN1220466A (zh) 具有分层位线和/或字线结构的半导体存储器
CN1244932C (zh) 具有对角位线及双字线的高密度半导体存储器
US11887654B2 (en) Vertical memory device
CN1224974C (zh) 具有包括交错主位线的分级位线结构的半导体存储器
US4700328A (en) High speed and high efficiency layout for dram circuits
EP0540930A2 (en) Bit line configuration for semiconductor memory
KR100463602B1 (ko) 불휘발성 강유전체 메모리의 배선
DE102007006713B4 (de) Schaltungsanordnung mit vergrabenen Steuerleitungen
US8797778B2 (en) Semiconductor memory device having open bit line structure
CN112119495B (zh) 具有通过混合接合方法连接的多个芯片的半导体存储器装置
CN1099117C (zh) 用来获得高带宽的半导体存储器件及其信号线的排列方法
KR100937311B1 (ko) 집적 장치, 집적 회로 장치, 내장된 메모리를 가지는 집적회로 및 강자성 메모리 셀의 구동 방법
JP2002203390A (ja) 複数のバンクを有するデータメモリ
US5854770A (en) Decoding hierarchical architecture for high integration memories
CN100424877C (zh) 半导体存储器件及其布设信号和电源线的方法
US7804700B2 (en) Semiconductor memory device with reduced coupling noise
US6930908B2 (en) Semiconductor integrated circuit device having ferroelectric capacitor
CN1114952C (zh) 半导体存贮器件
US7242602B2 (en) Semiconductor memory devices having conductive line in twisted areas of twisted bit line pairs
JP3068944B2 (ja) マスクｒｏｍ
EP1162623B1 (en) Semiconductor memory device having segment type word line structure
CN1321986A (zh) 具有板导线段的集成存储器
EP0889480B1 (en) Improved dynamic access memory equalizer circuits and methods therefor
JP2001230384A (ja) 多層強誘電体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication