JP2003242798A

JP2003242798A - 半導体記憶装置

Info

Publication number: JP2003242798A
Application number: JP2002035464A
Authority: JP
Inventors: Yutaka Ikeda; 豊池田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-13
Filing date: 2002-02-13
Publication date: 2003-08-29
Also published as: US6654300B2; US20030151961A1

Abstract

(57)【要約】【課題】テスト時において、外部から基準電圧を直接
入力することなく、また外部端子を増やすことなく、内
部回路に対するスクリーニング試験が可能な半導体記憶
装置を提供する。【解決手段】基準電圧に応じて、内部回路へ供給され
る内部電圧を制御する内部電圧生成回路と、基準電圧を
生成する基準電圧生成回路と、外部との間で信号を授受
するための複数の信号端子と、テスト時において、基準
電圧生成回路に対して、各信号端子への２値的な入力信
号に基づいて基準電圧の変更を指示するための基準電圧
変更指示回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、テスト時において内部電圧を調整すること
が可能な内部電圧生成回路に関する。

【０００２】

【従来の技術】一般に、半導体記憶装置に故障が発生す
る期間は、３つの期間に大別され、それぞれの期間は時
間の経過順に初期故障期間、偶発故障期間、摩耗故障期
間とも称される。

【０００３】初期故障期間は、半導体記憶装置の作成時
の欠陥が故障として現れたもので、使用開始直後に初期
故障が発生する期間である。この初期故障の割合は時間
とともに急速に減少する。その後は、低い故障率が一定
期間長く続く偶発故障期間となる。やがて、半導体記憶
装置は耐用年数に近づき、急激に故障率が増大する摩耗
故障期間に入る。使用時における動作信頼性を考慮すれ
ば、半導体記憶装置は、偶発故障期間内で使用する必要
がある。すなわち、初期故障が発生する半導体記憶装置
を出荷時前に予め除去する必要がある。このために、半
導体記憶装置に一定時間の加速動作エージングを行な
い、初期故障が生じた不良品を除去するスクリーニング
が行なわれる。

【０００４】効率的なスクリーニングを行なうために
は、短時間で初期故障を顕在化することが必要である。
一般的には、半導体記憶装置内部で動作電源電圧として
用いられる内部電圧を通常動作時より上昇させて、高電
界のストレスを印可することによりこのようなスクリー
ニングを行なう手法が用いられている。

【０００５】図８は、内部電圧を生成する従来の内部電
圧生成回路２０の概念図である。図８を参照して、内部
電圧生成回路２０は、基準電圧ＲＥＦ１〜ＲＥＦ３をそ
れぞれ生成する基準電圧生成回路３００ａ〜３００ｃ
と、基準電圧ＲＥＦ１〜ＲＥＦ３にそれぞれ対応する内
部電圧Ｖ１〜Ｖ３を生成する内部電圧生成ユニット４０
０ａ〜４００ｃとを備える。

【０００６】図９は、基準電圧ＲＥＦ１を生成する基準
電圧生成回路３００ａの回路構成図である。基準電圧生
成回路３００ａ〜３００ｃのそれぞれは同一の構成であ
るので、ここでは代表的に基準電圧生成回路３００ａの
構成について説明する。

【０００７】図９を参照して、基準電圧生成回路３００
ａは、カレントミラーアンプ３１０と、スタートアップ
時に動作する起動回路３２０と、一定の定電流を生成す
る定電流回路３３０と、チューニング回路３４０と、基
準電圧設定回路３５０とを含む。

【０００８】基準電圧設定回路３５０は、後述する内部
ノードの電圧レベルを設定する。カレントミラーアンプ
３１０は、この内部ノードの電圧レベルに応じて基準電
圧を生成する。チューニング回路３４０および定電流回
路３３０は、内部ノードの電圧レベルの調整に用いられ
る。定電流回路３３０は、基準電圧設定回路３５０に対
して定電流を供給し、チューニング回路３４０は、後述
する抵抗素子を調整して内部ノードの電圧レベルをチュ
ーニングする。起動回路３２０は、電源投入時における
定電流回路３３０の活性化を指示する。

【０００９】カレントミラーアンプ３１０は、Ｐチャン
ネルＭＯＳトランジスタ３１１，３１２と、Ｎチャンネ
ルＭＯＳトランジスタ３１３〜３１５とを有する。Ｐチ
ャンネルＭＯＳトランジスタ３１１およびＮチャンネル
ＭＯＳトランジスタ３１３は、ノードＮ２を介して電源
電圧ＶＣＣとノードＮ１との間に直列に接続され、それ
ぞれのゲートは、ノードＮ２および内部ノードＮ６と接
続される。ＰチャンネルＭＯＳトランジスタ３１２およ
びＮチャンネルＭＯＳトランジスタ３１４は、ノードＮ
０を介して電源電圧ＶＣＣとノードＮ１との間に直列に
接続され、それぞれのゲートは、ノードＮ２およびノー
ドＮ０と接続される。また、ＮチャンネルＭＯＳトラン
ジスタ３１５は、ノードＮ１と接地電圧ＧＮＤとの間に
接続され、ゲートは、ノードＮ４と接続される。

【００１０】カレントミラーアンプ３１０は、このよう
なカレントミラー構成によって、ノードＮ０に生成され
る基準電圧ＲＥＦ１をＮチャンネルＭＯＳトランジスタ
３１３のゲートと接続される内部ノードＮ６の電圧Ｖｎ
６の電圧レベルへ設定する。

【００１１】起動回路３２０は、ＰチャンネルＭＯＳト
ランジスタ３２１とＮチャンネルＭＯＳトランジスタ３
２２とを有する。

【００１２】ＰチャンネルＭＯＳトランジスタ３２１お
よびＮチャンネルＭＯＳトランジスタ３２２は、ノード
Ｎ３を介して電源電圧ＶＣＣと接地電圧ＧＮＤとの間に
接続され、それぞれのゲートは、接地電圧ＧＮＤおよび
ノードＮ４と接続される。また、ＮチャンネルＭＯＳト
ランジスタ３２３は、定電流回路３３０におけるノード
Ｎ４とノードＮ５との間に接続され、そのゲートは、ノ
ードＮ３と接続される。

【００１３】スタートアップ時に、起動回路３２０は、
電源電圧ＶＣＣの立ち上がりに応じてノードＮ３の電圧
レベルを上昇させる。これに伴って、定電流回路３３０
内に設置されたＮチャンネルＭＯＳトランジスタ３２３
が導通し、ノードＮ４とノードＮ５とが電気的に接続さ
れて、定電流回路３３０が活性化される。なお、起動回
路３２０は、所定期間経過後、ＮチャンネルＭＯＳトラ
ンジスタ３２３を非導通状態とする。ＮチャンネルＭＯ
Ｓトランジスタ３２２が導通状態となることにより、ノ
ードＮ３の電圧レベルが下がるためである。

【００１４】定電流回路３３０は、抵抗３３２と、Ｐチ
ャンネルＭＯＳトランジスタ３３１，３３３と、Ｎチャ
ンネルＭＯＳトランジスタ３２３，３３４，３３５とを
有する。

【００１５】ＰチャンネルＭＯＳトランジスタ３３１お
よびＮチャンネルＭＯＳトランジスタ３３４は、ノード
Ｎ５を介して電源電圧ＶＣＣと接地電圧ＧＮＤとの間に
直列に接続され、それぞれのゲートは、ノードＮ５およ
びノードＮ４と接続される。抵抗３３２、Ｐチャンネル
ＭＯＳトランジスタ３３３およびＮチャンネルＭＯＳト
ランジスタ３３５は、ノードＮ４を介して電源電圧ＶＣ
Ｃと接地電圧ＧＮＤとの間に直列に接続され、それぞれ
のゲートは、ノードＮ５およびノードＮ４と接続され
る。

【００１６】ＮチャンネルＭＯＳトランジスタ３２３
は、ノードＮ４とノードＮ５との間に接続され、そのゲ
ートはノードＮ３と接続される。ＮチャンネルＭＯＳト
ランジスタ３３４および３３５は、カレントミラー回路
を構成する。ＮチャンネルＭＯＳトランジスタ３３４お
よび３３５が十分大きなチャネル抵抗を有する場合、Ｐ
チャンネルＭＯＳトランジスタ３３１および３３３にお
いては、カレントミラー回路を構成するＮチャンネルＭ
ＯＳトランジスタ３３４および３３５により、同じ大き
さの電流が流れる。

【００１７】基準電圧設定回路３５０は、Ｐチャンネル
ＭＯＳトランジスタ３０２，３５２〜３６１と、インバ
ータ３６２とを有する。

【００１８】ＰチャンネルＭＯＳトランジスタ３０２
は、電源電圧ＶＣＣと内部ノードＮ６との間に接続さ
れ、そのゲートは、ノードＮ５と接続される。Ｐチャン
ネルＭＯＳトランジスタ３５１〜３５７は、内部ノード
Ｎ６と接地電圧ＧＮＤとの間に直列に接続され、各々の
ゲートは、接地電圧ＧＮＤと接続される。Ｐチャンネル
ＭＯＳトランジスタ３５８〜３６１は、ＰチャンネルＭ
ＯＳトランジスタ３５２〜３６１をそれぞれ短絡するた
めのトランジスタスイッチ（以下、ＰチャンネルＭＯＳ
トランジスタ３５２〜３６１をトランジスタスイッチと
も称する）として設けられ、各ゲートは、チューニング
回路３４０からの入力を受ける。ＰチャンネルＭＯＳト
ランジスタ３６１のゲートは、チューニング回路３４０
の出力信号をインバータ３６２によって反転させた信号
入力を受ける。

【００１９】ＰチャンネルＭＯＳトランジスタ３０２
は、ＰチャンネルＭＯＳトランジスタ３３１と同じサイ
ズ（チャネル幅とチャネル長との比）を有しており、こ
のＰチャンネルＭＯＳトランジスタ３０２において、Ｐ
チャンネルＭＯＳトランジスタ３３１を流れる電流と同
じ大きさの定電流Ｉｃｔが流れる。

【００２０】ＰチャンネルＭＯＳトランジスタ３５１〜
３５７のチャネル抵抗は、抵抗成分による電圧降下を生
じさせる。なお、ＰチャンネルＭＯＳトランジスタ３５
８〜３６１のチャネル抵抗は、上記ＰチャンネルＭＯＳ
トランジスタ３５１〜３５７のそれに比べて十分小さい
ものとする。

【００２１】したがって、このＰチャンネルＭＯＳトラ
ンジスタ３５１〜３５７の合成チャネル抵抗をＲｃとす
ると、内部ノードＮ６に発生する定電圧Ｖｎ６は、次式
であらわされる。

【００２２】Ｖｎ６＝Ｒｃ・Ｉｃｔしたがって、この定
電圧Ｖｎ６は、トランジスタスイッチ３５８〜３６１を
選択的に導通状態に設定して合成チャネル抵抗Ｒｃの値
を変化させることによって、調整することができる。す
でに説明したようにＰチャンネルＭＯＳトランジスタ３
５８〜３６１の導通状態は、チューニング回路３４０に
よって選択的に設定することができる。

【００２３】図１０は、チューニング回路３４０の回路
構成図である。図１０を参照して、チューニング回路３
４０は、ＰチャンネルＭＯＳトランジスタ３５８〜３６
１のそれぞれに対応して設けられるチューニングユニッ
ト３４４ａ〜３４４ｄを有する。

【００２４】チューニングユニット３４４ａ〜３４４ｄ
は、各々同一の構成であり、代表的にチューニングユニ
ット３４４ａについて説明する。

【００２５】チューニングユニット３４４ａは、プログ
ラム素子であるヒューズ素子３４３ａと、Ｎチャンネル
ＭＯＳトランジスタ３４１ａと、インバータ３４２ａと
を有する。ヒューズ素子３４３ａおよびＮチャンネルＭ
ＯＳトランジスタ３４１ａは、接続ノードＮｈを介して
電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続さ
れ、ＮチャンネルＭＯＳトランジスタ３４１ａのゲート
は、ノードＮ４と接続される。また、インバータ３４２
ａは、その接続ノードＮｈに伝達された信号を反転させ
てＰチャンネルＭＯＳトランジスタ３５８のゲートに伝
達する。

【００２６】ヒューズ素子３４３ａは、外部からのレー
ザ光の入射に応答してブローされて、導通状態から非導
通状態に遷移する。これにより、チューニングユニット
３４４ａは、ヒューズブロー前およびブロー後におい
て、ＰチャンネルＭＯＳトランジスタ３５８を導通状態
から非導通状態に切替える。他のチューニングユニット
３４４ｂ〜３４４ｄについても同様である。

【００２７】再び図９を参照して、たとえば、Ｐチャン
ネルＭＯＳトランジスタ３５２〜３５５のチャネル抵抗
比が１：２：４：８である場合について考える。

【００２８】初期状態において、トランジスタスイッチ
３５８〜３６０は導通状態であり、トランジスタスイッ
チ３６１は非導通状態である。したがって、Ｐチャンネ
ルＭＯＳトランジスタ３５５が抵抗素子として作用して
いる。

【００２９】この状態においてチューニング回路３４０
による所定の組み合わせのチューニングに応じて合成チ
ャネル抵抗Ｒｃを調整し、定電圧Ｖｎ６を上昇あるいは
下降させることが可能となる。したがって、設計段階で
の目標レベルのずれを設計後において、ヒューズをブロ
ーするチューニングを施すことにより補正することがで
きる。

【００３０】例えば、チューニング回路３４０におい
て、ヒューズ素子３４３ａをブローすれば、Ｐチャンネ
ルＭＯＳトランジスタ３５８は非導通状態となり、Ｐチ
ャンネルＭＯＳトランジスタ３５２は抵抗素子として作
用する。したがって、合成チャネル抵抗Ｒｃが増加し、
定電圧Ｖｎ６は、上昇する。これに伴い、初期段階にお
ける基準電圧の電圧レベルがチューニングによって基準
電圧の目標レベルに追従するように補正がなされる。

【００３１】基準電圧生成回路３００ａは、さらにテス
ト時において使用する、ＮチャンネルＭＯＳトランジス
タ３０１とＤＱＭ端子を有する。

【００３２】ＮチャンネルＭＯＳトランジスタ３０１
は、ＤＱＭ端子とノードＮ０との間に接続され、そのゲ
ートは、テスト時に「Ｈ」レベルへ活性化されるテスト
モード信号ＴＭの入力を受ける。すなわちテスト時にお
いては、テストモード信号ＴＭの入力によりＮチャンネ
ルＭＯＳトランジスタ３０１を導通状態とし、外部から
直接ＤＱＭ端子を用いて基準電圧ＲＥＦ１を入力するこ
とができる。

【００３３】このような構成とすることにより、テスト
時において基準電圧を外部から直接入力することができ
るので、内部電圧を任意のレベルに設定し、スクリーニ
ングのための試験を容易に実施することができる。ま
た、テスト時における内部電圧の設定も容易に行なうこ
とができる。

【００３４】

【発明が解決しようとする課題】しかしながら、図８に
３種類の内部電圧Ｖ１〜Ｖ３を例示したように、半導体
記憶装置においては、種々の内部回路に対応して複数の
レベルの内部電圧が設けられる。したがって、図９およ
び図１０に示した構成によってスクリーニング試験を行
なうためには、基準電圧（図９におけるＲＥＦ１）を入
力するためＤＱＭ端子が多数必要となる。

【００３５】すでに説明したようにこれらのＤＱＭ端子
には、テスト用の一定電位を固定して入力する必要があ
るため、テスト用の信号入出力に用いることはできな
い。したがって、基準電圧の入力に使用できるＤＱＭ端
子数は制限されるので、図９の構成に基づいて、テスト
時の内部電圧を調整することは困難である。

【００３６】また、かかるスクリーニング試験は、内部
回路の不良の加速を目的としているので、設定された基
準電圧よりもいくらか上昇あるいは下降させることがで
きれば充分とも考えられる。

【００３７】本発明の目的は、テスト時において、基準
電圧を外部から直接入力することなくまた、外部端子を
増やすことなく内部回路に対するスクリーニング試験を
行なうことができる半導体記憶装置を提供することであ
る。

【００３８】

【課題を解決するための手段】本発明の半導体記憶装置
は、基準電圧に応じて、内部回路へ供給される内部電圧
を制御する内部電圧生成回路と、基準電圧を生成する基
準電圧生成回路と、外部との間で信号を授受するための
複数の信号端子と、テスト時において、基準電圧生成回
路に対して、各信号端子への２値的な入力信号に基づい
て基準電圧の変更を指示するための基準電圧変更指示回
路とを備える。

【００３９】好ましくは、テスト時において、複数の信
号端子は、第１の制御信号および第２の制御信号の入力
を受け、テスト時において、第１の制御信号の所定の組
み合わせが入力された場合に、基準電圧変更指示回路
は、第２の制御信号に基づいて基準電圧の変更を指示す
る。

【００４０】好ましくは、基準電圧生成回路は、テスト
時において、入力信号に基づいた基準電圧変更指示回路
からの指示に応じて、基準電圧を通常動作時よりも高い
範囲および低い範囲において段階的に変化させる。

【００４１】特に、基準電圧生成回路は、第１および第
２の電圧の間に直列に接続された第１および第２の抵抗
部と、第１および第２の抵抗部に通過電流を供給するた
めの電流供給部と、第１および第２の抵抗部でそれぞれ
生じる電圧降下の和に応じて基準電圧を生成する電圧生
成部と、第２の抵抗部の抵抗値を設定する抵抗設定部と
を含み、第１の抵抗部は、直列に接続された複数の抵抗
素子と、複数の抵抗素子にそれぞれ対応して設けられ、
各々が、対応する各抵抗素子を短絡する複数のトランジ
スタスイッチとを有し、動作時において、複数のトラン
ジスタスイッチのうちの少なくとも１つは、オフ状態で
あり、テスト時において、各トランジスタスイッチは、
選択的に活性化され、抵抗設定部は、通常動作時におい
て、第１の抵抗部と第２の抵抗部で生じる電圧降下の和
を通常動作時の基準電圧に相当するように第２の抵抗部
の抵抗値を設定する。

【００４２】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。

【００４３】図１は、本発明の半導体記憶装置１の全体
構成図である。図１を参照して、半導体記憶装置１は、
外部からの制御信号およびアドレス信号Ａ０〜Ａｎ
（ｎ：自然数）に応答してランダムアクセスを実行し、
データＤＱの入出力を実行する。制御信号は、クロック
信号ＣＬＫ、書込許可信号であるライトイネーブル信号
ＷＥ、列方向のアドレスを適当なタイミングで読込むた
めのコラムアドレスストローブ信号ＣＡＳ、行方向のア
ドレスを適当なタイミングで読込むためのロウアドレス
ストローブ信号ＲＡＳ、チップの選択を行なうチップセ
レクト信号ＣＳを含む。

【００４４】半導体記憶装置１は、制御信号等に応答し
て半導体記憶装置１の全体を制御するコントロール回路
１００と、行列状に配置された複数のメモリセルを有す
るメモリアレイ６と、制御信号の入力を受ける制御端子
７と、アドレス信号の入力を受けるアドレス端子８と、
データＤＱの入出力端子であるデータ端子９とを備え
る。

【００４５】半導体記憶装置は、さらに、行／列アドレ
スバッファ２と、行選択回路４と、列選択回路５とを備
える。

【００４６】行／列アドレスバッファ２は、アドレス信
号Ａ０〜Ａｎを受けてロウアドレスＲＡおよびコラムア
ドレスＣＡを生成する。行選択回路４は、ロウアドレス
ＲＡに応じてメモリアレイ６における行選択を実行す
る。列選択回路５は、コラムアドレスＣＡに応じてメモ
リアレイ６における列選択を実行する。

【００４７】半導体記憶装置１は、さらにデータ入出力
回路３と、内部電圧生成回路１０００とを備える。

【００４８】データ入出力回路３は、データＤＱの入出
力を制御し、データ書込に応じてデータ端子９から入力
されたデータＤＱを列選択回路５に出力する。また、デ
ータ読出に応じて列選択回路５によって読み出されたデ
ータＤＱをデータ端子９に出力する。内部電圧生成回路
１０００は、図示しないが半導体記憶装置１内における
周辺回路の電源として用いられる内部電圧（Ｖ１，Ｖ
２，Ｖ３等）を生成する。また、コントロール回路１０
０から出力される制御信号φおよびテストモード信号Ｔ
Ｍに応じてテスト時における内部電圧の電圧レベルが調
整される。

【００４９】図２は、本発明の実施の形態に従うコント
ロール回路１００および内部電圧生成回路１０００の概
念図である。

【００５０】コントロール回路１００は、制御信号（ク
ロック信号ＣＬＫ、ライトイネーブル信号ＷＥ、コラム
アドレスストローブ信号ＣＡＳ、ロウアドレスストロー
ブ信号ＲＡＳ、チップセレクト信号ＣＳ）およびアドレ
ス信号Ａ０の所定の組み合わせに応じた入力に基づいて
制御信号φおよびテストモード信号ＴＭを出力する。

【００５１】内部電圧生成回路１０００は、アドレス信
号Ａ１〜Ａ１５および制御信号φに基づいて基準電圧Ｒ
ＥＦ１〜ＲＥＦ３の上昇あるいは下降を指示する電圧レ
ベル変換指示回路２１０ａ〜２１０ｃと、基準電圧ＲＥ
Ｆ１〜ＲＥＦ３を生成する基準電圧生成回路３００＃ａ
〜３００＃ｃと、基準電圧ＲＥＦ１〜ＲＥＦ３にそれぞ
れ応じて内部電圧Ｖ１〜Ｖ３を生成する内部電圧生成ユ
ニット４００ａ〜４００ｃとを含む。

【００５２】図３は、コントロール回路１００の回路構
成図である。コントロール回路１００は、所定の制御信
号の組み合わせに応じて、テスト時における内部電圧生
成回路１０００の内部動作を指示する制御信号φおよび
テストモード信号ＴＭを生成する。

【００５３】図３を参照して、コントロール回路１００
は、ＮＡＮＤ回路１０１，１０５と、ＮＯＲ回路１０
２，１０４と、インバータ１０３，１０７〜１０９と、
トランスファーゲート１０６とを有する。ＮＡＮＤ回路
１０１は、ライトイネーブル信号ＷＥ、ロウアドレスス
トローブ信号ＲＡＳおよびコラムアドレスストローブ信
号ＣＡＳの入力を受けてＮＡＮＤ論理演算結果をＮＯＲ
回路１０２に出力する。ＮＡＮＤ回路１０５は、チップ
セレクト信号ＣＳおよびクロック信号ＣＬＫの入力を受
けて両者のＮＡＮＤ論理演算結果をＮＯＲ回路１０２に
出力する。

【００５４】トランスファーゲート１０６は、ＮＯＲ回
路１０２の出力信号に応答して、アドレス信号Ａ０をノ
ードＮＮ１に伝達する。インバータ１０８は、ノードＮ
Ｎ１に伝達された信号を反転させてノードＮＮ２に伝達
し、インバータ１０７は、ノードＮＮ２に伝達された信
号を反転させてノードＮＮ１に伝達する。したがって、
インバータ１０７および１０８によってラッチ回路が形
成される。なお、インバータ１０７は、インバータ１０
８と比較して駆動能力が低いインバータである。

【００５５】インバータ１０９は、ノードＮＮ２に伝達
された信号の反転信号をテストモード信号ＴＭとして出
力する。また、ＮＯＲ回路１０４は、インバータ１０３
を介するＮＯＲ回路１０２の反転出力信号およびノード
ＮＮ２に伝達された信号に基づいてＮＯＲ論理演算結果
を制御信号φとして出力する。

【００５６】例えば、ここでは、制御信号（ＷＥ，ＲＡ
Ｓ，ＣＡＳ，ＣＳ，ＣＬＫ）およびアドレス信号Ａ０が
すべて「Ｈ」レベルのとき制御信号φおよびテストモー
ド信号ＴＭは、「Ｈ」レベルとなるように設定されてい
る。それ以外の場合には、制御信号φおよびテストモー
ド信号ＴＭは、ともに「Ｌ」レベルに設定される。

【００５７】図４は、電圧レベル変換指示回路２１０ａ
の回路構成図である。電圧レベル変換指示回路２１０ａ
〜２１０ｃは、全て同一の構成であるので代表的に電圧
レベル変換指示回路２１０ａについて説明する。電圧レ
ベル変換指示回路２１０ａは、アドレス信号Ａ１〜Ａ５
および制御信号φに基づいてテスト時における基準電圧
の電圧レベルの上昇を指示する上昇指示信号ＵＰおよび
電圧レベルの下降を指示する下降指示信号ＤＮのいずれ
か一方を生成する。

【００５８】図４を参照して、電圧レベル変換指示回路
２１０ａは、ＮＡＮＤ回路２１１，２１３，２１６と、
ＮＯＲ回路２１２，２１４と、インバータ２１５とを有
する。

【００５９】ＮＡＮＤ回路２１１は、アドレス信号Ａ１
〜Ａ３の入力を受けてＮＡＮＤ論理演算結果をＮＯＲ回
路２１２の入力側の一方に出力する。ＮＡＮＤ回路２１
３は、アドレス信号Ａ４，Ａ５および制御信号φの入力
を受けてＮＡＮＤ論理演算結果を共にＮＯＲ回路２１２
および２１４の入力側に出力する。ＮＡＮＤ回路２１６
は、インバータ２１５を介して入力されるアドレス信号
Ａ１の反転信号およびアドレス信号Ａ２，Ａ３の入力を
受けてＮＡＮＤ論理演算結果をＮＯＲ回路２１４の入力
側の一方に出力する。ＮＯＲ回路２１２は、ＮＡＮＤ回
路２１１および２１３の入力に基づくＮＯＲ論理演算結
果を上昇指示信号ＵＰとして出力する。ＮＯＲ回路２１
４は、ＮＡＮＤ回路２１３および２１６の入力に基づく
ＮＯＲ論理演算結果を下降指示信号ＤＮとして出力す
る。

【００６０】電圧レベル変換指示回路２１０ａは、アド
レス信号Ａ１〜Ａ５の所定の組み合わせに基づいて上昇
指示信号ＵＰおよび下降指示信号ＤＮのいずれか一方を
「Ｈ」レベルに設定する。なお、制御信号φは、電圧レ
ベル変換指示回路２１０ａの活性化信号である。すなわ
ち、制御信号φが「Ｌ」レベルのときには、アドレス信
号Ａ１〜Ａ５の組み合わせに係らず上昇指示信号ＵＰお
よび下降指示信号ＤＮは、共に「Ｌ」レベルである。し
たがって、テスト時以外においては、基準電圧の電圧レ
ベルの上昇あるいは下降を指示することはない。

【００６１】例えば、ここでは、アドレス信号Ａ１〜Ａ
５および制御信号φが全て「Ｈ」レベルのとき、上昇指
示信号ＵＰが「Ｈ」レベルに設定される。これに応答し
て、テスト時における基準電圧が上昇する。アドレス信
号Ａ１のみが「Ｌ」レベルでそれ以外の信号が「Ｈ」レ
ベルのとき下降指示信号ＤＮが「Ｈ」レベルになるよう
に設定されている。これに応答してテスト時における基
準電圧が下降する。

【００６２】電圧レベル変換指示回路２１０ｂおよび２
１０ｃの回路構成についても同様であるのでその詳細な
説明は繰り返さない。電圧レベル変換指示回路２１０ｂ
は、アドレス信号Ａ６〜Ａ１０の所定の組み合わせに応
じて上昇指示信号ＵＰおよび下降指示信号ＤＮを生成す
る。また、電圧レベル変換指示回路２１０ｃは、アドレ
ス信号Ａ１１〜Ａ１５の所定の組み合わせに応じて上昇
指示信号ＵＰおよび下降指示信号ＤＮを生成する。

【００６３】図５は、本発明の実施の形態に従う基準電
圧生成回路３００＃ａの回路構成図である。ここでは、
代表的に基準電圧生成回路３００＃ａについて説明する
が、基準電圧生成回路３００＃ｂおよび３００＃ｃも同
一の回路構成を有する。

【００６４】図５を参照して、基準電圧生成回路３００
＃ａは、図９に示した従来技術の基準電圧生成回路３０
０ａと比較して、カウンタ部３９０をさらに含む点と、
基準電圧設定回路３５０を基準電圧設定回路３８０に置
換した点とで異なる。

【００６５】基準電圧設定回路３８０は、基準電圧設定
回路３５０と比較して、テスト時における基準電圧レベ
ルを設定するテスト電圧設定回路３７０をさらに有する
点で異なる。他の回路については、図９において上述し
たのと同様であるので、その詳細な説明は繰り返さな
い。

【００６６】テスト電圧設定回路３７０は、テスト時に
おいて、通常時における定電圧Ｖｎ６を段階的に上昇も
しくは下降させることを目的とする。

【００６７】テスト電圧設定回路３７０は、Ｐチャンネ
ルＭＯＳトランジスタ３７１〜３７８と、インバータ３
７９とを有する。

【００６８】ＰチャンネルＭＯＳトランジスタ３７１〜
３７４は、内部ノードＮ６とＰチャンネルＭＯＳトラン
ジスタ３５２との間に直列に接続され、それぞれのゲー
トは、接地電圧ＧＮＤと接続される。したがって、Ｐチ
ャンネルＭＯＳトランジスタ３７１〜３７４は、上述し
たＰチャンネルＭＯＳトランジスタ３５３〜３５６と同
様に抵抗素子として作用する。

【００６９】また、ＰチャンネルＭＯＳトランジスタ３
７５〜３７８は、ＰチャンネルＭＯＳトランジスタ３７
１〜３７４それぞれに対応し、対応するＰチャンネルＭ
ＯＳトランジスタを短絡するためのトランジスタスイッ
チとして設けられる。各ＰチャンネルＭＯＳトランジス
タ３７５〜３７８のゲートは、カウンタ部３９０からの
入力により制御される。ただし、ＰチャンネルＭＯＳト
ランジスタ３７８のゲートは、インバータ３７９を介す
るカウンタ部３９０の出力信号の反転信号入力を受け
る。

【００７０】通常時には、カウンタ部３９０から入力さ
れる信号は、全て「Ｌ」レベルであるものとする。これ
に伴い通常時においては、ＰチャンネルＭＯＳトランジ
スタ３７４のみが抵抗素子として作用するように設定す
る。そうすると、テスト時においては、チューニング回
路３４０におけるチューニングの動作について上述した
のと同様にカウンタ部３９０によって抵抗素子として作
用するＰチャンネルＭＯＳトランジスタ３７１〜３７４
の合成チャネル抵抗が調整され、内部ノードＮ６の電圧
レベルである定電圧Ｖｎ６が設定される。したがって、
通常時に用いられる定電圧Ｖｎ６の電圧レベルをテスト
時においてさらに上昇あるいは下降させることが本発明
では可能である。

【００７１】たとえば、ＰチャンネルＭＯＳトランジス
タ３７１〜３７４のチャネル抵抗が１：２：４：８であ
るとする。テスト電圧設定回路３７０のチャネル抵抗の
合成チャネル抵抗をＲｄとする。初期状態においては、
ＰチャンネルＭＯＳトランジスタ３７５〜３７７が導通
しておりＰチャンネルＭＯＳトランジスタ３７８が非導
通状態とする。ＰチャンネルＭＯＳトランジスタ３７４
のみが抵抗素子として作用する。

【００７２】したがって、仮にＰチャンネルＭＯＳトラ
ンジスタ３７８を導通させるならば合成抵抗Ｒｄの値は
初期状態から下がり、逆にＰチャンネルＭＯＳトランジ
スタ３７５を非導通状態とするならば合成抵抗Ｒｄの値
は初期状態から上がる。このＰチャンネルＭＯＳトラン
ジスタ３７５〜３７８の導通あるいは非導通を選択的に
カウンタ部３９０で実行することにより、テスト時にお
ける定電圧Ｖｎ６を段階的に上昇あるいは下降させるこ
とができる。

【００７３】チューニング回路３４０は、図９の基準電
圧生成回路３００ａにおいて、ＰチャンネルＭＯＳトラ
ンジスタ３５２〜３５５の合成チャネル抵抗Ｒｃを調整
して、設計段階での基準電圧の目標レベルのずれを補正
する旨説明した。本発明においては、初期状態におい
て、テスト電圧設定回路３７０のＰチャンネルＭＯＳト
ランジスタ３７４は、通常動作時に抵抗素子として作用
するためＰチャンネルＭＯＳトランジスタ３７４のチャ
ネル抵抗をさらに加えた合成チャネル抵抗Ｒｃを調整す
ることにより設計段階での基準電圧の目標レベルのずれ
を補正するチューニングが実行される。

【００７４】カウンタ部３９０は、カウンタ５００ａ〜
５００ｄを有する。カウンタ部３９０は、上昇指示信号
ＵＰ、下降指示信号ＤＮおよびテストモード信号ＴＭの
入力に応じて、テスト電圧設定回路３７０のチューニン
グを実行するものである。

【００７５】カウンタ５００ａ〜５００ｄは、それぞれ
上昇指示信号ＵＰ、下降指示信号ＤＮ、テストモード信
号ＴＭおよびカウンタ入力信号ＣＩＮの入力を受けて、
出力信号ＯＵＴおよびカウンタ出力信号ＣＯＵＴを生成
する。

【００７６】また、カウンタ５００ａ〜５００ｄのそれ
ぞれの出力信号ＯＵＴは、トランジスタスイッチである
ＰチャンネルＭＯＳトランジスタ３７５〜３７８のゲー
トにそれぞれ伝達される。

【００７７】また、カウンタ５００ａのカウンタ出力信
号ＣＯＵＴは、次段のカウンタ５００ｂにカウンタ入力
信号として入力される。カウンタ５００ｃおよび５００
ｄも同様にして、各カウンタのカウンタ出力信号ＣＯＵ
Ｔが次段のカウンタのカウンタ入力信号ＣＩＮとして入
力される。尚、カウンタ５００ａのカウンタ入力信号Ｃ
ＩＮは、電源電圧ＶＣＣすなわち「Ｈ」レベルが常に入
力されている。

【００７８】カウンタ５００ａ〜５００ｄは、同一の構
成であるので代表的にカウンタ５００ａについて説明す
る。

【００７９】図６は、カウンタ５００ａの回路構成図で
ある。図６を参照して、カウンタ５００ａは、ＮＯＲ回
路５０１，５０６と、ゲート回路５２０ａ，５２０ｂ，
５４０と、ラッチ制御回路５１０と、インバータ５０
４，５０５，５０７，５０８と、ＮチャンネルＭＯＳト
ランジスタ５０２，５０３と、ＰチャンネルＭＯＳトラ
ンジスタ５３０，５３１とを有する。

【００８０】ゲート回路５４０は、カウンタ入力信号Ｃ
ＩＮに応答して、ノードＮ１１およびノードＮ１２に伝
達されたいずれか一方の信号をラッチ制御回路５１０に
出力する。ゲート回路５４０は、トランスファーゲート
５４１，５４２と、インバータ５４３とを有する。

【００８１】トランスファーゲート５４１および５４２
のそれぞれのゲートは、カウンタ入力信号ＣＩＮおよび
インバータ５４３を介する反転信号を共に受け、相補的
にいずれか一方がオン／オフとされる。

【００８２】例えば、カウンタ入力信号ＣＩＮが「Ｈ」
レベルのときノードＮ１２に伝達された信号がラッチ制
御回路５１０に出力される。一方、カウンタ入力信号Ｃ
ＩＮが「Ｌ」レベルのときノードＮ１１に伝達された信
号がラッチ制御回路５１０に出力される。

【００８３】ＮＯＲ回路５０１は、上昇指示信号ＵＰお
よび下降指示信号ＤＮの入力を受けてＮＯＲ論理演算結
果を出力し、ラッチ制御回路５１０を活性化させる。

【００８４】ラッチ制御回路５１０は、ＮＯＲ回路５０
１の論理演算結果に応答して、ゲート回路５４０から出
力された信号をラッチする。ラッチ制御回路５１０は、
トランスファーゲート５１２，５１５と、インバータ５
１１，５１３，５１４とを有する。

【００８５】トランスファーゲート５１２および５１５
は、ＮＯＲ回路５０１からの出力信号およびインバータ
５１１を介するその反転信号をそれぞれ受けて相補的に
オン／オフとされる。トランスファーゲート５１２は、
ゲート回路５４０から出力された信号をＮＯＲ論理演算
結果に応答してノードＮ１３に伝達する。インバータ５
１３は、ノードＮ１３に伝達された信号を反転させてノ
ードＮ１４に伝達し、インバータ５１４は、ノードＮ１
４に伝達された信号を反転させてノードＮ１３に伝達す
る。したがって、この２つのインバータ５１３および５
１４によりラッチ回路が形成される。トランスファーゲ
ート５１５は、ノードＮ１４に伝達された信号をＮＯＲ
論理演算結果に応答してノードＮ１０に伝達する。な
お、インバータ５１４は、インバータ５１３と比較して
駆動能力が低いインバータである。すなわち、上昇指示
信号ＵＰおよび下降指示信号ＤＮのいずれか一方の立ち
上がりに応答してゲート回路５４０からの出力信号をラ
ッチし、立下りに応答してラッチした信号を出力する。

【００８６】インバータ５０４は、ノードＮ１０に伝達
された信号を反転させてノードＮ１１に伝達し、インバ
ータ５０５は、ノードＮ１１に伝達された信号を反転さ
せてノードＮ１０に伝達する。したがって、この２つの
インバータ５０４および５０５によりラッチ回路が形成
される。インバータ５０８は、ノードＮ１１に伝達され
た信号を反転し、ノードＮ１２に伝達された信号を出力
信号ＯＵＴとする。なお、インバータ５０５は、インバ
ータ５０４と比較して駆動能力の低いインバータであ
る。

【００８７】ゲート回路５２０ａは、トランスファーゲ
ート５２２ａおよびインバータ５２１ａを有し、上昇指
示信号に応答してノードＮ１１に伝達された信号をＮＯ
Ｒ回路５０６の入力側の一方のノードＮ１５に伝達す
る。ゲート回路５２０ｂは、トランスファーゲート５２
２ｂおよびインバータ５２１ｂを有し、下降指示信号に
応答してノードＮ１２に伝達された信号をＮＯＲ回路５
０６の入力側の一方のノードＮ１５に伝達する。

【００８８】ＰチャンネルＭＯＳトランジスタ５３０お
よび５３１は、電源電圧ＶＣＣとノードＮ１５との間に
直列に接続され、それぞれのゲートは、上昇指示信号Ｕ
Ｐおよび下降指示信号ＤＮの入力を受ける。したがっ
て、テスト時以外においては、上昇指示信号ＵＰおよび
下降指示信号ＤＮは、共に「Ｌ」レベルであるためノー
ドＮ１５は、電源電圧ＶＣＣにより常に「Ｈ」レベルに
設定されている。したがって、ＮＯＲ回路５０６から出
力されるカウンタ出力信号ＣＯＵＴは、初期状態におい
て「Ｌ」レベルに設定される。

【００８９】ＮチャンネルＭＯＳトランジスタ５０２お
よび５０３は、接地電圧ＧＮＤとノードＮ１４およびノ
ードＮ１０の間にそれぞれ接続され、それぞれのゲート
は、インバータ５０７を介するテストモード信号ＴＭの
入力を受ける。すなわちテストモード信号ＴＭが「Ｌ」
レベルのとき、すなわち初期状態のときは、ノードＮ１
４およびノードＮ１０は、「Ｌ」レベルに固定されてい
る。したがって、出力信号ＯＵＴは、「Ｌ」レベルに設
定されている。

【００９０】ここで、一例としてテスト時において、す
なわちテストモード信号ＴＭが「Ｈ」レベルにおいて、
基準電圧ＲＥＦ１を１段階（レベル＋１とも称する）上
げる場合のカウンタ部３９０の動作について説明する。
初期状態においては、カウンタ５００ａ〜５００ｄの出
力信号ＯＵＴは、全て「Ｌ」レベルである。

【００９１】カウンタ５００ａにおいて、上昇指示信号
ＵＰが入力された場合、トランスファーゲート５４２が
導通し、ノードＮ１２に伝達される信号がラッチ制御回
路５１０に入力され、ラッチされる。すなわち初期状態
においてノードＮ１２の電圧レベルが「Ｌ」レベルであ
るためノードＮ１４の電圧レベルは、「Ｈ」レベルにラ
ッチされる。

【００９２】また、カウンタ５００ａにおいて、上昇指
示信号ＵＰが入力された場合、ゲート回路５２０ａが導
通し、ノードＮ１１に伝達される電圧信号がＮＯＲ回路
５０６に入力され、ＮＯＲ論理演算結果であるカウンタ
出力信号ＣＯＵＴは、「Ｌ」レベルとなる。したがっ
て、カウンタ５００ｂにおいて、カウンタ入力信号ＣＩ
Ｎは「Ｌ」レベルであるためゲート回路５４０に含まれ
るトランスファーゲート５４１が導通し、ラッチ制御回
路５１０において、ノードＮ１４は、「Ｌ」レベルにラ
ッチされる。

【００９３】また、ＮＯＲ回路５０６のＮＯＲ論理演算
結果であるカウンタ出力信号ＣＯＵＴは、「Ｌ」レベル
となる。

【００９４】同様にカウンタ５００ｃおよびカウンタ５
００ｄについても各カウンタ出力信号ＣＯＵＴは、
「Ｌ」レベルとなり、各ラッチ制御回路５１０において
ノードＮ１４は、「Ｌ」レベルにラッチされる。

【００９５】次に、カウンタ５００ａは、上昇指示信号
ＵＰが立下りに応答して、ラッチ制御回路５１０におい
てラッチしていた信号をノードＮ１２に伝達する。すな
わち、出力信号ＯＵＴは、「Ｈ」レベルに設定される。
カウンタ５００ｂ〜５００ｄについても各ラッチ制御回
路５１０でラッチしていた信号をノードＮ１２に伝達
し、各出力信号ＯＵＴは、「Ｌ」レベルに設定される。

【００９６】ここで、再び図５を参照して、ここで、Ｐ
チャンネルＭＯＳトランジスタ３７１〜３７４のチャネ
ル抵抗が上述した例で示したように、それぞれ１：２：
４：８であるとすると、上昇指示信号ＵＰに応答して、
ＰチャンネルＭＯＳトランジスタ３７５および３７８
は、非導通状態となり、ＰチャンネルＭＯＳトランジス
タ３７６および３７７は、導通状態となるため合成チャ
ネル抵抗Ｒｄが増加する。これに伴い、上述したよう
に、定電流Ｉｃｔと合成チャネル抵抗Ｒｄの増加分との
積に相当する電圧ΔＶだけ定電圧Ｖｎ６が上昇し、テス
ト時における基準電圧を設定された基準電圧から１段階
上昇させることができる。

【００９７】図７（Ａ）は、上昇指示信号ＵＰ（「Ｈ」
レベル）を順に入力した場合のカウンタ５００ａ〜５０
０ｄの出力信号ＯＵＴの遷移を示す図である。すなわ
ち、上記の具体例を用いた場合、段階的に合成チャネル
抵抗Ｒｄが増加するため、初期状態レベル０〜レベル＋
７までテスト時における基準電圧ＲＥＦ１を段階的に上
昇させることが可能となる。

【００９８】図７（Ｂ）は、下降指示信号ＤＮ（「Ｈ」
レベル）を順に入力した場合のカウンタ５００ａ〜５０
０ｄの出力信号ＯＵＴの遷移を示す図である。すなわ
ち、上記の具体例を用いた場合、段階的に合成チャネル
抵抗Ｒｄが減少するため、初期状態レベル０〜レベル−
７までテスト時における基準電圧ＲＥＦ１を段階的に下
降させることが可能となる。

【００９９】このような構成とすることにより、上昇指
示信号ＵＰおよび下降指示信号ＤＮにそれぞれ応答して
テスト電圧設定回路の合成チャネル抵抗Ｒｄを段階的に
増加あるいは減少させることができる。したがって、テ
スト時において、内部ノードＮ６の定電圧Ｖｎ６の電圧
レベルを段階的に上昇あるいは下降させることができる
ため基準電圧の電圧レベルを所望の電圧レベルに設定す
ることができる。これに伴い、内部電圧の電圧レベルも
基準電圧の電圧レベルに追従して設定することができ
る。

【０１００】本構成とすることにより、使用可能な外部
端子の端子数を減少させることなく、テスト時における
内部電圧を基準電圧ＲＥＦ１の電圧レベルを段階的に上
昇あるいは下降させることにより調整することが可能と
なり、スクリーニング試験を効率的に実行することがで
きる。

【０１０１】なお、上記において抵抗素子として作用す
るトランジスタとして、ＰチャンネルＭＯＳトランジス
タを用いる構成について示したが、抵抗素子として作用
するＮチャンネルＭＯＳトランジスタを用いた構成とす
ることも可能である。

【０１０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０３】

【発明の効果】請求項１および２記載の半導体記憶装置
は、テスト時において信号端子への２値的な入力信号に
基づいて基準電圧の変更を指示することができる。した
がって、テスト専用の外部端子を用いて基準電圧のレベ
ルを直接設定する必要が無く、使用可能な信号端子を減
らすことなく内部電圧を調整してスクリーニング試験を
効率的に実行できる。

【０１０４】請求項３記載の半導体記憶装置は、テスト
時において基準電圧を段階的に高い範囲および低い範囲
において変化させることができるため、スクリーニング
試験の精度性を向上させることができる。

【０１０５】請求項４記載の半導体記憶装置は、テスト
時に選択的に活性化されるトランジスタスイッチを用い
て第１の抵抗部における抵抗値を調整することができ
る。したがって、簡易に基準電圧を変更することができ
スクリーニング試験の操作性を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置１の全体構成図であ
る。

【図２】本発明の実施の形態に従うコントロール回路
１００および内部電圧生成回路１０００の概念図であ
る。

【図３】コントロール回路１００の回路構成図であ
る。

【図４】電圧レベル変換指示回路２１０ａの回路構成
図である。

【図５】本発明の実施の形態に従う基準電圧生成回路
３００＃ａの回路構成図である。

【図６】カウンタ５００ａの回路構成図である。

【図７】上昇指示信号ＵＰおよび下降指示信号ＤＮを
順に入力した場合のカウンタ５００ａ〜５００ｄの出力
信号ＯＵＴの遷移を示す図である。

【図８】従来の内部電圧を生成する内部電圧生成回路
２０の概念図である。

【図９】基準電圧ＲＥＦ１を生成する基準電圧生成回
路３００ａの回路構成図である。

【図１０】チューニング回路３４０の回路構成図であ
る。

【符号の説明】

１半導体記憶装置、２行／列アドレスバッファ、３
データ入出力回路、４行選択回路、５列選択回
路、６メモリアレイ、７制御端子、８アドレス端
子、９データ端子、２０，１０００内部電圧生成回
路、１００コントロール回路、２１０ａ〜２１０ｃ
電圧レベル変換指示回路、３００ａ〜３００ｃ，３００
＃ａ〜３００＃ｃ基準電圧生成回路、４００ａ〜４０
０ｃ内部電圧生成ユニット、５００ａ〜５００ｄカ
ウンタ。

Claims

【特許請求の範囲】

【請求項１】基準電圧に応じて、内部回路へ供給され
る内部電圧を制御する内部電圧生成回路と、前記基準電圧を生成する基準電圧生成回路と、外部との間で信号を授受するための複数の信号端子と、テスト時において、前記基準電圧生成回路に対して、各
前記信号端子への２値的な入力信号に基づいて前記基準
電圧の変更を指示するための基準電圧変更指示回路とを
備える、半導体記憶装置。
【請求項２】前記テスト時において、前記複数の信号
端子は、第１の制御信号および第２の制御信号の入力を
受け、前記テスト時において、前記第１の制御信号の所定の組
み合わせが入力された場合に、前記基準電圧変更指示回
路は、前記第２の制御信号に基づいて前記基準電圧の変
更を指示する、請求項１記載の半導体記憶装置。
【請求項３】前記基準電圧生成回路は、前記テスト時において、前記入力信号に基づいた前記基
準電圧変更指示回路からの指示に応じて、前記基準電圧
を通常動作時よりも高い範囲および低い範囲において段
階的に変化させる、請求項１記載の半導体記憶装置。
【請求項４】前記基準電圧生成回路は、第１および第２の電圧の間に直列に接続された第１およ
び第２の抵抗部と、前記第１および第２の抵抗部に通過電流を供給するため
の電流供給部と、前記第１および第２の抵抗部でそれぞれ生じる電圧降下
の和に応じて前記基準電圧を生成する電圧生成部と、前記第２の抵抗部の抵抗値を設定する抵抗設定部とを含
み、前記第１の抵抗部は、直列に接続された複数の抵抗素子と、前記複数の抵抗素子にそれぞれ対応して設けられ、各々
が、対応する各前記抵抗素子を短絡する複数のトランジ
スタスイッチとを有し、通常動作時において、前記複数のトランジスタスイッチ
のうちの少なくとも１つは、オフ状態であり、前記テスト時において、各前記トランジスタスイッチ
は、選択的に活性化され、前記抵抗設定部は、前記通常動作時において、前記第１
の抵抗部と前記第２の抵抗部で生じる電圧降下の和を前
記通常動作時の前記基準電圧に相当するように前記第２
の抵抗部の抵抗値を設定する、請求項３記載の半導体記
憶装置。