KR20130095804A - Ｎａｎｄ 논리 워드 라인 선택 - Google Patents

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Abstract

DRAM에서 워드 라인 구동기를 선택하기 위한 NAND 아키텍처가 개시된다. 낮은, 중간 및 높은 범위들에서 개별적으로 디코딩된 어드레스들이 최종 워드 라인 구동기를 선택하는 데 사용된다. 워드 라인 구동기의 출력은 선택 해제된 워드 라인에 대해서는 접지에 대해 음인 전위에 있고, 선택된 워드 라인에 대해서는 전원 전위보다 더 양인 양 전위에 있다.

Description

ＮＡＮＤ 논리 워드 라인 선택{NAND LOGIC WORD LINE SELECTION}
본 발명은 동적 랜덤 액세스 메모리(DRAM)의 분야에 관한 것으로서, 구체적으로는 이러한 메모리 내의 워드 라인 구동기에 관한 것이다.
활성 DRAM 사이클 동안 전위를 상승시키는 것이 판독 및 기록을 향상시킬 수 있다는 것이 여러 해 동안 인식되어 왔다. 미국 특허 제4,247,917호, 제4,087,704호 및 제4,584,672호를 참고한다.
DRAM에서는 다양한 이유로 신호를 레벨 시프트시킨다는 것도 알려져 있다. 레벨 시프팅의 일례가 미국 특허 제4,460,257호에 설명되어 있다.
도 1a는 DRAM 내의 단일 셀의 배선도이다.
도 1b는 워드 라인 구동기 신호의 파형이다. 도시된 바와 같이, 이 신호는 Vcc 위로 상승하고 Vss 아래로 떨어진다.
도 2는 워드 라인 구동기들의 그룹핑 및 워드 라인 구동기들을 선택하는 데 사용되는 디코더들을 나타내는 도면이다.
도 3a는 그룹 선택 신호를 생성하는 데 사용되는 회로의 전기 배선도이다.
도 3b는 디코딩된 높은 어드레스 범위 및 중간 어드레스 범위를 수신하는 레벨 시프팅 디코더의 전기 배선도이다.
도 3c는 도 3a 및 3b의 회로들로부터 신호들을 수신하는 워드 라인 구동기의 전기 배선도이다.
도 4는 도 3a-3c의 회로들의 동작을 설명하는 데 사용되는 타이밍도이다.
동적 랜덤 액세스 메모리(DRAM)용 워드 라인(WL) 구동기 및 WL 선택 회로들이 개시된다. 아래의 설명에서는 본 발명의 충분한 이해를 제공하기 위해 특정 수의 워드 라인 및 워드 라인 구동기와 같은 다양한 특정 상세들이 설명된다. 본 발명은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는 본 발명을 불필요하게 불명확하게 하지 않기 위해 공지 회로들은 상세히 설명되지 않는다.
후술하는 DRAM은 CMOS(complementary metal-oxide-semiconductor) 기술을 이용하여, 공지된 처리 기술을 이용하여 단일 집적 회로로서 제조된다.
워드 라인 구동기 신호
일 실시예에서, 설명되는 DRAM은 접지(Vss)에 대해 참조되는 Vcc의 단일 전위(예를 들어, 1 볼트)로부터 동작한다. 아는 바와 같이, WL들 상의 구동 신호들은 Vcc보다 높은 양 전위(예를 들어, 1.5 볼트)로부터 Vss에 대한 음 전위(예를 들어, .25 볼트)까지 확장된다. 더 높은 양 전위 및 더 낮은 음 전위를 생성하기 위해 온-칩 전하 펌프 회로들이 사용된다. 따라서, 단일 전위만이 메모리에 인가되며, 회로가 제조되는 기판은 Vss로 유지된다.
도 1a를 참조하면, 하나의 단자가 접지에 결합되고 나머지 단자가 n 채널 트랜지스터(10)에 결합되는 커패시터(14)를 갖는 단일 DRAM 셀이 도시되어 있다. 트랜지스터(10)는 커패시터(14)를 비트 라인(12)에 선택적으로 결합한다. WL 신호의 파형이 도 1b에 도시되어 있다. 이것은 Vss에 대한 음 전위(VssWL)로부터 Vcc보다 높은 양 전위(VccWL)까지 확장된다. VssWL은 트랜지스터(10)를 통한 누설을 줄이며, 결과적으로 커패시터(14) 상의 전하의 유지 시간을 늘린다. 더 높은 양의 VccWL 전위는 트랜지스터(10) 양단에서 임계치 강하가 존재하지 않는 것을 보증하며, 따라서 기록 동안에 커패시터(14)는 완전한 Vcc 전위로 충전될 수 있다. 보호 회로가 없을 경우, CMOS 회로들에서 사용되는 통상의 트랜지스터들을 이용하여 더 높은 양 전압을 스위칭 및 전달하는 것은 누설은 물론, 결함률을 증가시킨다. 아는 바와 같이, 더 높은 전압 보호는 후술하는 회로들에 포함된다.
도 2의 아키텍처
설명되는 실시예에서는, 도 2에 도시된 바와 같이 4개 구동기의 그룹들로 구성되는 WL 구동기들을 갖는 128개의 WL이 존재한다. 예를 들어, 그룹(20)은 WL들(124-127)에 대한 구동기 신호들을 제공한다. 구동기들 각각의 출력은 도 1b에 도시된 파형을 제공한다.
도 2의 아키텍처에서, WL들은 메모리에 인가되는 7개의 어드레스 비트에 의해 선택된다. 이러한 7개의 어드레스 비트는 2개의 더 높은 범위 어드레스 비트, 3개의 중간 범위 어드레스 비트 및 2개의 낮은 범위 어드레스 비트로 분리된다. 이러한 디코딩되지 않은 어드레스 비트들은 도 2에 3개의 디코더(15)에 결합된 것으로 도시된다. 2개의 높은 범위 어드레스 비트는 디코딩 후에 블록 22에 addrh<3:0>으로 표시된 4개의 디코딩된 어드레스 비트를 생성하고, 중간 범위 어드레스 비트들은 디코딩 후에 블록 22에 addrm<7:0>으로 표시되며, 마지막으로, 디코딩된 낮은 범위 어드레스 비트들은 블록 22에 predeclo<3:0>으로 표시된다. 따라서, 요컨대, 4개의 디코딩된 더 높은 범위 어드레스 신호, 8개의 디코딩된 중간 범위 어드레스 신호 및 4개의 디코딩된 더 낮은 범위 어드레스 신호가 존재한다. 이러한 신호들은 128개의 WL(4x8x4 = 128) 중 하나의 WL의 선택을 가능하게 한다.
도 2에서, 프리디코더들은 프리디코더(24) 및 프리디코더(26)와 같은 쌍들로 구성되며, 이들 각각은 4개의 WL 구동기를 선택한다. 예를 들어, 프리디코더(26)는 WL들(4-7)에 대한 WL 구동기들을 선택하며, 프리디코더(24)는 WL들(0-3)에 대한 WL 구동기들을 선택한다. 이러한 디코더들 중 하나가 도 3b에 상세히 도시되어 있다. 각각의 디코더는 디코딩된 높은 범위 어드레스 신호 및 디코딩된 중간 범위 어드레스 신호를 수신한다. 디코더들(24, 26)의 쌍은 addrh<0> 및 addrm<1:0>을 수신하고, 디코딩된 높은 및 중간 범위 어드레스 신호들의 모든 조합이 프리디코더들 중 하나에 인가되며, 결과적으로 이 실시예에서는 16개의 쌍으로 구성된 32개의 프리디코더가 존재한다.
디코딩된 더 낮은 범위 어드레스 비트들은 각각 회로(30)를 선택한다. 따라서, 도 3a에 상세히 도시된 4개의 회로(30)가 존재한다. 회로들(30)은 WL 인에이블 신호(wlen) 및 서브어레이 선택 신호를 수신한다. (일 실시예에서, 메모리는 복수의 뱅크로 분할되며, 각각의 뱅크는 복수의 서브어레이를 갖는다.) 회로들(30) 각각은 2개의 출력 wlegrp 및 vccwlgrpen을 제공한다. 이러한 출력들 각각은 라인들(31)을 통해 WL 구동기들 각각에 제공된다. 회로(30)로부터의 vccwlgrpen 신호들 각각은 32개의 WL 구동기를 깨우며, 도 3c와 관련하여 아는 바와 같이 구동 신호에 대한 양의 전위를 제공한다. 전술한 바와 같이, 디코딩된 높은 및 중간 범위 어드레스들은 4개의 WL 구동기를 선택한다. 마지막으로, wlegrp 신호는 4개의 WL 구동기 중 하나를 선택하며, 이 구동기는 깨어난 32개의 구동기 내에 있다. 따라서, 실제로 단일 워드 라인 구동기만이 임의의 주어진 어드레스 세트에 대한 WL 신호를 제공한다. 128개의 구동기 중 32개의 구동기만을 깨움으로써 상당한 전력이 절약된다.
이제, 도 3a를 참조하면, 회로는 Vcc로부터 동작하는 온-칩 전하 펌프로부터 라인(54) 상에서 Vcc보다 높은 양 전위(VcWL)를 수신한다. 또한, 회로는 온-칩 음 전하 펌프로부터 라인(53) 상에서 음 전위를 수신한다. 도 3a에 도시된 바와 같은 4개의 회로 중 하나만이 디코딩된 낮은 범위 어드레스 신호에 기초하는 시간에 선택된다. 이것은 wlen 신호와 predeclo<3:0>을 NAND 연산하여 라인(61) 상에서 wle_b 신호를 제공함으로써 행해질 수 있다. Vcc는 트랜지스터들(38, 40)의 게이트들에 결합되며, 설명되는 바와 같이, 이러한 트랜지스터들은 라인(54) 상에서 더 높은 전압에 대한 보호를 제공한다. 인버터들(41, 42, 43)이 Vcc와 접지 사이에 결합되며, NAND 게이트(52)는 Vcc 전위를 수신하고, 라인(53)(음 전위 VssWL)에 결합된다.
라인(54)은 p 채널 트랜지스터들(32, 33)을 통해 출력 라인(60)(Vccwlgrp)에 결합된다. 이러한 트랜지스터들은 노드(37) 상의 전위가 낮을 때 전도한다. p 채널 트랜지스터들(34, 35)을 포함하는 래치와 같은 회로에서, p 채널 트랜지스터(35)의 게이트는 또한 노드(37)에 접속되며, 따라서 트랜지스터(35)는 트랜지스터들(32, 33)이 전도하고 있을 때 전도하고, 라인(60)의 출력이 (Vcc와 대략 동일한) 그의 잠든 상태에 있을 때 오프된다.
도 3a의 회로에서 wle-bar는 낮고, 즉 회로가 디코딩된 낮은 범위 어드레스 신호들 중 하나에 의해 선택된 것으로 가정한다. (WLe는 후술하는 전체 프로세스 동안 높다.) 인버터(43)의 출력은 높을 것이며, 따라서 트랜지스터(36)가 오프되고, 양 인버터(41, 42)의 출력은 낮을 것이다. 이러한 조건들 하에서, 트랜지스터(46)는 전도하지 않을 것이고, 노드(37)는 트랜지스터(40)가 전도하고 있으므로 낮게 유지될 것이다. 노드(37)가 낮음에 따라, 트랜지스터들(32, 33)은 전도하고, 라인(60)은 VccWL로 상승한다. 더욱이, 트랜지스터(34)가 전도하여 트랜지스터(35)가 오프되게 한다.
트랜지스터(39)는 다이오드로서 작용하는데, 이는 그의 드레인 및 게이트가 동일 전위(Vcc)에 있기 때문이다. 이 트랜지스터는 라인(60)이 Vcc보다 둘 이상의 임계 전압만큼 낮은 전위로 떨어지는 것을 방지한다. 도 3a의 회로가 선택되고, 출력 라인이 VccWL로 상승할 때, 트랜지스터(39)는 전도하지 않는데, 이는 그의 소스가 그의 게이트 및 드레인보다 높은 전위에 있기 때문이다.
wle-bar 신호가 그의 높은 상태에 있을 때, 즉 도 3a의 회로가 선택 해제될 때, 인버터(43)의 출력은 낮으며, 이것은 트랜지스터(36)가 전도하게 한다. 게이트(41)의 출력은 높고, 따라서 노드(37)는 높다. 이것은 트랜지스터들(32, 33)은 물론, 트랜지스터(34)가 전도하는 것을 방지한다. 반면, 트랜지스터(35)는 트랜지스터(46)와 같이 전도하고 있다.
트랜지스터들(38, 40)은 각각 트랜지스터(46) 및 인버터(41)에 대해 더 높은 전압(VccWL)로부터의 보호를 제공한다. 도 3a의 회로가 선택될 때, 트랜지스터(46)는 오프되고, 트랜지스터의 드레인 상에는 트랜지스터(38)가 없다면 VccWL의 더 높은 전위가 존재할 것이다. 이 시간에, 트랜지스터(38)는 온되는데, 이는 그의 게이트가 Vcc에 결합되기 때문이다. 이것은 임계 전압 강하를 제공하며, 따라서 트랜지스터(46)는 VccWL 전위를 받지 않는다. 유사하게, 도 3a의 회로가 선택되지 않을 때, 인버터(41)의 출력은 트랜지스터(40)가 없다면 VccWL의 더 높은 전위에 노출될 것이다. 트랜지스터(40) 양단의 임계 전압 강하는 결과적으로 인버터(41) 상의 스트레스를 줄인다.
도 3a의 하부는 VssWL에 대해 참조되는 wlegrp 신호를 제공한다. 라인(60) 상의 wle 신호는 NAND 게이트(52)에 하나의 입력을 제공한다. 이 게이트에 대한 나머지 입력은 p 채널 트랜지스터(46)와 n 채널 트랜지스터(51) 사이의 노드로부터 제공된다. 게이트(52)의 출력은 트랜지스터들(55, 58)을 제어한다. 트랜지스터들(57, 58) 사이의 노드는 wlegrp 신호를 제공한다. 도 3a의 회로가 선택되면, 라인(61) 상의 전위(wle_b)는 낮아서, 트랜지스터들(50, 57)이 전도하게 하고 트랜지스터(51)를 턴오프시킨다. 이것은 트랜지스터들(50, 51) 사이의 접합이 상승하게 하며, 따라서 게이트(52)의 조건들이 충족된다. 게이트(52)의 출력은 낮아서 트랜지스터(58)를 턴오프시킬 것이다. 이어서, 라인(56)이 트랜지스터(57)에 의해 Vcc로 된다. 도 3a의 회로가 선택 해제될 때, wle_b는 높고, 따라서 트랜지스터들(50, 57)은 오프되고, 트랜지스터(51)는 전도한다. 게이트(52)의 조건들은 충족되지 않고, 그의 출력은 높아서 트랜지스터들(55, 58)을 턴온시킨다. 이것은 라인(56)을 VssWL이 되게 한다.
도 3b의 디코더
도 3b의 디코더는 하나의 디코딩된 중간 범위 신호 및 하나의 디코딩된 높은 범위 신호를 수신한다. 이들 양자가 높은 경우, NAND 게이트(65)의 조건들이 충족되며, 게이트(65)의 출력은 전위가 강하한다. 이것은 트랜지스터(66)가 전도하게 하여, 라인(66)의 전위가 Vcc로 상승하게 한다. 또한, 트랜지스터(69)는 전도하고 있어서, 트랜지스터(68)가 오프 상태로 유지되게 한다. 게이트(65)의 조건들이 충족되지 않는 경우, 트랜지스터(66)가 오프되고, 트랜지스터(67)가 전도하여, 트랜지스터(68)가 라인(70)을 VssWL에 결합하게 한다. 이 시간에 트랜지스터(69)는 오프 상태이다. 따라서, 라인(70) 상의 디코드 신호는 Vcc의 온 전위 및 VssWL의 오프 전위를 갖는다. 전술한 바와 같이, 4개의 워드 라인 구동기마다 하나의 디코더가 존재하며, 따라서 라인(70)은 4개의 워드 라인 구동기에 접속된다.
도 3c의 워드 라인 구동기
도 3c의 WL 구동기는 선택되는 경우에 라인(70) 및 라인(56) 상에서 크기 Vcc의 신호를 수신한다. 이것은 WL 구동기를 고유하게 선택한다. 더욱이, 도 3c의 회로는 물론, 31개의 다른 WL 구동기도 라인(60) 상에서 그들을 깨우기 위한 전위를 수신한다. 게이트(71)의 조건들이 충족됨에 따라, 그의 출력은 낮고, 트랜지스터(73)가 전도하여 워드 라인이 vccwlgrp로 상승하게 한다. 트랜지스터(74)는 오프되며, n 채널 트랜지스터(81)도 오프된다.
게이트(71)의 조건들이 충족되지 않는 경우, 트랜지스터(81)가 전도하고, 트랜지스터(73)의 게이트가 높은 전위에 있어서, 라인(80)을 vccwlgrp로부터 분리시킨다. 트랜지스터(74)가 전도하여, 트랜지스터(73)의 오프 상태를 강화한다. WL(80)은 WL이 선택될 때 vccwlgrp(VccWL)에 있거나, 도 3c의 WL 구동기가 선택 해제될 때 VssWL(음 전위)에 있다는 점에 유의한다. 다시 한 번, 도 3a의 회로에 대한 경우와 같이, NAND 게이트(71) 및 트랜지스터(81)는 WL 구동기가 선택될 때 하나가 그리고 워드 라인 구동기가 선택 해제될 때 다른 하나가 더 높은 전위를 받을 것이지만, 트랜지스터들(72, 75)은 도 3a와 관련하여 설명된 바와 같이 이것이 발생하는 것을 방지한다.
도 4의 타이밍도
도 4의 상부 파형은 메모리 클럭이며, 이 클럭으로부터 모든 다른 타이밍 신호들이 트리거링된다. 점선(90)은 어드레스 신호들이 어드레스 디코더(15)(도 2)에 인가되고 디코딩된다는 것을 지시한다. 곧이어, wlen 라인(도 3a)이 선택된다. 이어서, 도 3a의 회로를 선택한 디코딩된 낮은 범위 어드레스 비트들 중 하나와 관련된 32개의 WL에 그룹 신호(vccwlgrp)가 인가된다. 이 전위는 도 3c의 라인(60)에 인가된다. 이 시간 전에 이 라인은 도 3a의 트랜지스터(39)에 의해 Vcc 아래의 전압 임계치로 유지된다는 점에 유의한다. 화살표(91)에 의해 지시되는 바와 같은 wlen의 상승에 이어서, 선택된 WL에 대한 WL 구동기 신호는 VssWL로부터 VccWL로 상승한다.
감지가 발생한 후에, wlen 전위가 떨어져, 화살표들(92)에 의해 지시되는 바와 같이 wccwlgrp 신호가 Vcc로 떨어지게 하고 WL에 대해 전위가 VssWL로 떨어지게 한다.
따라서, NAND 논리를 사용하고, Vcc보다 높은 전위 및 Vss에 대해 음인 더 낮은 전위를 갖는 WL 구동기를 제공하는 WL 선택 아키텍처가 설명되었다.

Claims (20)

  1. 복수의 워드 라인 구동기;
    상기 워드 라인 구동기들의 복수의 그룹으로부터 상기 워드 라인 구동기들의 그룹을 각자 선택하기 위한 복수의 디코더 - 상기 디코더들은 메모리 어드레스들의 제1 및 제2 범위에서 디코딩된 어드레스 신호들을 수신함 -; 및
    메모리 어드레스들의 상이한 제3 범위에서 디코딩된 어드레스 신호들을 수신하기 위한 복수의 선택 회로 - 상기 선택 회로들 각각은 상기 워드 라인 구동기들의 그룹들의 상기 워드 라인 구동기들에 각각 결합되는 복수의 제1 선택 신호를 제공하며, 따라서 어드레스의 상기 제1, 제2 및 제3 범위에서 각각의 고유한 디코딩된 어드레스에 대해 단일 워드 라인 구동기가 선택됨 -
    를 포함하는 DRAM.
  2. 제1항에 있어서,
    상기 디코더들은 NAND 논리를 사용하는 DRAM.
  3. 제1항에 있어서,
    상기 워드 라인 구동기들은 상기 단일 워드 라인 구동기의 상기 선택을 위해 NAND 논리를 사용하는 DRAM.
  4. 제1항에 있어서,
    상기 DRAM은 접지(Vss)에 대해 단일의 양의 전원(Vcc)으로부터 동작하고, 선택되지 않은 상기 워드 라인 구동기들은 Vss에 대해 음인 출력 신호를 제공하는 DRAM.
  5. 제4항에 있어서,
    선택된 상기 워드 라인 구동기는 Vcc보다 더 양인 출력 신호를 제공하는 DRAM.
  6. 제1항에 있어서,
    상기 선택 회로는 선택된 상기 워드 라인 구동기를 포함하는 복수의 워드 라인 구동기에 Vcc보다 높은 양 전위를 제공하기 위해 어드레스 신호들의 상기 제3 범위에서 상기 디코딩된 어드레스 신호들 각각에 대해 제2 선택 신호를 제공하는 DRAM.
  7. 제5항에 있어서,
    상기 선택 회로는 제2 트랜지스터들이 더 높은 양 전위에 노출되는 것으로부터 보호하기 위한 제1 트랜지스터들을 포함하는 DRAM.
  8. 제5항에 있어서,
    상기 워드 라인 구동기들은 제2 트랜지스터들이 더 높은 양 전위에 노출되는 것으로부터 보호하기 위한 트랜지스터들을 포함하는 DRAM.
  9. 복수의 워드 라인 구동기;
    상기 워드 라인 구동기들의 그룹을 선택하는 제1 선택 신호를 제공하기 위해 제1 NAND 논리 장치를 각자 사용하는 복수의 디코더 - 각각의 NAND 논리 장치는 메모리 어드레스들의 제1 범위로부터 도출되는 제1의 디코딩된 어드레스 신호, 및 상기 제1 범위와 다른, 메모리 어드레스들의 제2 범위로부터 도출되는 제2의 디코딩된 어드레스 신호를 수신함 -
    를 포함하고,
    각각의 워드 라인 구동기는 단일 워드 라인 구동기만이 선택되도록 제2 NAND 논리 장치를 포함하고, 상기 제2 NAND 논리 장치는 상기 제1 선택 신호들 중 하나, 및 상기 제1 및 제2 범위와 다른, 메모리 어드레스들의 제3 범위에서 디코딩된 어드레스 신호들로부터 도출되는 제2 신호를 수신하는 DRAM.
  10. 제9항에 있어서,
    상기 DRAM은 접지(Vss)에 대해 단일의 양의 전위(Vcc)로부터 동작하고, 선택된 워드 라인 구동기가 Vcc보다 더 양인 출력 신호를 제공하는 DRAM.
  11. 제10항에 있어서,
    선택되지 않은 상기 워드 라인 구동기들은 Vss에 대해 음인 신호를 제공하는 DRAM.
  12. 제11항에 있어서,
    각각의 워드 라인 구동기는 Vcc보다 더 양인 전위가 다른 트랜지스터들에 인가되는 것을 방지하기 위한 보호 장치들로서 동작하는 트랜지스터들을 포함하는 DRAM.
  13. 제9항에 있어서,
    Vcc보다 더 양인 전위를 상기 워드 라인 구동기들 중 선택된 구동기들에 선택적으로 제공하기 위한 회로를 포함하고, 선택된 수는 워드 라인 구동기들의 전체 수보다 적은 DRAM.
  14. 접지(Vss)에 대해 양의 인가 전위(Vcc)로부터 DRAM을 동작시키기 위한 방법으로서,
    디코딩된 높은 및 중간 범위 어드레스 신호들을 논리적으로 결합하여, 음 전위에 대해 참조되는 제1 선택 신호를 제공하는 단계;
    상기 제1 선택 신호로 워드 라인 구동기들의 그룹을 선택하는 단계;
    어드레스 신호들의 디코딩된 더 낮은 범위에 기초하여 제2 선택 신호를 생성하는 단계; 및
    상기 워드 라인 구동기들의 그룹으로부터 하나의 워드 라인 구동기를 선택하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 음 전위로부터 Vcc보다 더 양인 전위로 상승하는 선택된 상기 워드 라인 구동기로부터 워드 라인 구동기 신호를 제공하는 단계를 포함하는 방법.
  16. 제14항에 있어서,
    논리적으로 결합하는 단계는 NAND 논리를 사용하는 방법.
  17. 제14항에 있어서,
    상기 하나의 워드 라인 구동기의 선택을 위해 NAND 논리를 사용하는 단계를 포함하는 방법.
  18. 제14항에 있어서,
    상기 더 양인 전위를 복수의 워드 라인 구동기에 결합하는 제3 선택 신호들을 생성하는 단계를 포함하고, 상기 복수의 워드 라인 구동기 중 하나는 선택된 상기 하나의 워드 라인 구동기를 포함하는 방법.
  19. 제14항에 있어서,
    상기 DRAM에서 상기 더 양인 전위를 생성하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 DRAM에서 음 전위를 생성하는 단계를 포함하는 방법.
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