DE19601630C1 - Schaltungsanordnung zur Pegelumsetzung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Schaltungsanordnung ist aus der DE 39 27 192 A1 bekannt. Die dort beschriebene Schaltungsanordung weist eine Inverterstufe mit einem Invertereingang, an dem ein Eingangssignal anliegt, mit einem Inverteraus­ gang, an dem ein Ausgangssignal ansteht, und mit zwei Versorgungsan­ schlüssen, an denen ein Bezugspotential bzw. ein VersorgungspotentiaI an­ liegt, auf. Das Eingangssignal und das Ausgangssignal sind dabei binäre Si­ gnale, d. h. Signale mit einem dem Versorgungspotential entsprechenden High-Pegel und mit einem dem Bezugspotential entsprechenden Low-Pegel. Die Inverterstufe invertiert das Eingangssignal und schaltet hierzu den Si­ gnalpegel des Ausgangssignals dann um, wenn das Eingangssignal eine Schaltschwelle überschreitet oder unterschreitet. Diese Schaltschwelle ist durch Schaltungsmaßnahmen derart festgelegt, daß ein TTL-Signalpegel in einen CMOS-Signalpegel umgesetzt wird.

Der Wertebereich des Eingangssignal und der Wertebereich des Ausgangssi­ gnals sind dabei auf den gleichen, zwischen dem Versorgungspotential und Bezugspotential liegenden Wertebereich begrenzt.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung ge­ mäß dem Oberbegriff des Patentanspruchs 1 anzugeben, die mit geringem Schaltungsaufwand realisierbar ist, die in einen Schaltkreis integrierbar ist und mit der das Eingangssignal in ein Ausgangssignal mit gegenüber dem Eingangssignal größerem Wertebereich umsetzbar ist.

Die Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den Unteransprüchen.

Die erfindungsgemäße Schaltungsanordnung weist zwei Inverterstufen mit jeweils einem Invertereingang, mit jeweils einem Inverterausgang und mit jeweils zwei Versorgungsanschlüssen auf. Die Inverterstufen sind dabei in Reihe geschaltet, d. h. der Inverterausgang der ersten Inverterstufe ist mit dem Invertereingang der zweiten Inverterstufe verbunden.

Am Invertereingang der ersten Inverterstufe liegt das Eingangssignal an, am Inverterausgang der zweiten Inverterstufe steht das Ausgangssignal an, am ersten Versorgungsanschluß der ersten und der zweiten Inverterstufe liegt das Bezugspotential an, am zweiten Versorgungsanschluß der ersten Inver­ terstufe liegt das erste Versorgungspotential an und am zweiten Versor­ gungsanschluß der zweiten Inverterstufe liegt ein zweites Versorgungspo­ tential an. Die Potentialdifferenz zwischen dem zweiten Versorgungspoten­ tial und dem Bezugspotential ist dabei betragsmäßig größer als die Poten­ tialdifferenz zwischen dem ersten Versorgungspotential und dem Bezugs­ potential.

Die Schaltungsanordnung weist des weiteren eine durch das Ausgangssignal schaltbare Schaltstufe mit einem Steuereingang und mit zwei Schaltan­ schlüssen auf. Hierbei ist der Steuereingang mit dem Inverterausgang der zweiten Inverterstufe, der erste Schaltanschluß mit dem zweiten Versor­ gungsanschluß der zweiten Inverterstufe und der zweite Schaltanschluß mit dem Invertereingang der zweiten Inverterstufe verbunden. Die Schaltstufe ist dann eingeschaltet, d. h. leitend, wenn das Ausgangssignal betragsmäßig kleiner als eine Schaltschwelle ist, welche zwischen einem dem zweiten Ver­ sorgungspotential entsprechenden High-Pegel und einem dem Bezugspo­ tential entsprechenden Low-Pegel des Ausgangssignals, vorteilhafterweise etwa in der Mitte zwischen dem zweiten Versorgungspotential und dem Bezugspotential, liegt.

Das Wesen der Erfindung besteht darin, mit der ersten Inverterstufe aus dem Eingangssignal ein invertiertes Signal zu erzeugen und aus diesem mit der zweiten Inverterstufe durch nochmalige Inversion das Ausgangssignal zu bilden, wobei der Wertebereich des Ausgangssignals durch das Bezugspo­ tential und durch das zweite Versorgungspotential festgelegt wird. Die Schaltstufe dient dabei als Klemmstufe, mit der das invertierte Signal dann, wenn es einen dem ersten Versorgungspotential entsprechenden High-Pegel aufweist, an das zweite Versorgungspotential geklemmt wird, so daß die zweite Inverterstufe sicher schaltet. Das Eingangssignal wird durch die Klemmung des invertierten Signals nicht beeinflußt, da es über die erste In­ verterstufe vom invertierten Signal entkoppelt ist.

Die Inverterstufen weisen vorzugsweise jeweils zwei komplementäre Feldef­ fekttransistoren, d. h. jeweils einen ersten Feldeffekttransistor eines ersten Kanal-Typs und jeweils einen zweiten Feldeffekttransistor eines zweiten Ka­ nal-Typs, auf und die Schaltstufe weist vorzugsweise einen als Feldeffekt­ transistor des zweiten Kanal-Typs ausgeführten Schalttransistor auf. Dabei ist der Invertereingang der ersten bzw. zweiten Inverterstufe ist mit den Gate-Anschlüssen der Feldeffekttransistoren der ersten bzw. zweiten Inver­ terstufe verbunden, der Inverterausgang der ersten bzw. zweiten Inverter­ stufe mit den Drain-Anschlüssen der Feldeffekttransistoren der ersten bzw. zweiten Inverterstufe verbunden, der erste Versorgungsanschluß der ersten bzw. zweiten Inverterstufe mit dem Source-Anschluß des ersten Feldeffekt­ transistors der ersten bzw. zweiten Inverterstufe verbunden, der zweite Versorgungsanschluß der ersten bzw. zweiten Inverterstufe mit dem Source-Anschluß des zweiten Feldeffekttransistors der ersten bzw. zweiten Inver­ terstufe verbunden, der gate-Anschluß des Schalttransistors mit dem Steu­ ereingang der Schaltstufe und der Source- bzw. Drain-Anschluß des Schalt­ transistors mit dem ersten bzw. dem zweiten Schaltanschluß der Schaltstufe verbunden.

Die Feldeffekttransistoren des ersten Kanal-Typs sind dabei entweder als Feldeffekttransistoren des n-Kanal-Typs oder als Feldeffekttransistoren des p-Kanal-Typs, beispielsweise als NMOS- oder als PMOS-Transistoren ausge­ führt. Die Feldeffekttransistoren des zweiten Kanal-Typs sind dann entspre­ chend als Feldeffekttransistoren des p-Kanal-Typs bzw. als Feldeffekttransi­ storen des n-Kanal-Typs, beispielsweise als PMOS- bzw. als NMOS-Transistoren ausgeführt.

Des weiteren weist die erste Inverterstufe vorzugsweise eine zwischen ihren Inverterausgang und ihren zweiten Versorgungsanschluß geschaltete Diode auf, die bei leitender Schaltstufe einen Stromfluß vom zweiten Versor­ gungsanschluß der einen Inverterstufe über die Schaltstufe zum zweiten Versorgungsanschluß der anderen Inverterstufe verhindert.

Die Erfindung wird im folgenden anhand eines in der Figuren naher be­ schrieben. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel der erfindungsgemäßen Schal­ tungsanordnung,

Fig. 2 ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung.

Gemäß Fig. 1 ist der Inverterausgang 12 der ersten Inverterstufe 10 mit dem Invertereingang 21 der zweiten Inverterstufe 20 und mit dem zweiten Schaltanschluß 33 der Schaltstufe 30 verbunden, der erste Versorgungsan­ schluß 13 der ersten Inverterstufe 10 mit dem ersten Versorgungsanschluß 23 der zweiten Inverterstufe 20 verbunden, der zweite Versorgungsanschluß 24 der zweiten Inverterstufe 20 mit dem ersten Schaltanschluß 32 der Schaltstufe 30 verbunden und der Inverterausgang 22 der zweiten Inverter­ stufe 20 mit dem Steuereingang 31 der Schaltstufe 30 verbunden.

An den ersten Versorgungsanschlüssen 13 und 23 der Inverterstufen 10 und 20 liegt das Bezugspotential U_SS, beispielsweise ein Massepotential, an; am zweiten Versorgungsanschluß 14 der ersten Inverterstufe 10 liegt das erste Versorgungspotential U_L an, welches beispielsweise 5 V beträgt; am zweiten Versorgungsanschluß 24 der zweiten Inverterstufe 20 liegt das zweite Ver­ sorgungspotential U_H an, welches größer als das erste Versorgungspotential U_L ist und beispielsweise 10 V beträgt; am Invertereingang 11 der ersten In­ verterstufe 10 liegt das Eingangssignal U_E an; am Inverterausgang 12 der er­ sten Inverterstufe 10 steht das invertierte Signal U_I an und am Inverteraus­ gang 22 der ersten Inverterstufe 10 steht das Ausgangssignal U_A an.

Die beiden Inverterstufen 10 und 20 sind als CMOS-Inverter ausgeführt und weisen demnach jeweils einen als NMOS-Transistor ausgebildeten Feld­ effekttransistor M₁₀ bzw. M₂₀ des n-Kanal-Typs und jeweils einen als PMOS- Transistor ausgebildeten Feldeffekttransistor M₁₁ bzw. M₂₁ des p-Kanal-Typs auf. Die Gate-Anschlüsse der Feldeffekttransistoren M₁₀ und M₁₁ sind mit dem Invertereingang 11 verbunden, der Source- und der Substrat-Anschluß des Feldeffekttransistors M₁₀ sind mit dem Versorgungsanschluß 13 verbun­ den, der Source- und der Substrat-Anschluß des Feldeffekttransistors M₁₁ sind mit dem Versorgungsanschluß 14 verbunden, der Drain-Anschluß des Feldeffekttransistors M₁₁ ist mit der Anode der Diode D verbunden und die Kathode der Diode D und der Drain-Anschluß des Feldeffekttransistors M₁₀ sind mit dem Inverterausgang 12 verbunden. Die beiden Feldeffekttransi­ storen M₂₀ und M₂₁ bilden zusammen die zweite Inverterstufe 20. Ihre Gate- Anschlüsse sind dabei zum Invertereingang 21 verbunden, ihre Drain-Anschlüsse zum Inverterausgang 22 verbunden, der Source- und der Substrat-Anschluß des Feldeffekttransistors M₂₀ zum Versorgungsanschluß 23 verbunden und der Source- und der Substrat-Anschluß des Feldeffekttransi­ stors M₂₁ zum Versorgungsanschluß 24 verbunden.

Die Schaltstufe 30 weist einen Schalttransistor M₃₀ und einen weiteren Fel­ deffekttransistor M₃₁ auf, die beide als PMOS-Transistoren, d. h. als Feld­ effekttransistoren des p-Kanal-Typs, ausgeführt sind. Hierbei sind der Sour­ ce- und der Substrat-Anschluß des Feldeffekttransistors M₃₀ und der Source- Anschluß des Feldeffekttransistors M₃₁ mit dem ersten Schaltanschluß 32 der Schaltstufe 30 verbunden, der Drain-Anschluß des Feldeffekttransistors M₃₀ mit dem Source-Anschluß des Feldeffekttransistors M₃₁ verbunden, der gate-Anschluß des Feldeffekttransistors M₃₀ mit dem Inverterausgang 22 der zweiten Inverterstufe 20 verbunden, der Drain-Anschluß des Feld­ effekttransistors M₃₁ mit dem zweiten Schaltanschluß 33 der Schaltstufe 30 verbunden und der gate-Anschluß des Feldeffekttransistors M₃₁ mit dem Invertereingang 11 der ersten Inverterstufe 10 verbunden. Der Feldeffekt­ transistor M₃₀ ist dann leitend, wenn die Ausgangsspannung U_A kleiner als eine etwa in der Mitte zwischen dem zweiten Versorgungspotential U_H und dem Bezugspotential U_SS liegende Schaltschwelle ist.

Das Eingangssignal U_E und das Ausgangssignal U_A sind Spannungen mit binä­ ren Signalpegeln, d. h. sie weisen jeweils einen High- oder einen Low-Pegel auf. Der Low-Pegel des Eingangssignals U_E ist dabei etwa gleich dem Bezugs­ potential U_SS und der High-Pegel des Eingangssignals U_E ist etwa gleich dem ersten Versorgungspotential U_L, d. h. der Low-Pegel des Eingangssignals U_SS entspricht dem Bezugspotential U_SS und der High-Pegel des Eingangssignals U_E entspricht dem ersten Versorgungspotential U_L.

Bei einem Eingangssignal U_E mit einem High-Pegel ist der Feldeffekttransi­ stor M₁₀ leiten d, während der Feldeffekttransistor M₁₁ und der Feldeffekt­ transistor M₃₀ sperrend sind. Das invertierte Signal U_I weist dann einen Low- Pegel auf, welcher in etwa gleich dem Bezugspotential U_SS ist. Bei diesem Signalpegel des invertierten Signal U₁ ist der Feldeffekttransistor M₂₀ sper­ rend und der Feldeffekttransistor M₂₁ leiten d. Das Ausgangssignal U_A weist dann einen der zweiten Versorgungspotentials U_H entsprechenden High-Pegel auf. Da das Ausgangssignal U_A demnach etwa gleich dem zweiten Ver­ sorgungspotential U_H ist, bleibt der Feldeffekttransistor M₃₀ auch weiterhin gesperrt. Das heißt, ein High-Pegel des Eingangssignals U_E wird durch die erste Inverterstufe 10 in einen Low-Pegel des invertierten Signals U_I und die­ ser durch die zweite Inverterstufe 20 in einen High-Pegel des Ausgangs­ signals U_H umgesetzt.

Bei einem Eingangssignal U_E mit einem Low-Pegel ist hingegen der Feldef­ fekttransistor M₁₀ sperrend und der Feldeffekttransistor M₁₁ leiten d. Da das invertierte Signal U_I dann in etwa gleich dem ersten Versorgungspotential U_L ist, d. h. einen zwischen dem zweiten Versorgungspotential U_H und dem Bezugspotential U_SS liegenden Wert aufweist, sind die beiden Feldeffekt­ transistoren M₂₀ und M₂₁ leiten d. Das Ausgangssignal U_A nimmt dann eben­ falls einen zwischen dem zweiten Versorgungspotential U_H und dem Bezugs­ potential U_SS liegenden Wert an, durch den der Feldeffekttransistor M₃₀ in einen leitenden Zustand geschaltet wird. Der Feldeffekttransistor M₃₁ ist, da sein Gate-Anschluß mit dem Invertereingang 11 verbunden ist, ebenfalls leitend. Der Signalpegel des invertierten Signals U_I wird infolgedessen an das zweite Versorgungspotential U_H geklemmt, d. h. er nimmt einen Wert an, der in etwa gleich dem zweiten Versorgungspotential U_H ist. Mit der Diode D wird dabei verhindert, daß bei leitender Schaltstufe 30 ein Strom durch die Schaltstufe 30 zum Inverterausgang 12 und durch diesen zum Ver­ sorgungsanschluß 14 fließt. Der Feldeffekttransistor M₂₁ wird durch das an die zweite Versorgungsspannung U_H geklemmte invertierte Signal U_I in ei­ nen sperren den Zustand geschaltet, so daß das Ausgangssignal U_H seinen dem Bezugspotential U_SS entsprechenden Low-Pegel, d. h. einen Wert, der etwa gleich dem Bezugspotential U_SS ist, annimmt. Das heißt, der Low-Pegel des Eingangssignals U_E wird durch die erste Inverterstufe 10 in den High- Pegel des invertierten Signals U_I umgesetzt, welcher daraufhin durch die Schaltstufe 30 an das zweite Versorgungspotential U_H geklemmt wird und somit durch die zweite Inverterstufe 20 In den Low-Pegel des Ausgangs­ signals U_A umgesetzt wird.

Da der High-Pegel des Ausgangssignals U_A durch das zweite Versorgungspo­ tential U_H und der Low-Pegel des Ausgangssignals U_A durch das Bezugspo­ tential U_SS festgelegt sind, und da die Potentialdifferenz zwischen dem zweiten Versorgungspotential U_H und dem Bezugspotential U_SS betragsmä­ ßig größer als die Potentialdifferenz zwischen dem ersten Versorgungspo­ tential U_L und dem Bezugspotential U- ist, ist der Wertebereich des Aus­ gangssignals U_A größer als der Wertebereich des Eingangssignais U_E.

Während des Umschaltens des Eingangssignals U_E vom Low-Pegel auf High- Pegel sind sowohl der Feldeffekttransistor M₁₀ als auch der Feldeffekttransi­ stor M₃₀ leitend. Um dann einen Low-Pegel am Inverterausgang 12 zu erhal­ ten, muß der Signalzweig vom Inverterausgang 12 zum Schaltanschluß 32 hochohmiger ausgeführt sein als der Signalzweig vom Inverterausgang 12 zum Versorgungsanschluß 13. Dieses erreicht man im vorliegenden Ausfüh­ rungsbeispiel durch den zwischen den Feldeffekttransistor M₃₀ und den In­ verterausgang 12 geschalteten Feldeffekttransistor M₃₁, welcher als Serien­ widerstand der Schaltstufe 30 wirkt. Alternativ kann auch der Feldeffekt­ transistor M₃₀ hochohmiger als der Feldeffekttransistor M₁₀ ausgeführt sein.

Bei dem vorliegenden Ausführungsbeispiel ist das erste Versorgungspoten­ tial U_H größer als das zweite Versorgungspotential U_L und das zweite Versor­ gungspotential U_L größer als das Bezugspotential U_SS. Bei dem in Fig. 2 ge­ zeigten Ausführungsbeispiel ist hingegen das erste Versorgungspotential U_H kleiner als das zweite Versorgungspotential U_L und das zweite Versorgungs­ potential U_L kleiner als das Bezugspotential U_SS. Das heißt, der Low-Pegel des Eingangssignals U_E und des Ausgangssignals U_A ist größer als der High-Pegel des Eingangssignals U_E und des Ausgangssignals U_A. Dieses Ausführungsbei­ spiel unterscheidet sich vom Ausführungsbeispiel aus Fig. 1 lediglich da­ durch, daß die Feldeffekttransistoren M₁₀ und M₂₀ als PMOS-Transistoren, d. h. als Feldeffekttransistoren des p-Kanal-Typs ausgeführt sind, daß die Feld­ effekttransistoren M₁₁, M₂₁, M₃₀ und M₃₁ als NMOS-Transistoren, d. h. als Fel­ deffekttransistoren des n-Kanal-Typs ausgeführt sind, und daß die Diode D gegenüber dem Ausführungsbeispiel aus Fig. 1 umgekehrt beschaltet ist, d. h. ihre Anode ist statt mit dem Drain-Anschluß des Feldeffekttransistors M₁₁ mit dem Inverterausgang 12 und ihre Kathode ist statt mit dem Inver­ terausgang 12 mit dem Drain-Anschluß des Feldeffekttransistors M₁₁ ver­ bunden. Die Diode D verhindert dabei einen Stromfluß vom Versorgungsan­ schluß 14 zum Inverterausgang 12 und durch die Schaltstufe 30, den die Po­ tentialdifferenz zwischen den Versorgungspotentialen U_L und U_H bei leiten­ der Schaltstufe 30 bewirken würde.

Claims (9)

1. Schaltungsanordnung zur Pegelumsetzung eines Eingangssignals (U_E) in ein Ausgangssignal (U_A), die eine erste Inverterstufe (10) mit einem Inver­ tereingang (11), an dem das Eingangssignal (U_E) anliegt, mit einem Inver­ terausgang (12), mit einem ersten Versorgungsanschluß (13), an dem ein Be­ zugspotential (U- anliegt, und mit einem zweiten Versorgungsanschluß (14), an dem ein erstes Versorgungspotential (U_L) anliegt, aufweist, dadurch ge­ kennzeichnet, daß die Schaltungsanordnung eine zweite Inverterstufe (20) mit einem mit dem Inverterausgang (12) der ersten Inverterstufe (10) ver­ bundenen Invertereingang (21), mit einem Inverterausgang (22), an dem das Ausgangssignal (U_A) ansteht, mit einem ersten Versorgungsanschluß (23), an dem das Bezugspotential (U_SS) anliegt, und mit einem zweiten Versorgungs­ anschluß (24), an dem ein zweites Versorgungspotential (U_H) anliegt, auf­ weist, wobei die Potentialdifferenz zwischen dem zweiten Versorgungspo­ tential (U_H) und dem Bezugspotential (U_SS) betragsmäßig größer als die Po­ tentialdifferenz zwischen dem ersten Versorgungspotential (U_L) und dem Bezugspotential (U_SS) ist, und daß die Schaltungsanordnung eine durch das Ausgangssignal (U_A) schaltbare Schaltstufe (30) mit einem mit dem Inver­ terausgang (22) der zweiten Inverterstufe (20) verbundenen Steuereingang (31), mit einem mit dem zweiten Versorgungsanschluß (24) der zweiten In­ verterstufe (20) verbundenen ersten Schaltanschluß (32) und mit einem mit dem Invertereingang (21) der zweiten Inverterstufe (20) verbundenen zwei­ ten Schaltanschluß (33) aufweist, wobei die Schaltstufe (30) dann eingeschal­ tet ist, wenn das Ausgangssignal (U_A) betragsmäßig kleiner als eine zwischen einem dem zweiten Versorgungspotential (U_H) entsprechenden High-Pegel und einem dem Bezugspotential (U_SS) entsprechenden Low-Pegel des Aus­ gangssignals (U_A) liegende Schaltschwelle ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Inverterstufen (10, 20) jeweils einen ersten Feldeffekttransistor (M₁₀, M₂₀ eines ersten Kanal-Typs und jeweils einen zweiten Feldeffekttransistor (M₁₁, M₂₁) eines zweiten Kanal-Typs aufweisen, wobei die Invertereingänge (11, 21) mit dem Gate-Anschluß des jeweiligen ersten Feldeffekttransistors (M₁₀, M₂₀ und dem Gate-Anschluß des jeweiligen zweiten Feldeffekttransistors (M₁₁, M₂₁) verbunden sind, die Inverterausgänge (12, 22) mit dem Drain-Anschluß des jeweiligen ersten Feldeffekttransistors (M₁₀, M₂₀) und dem Drain-Anschluß des jeweiligen zweiten Feldeffekttransistors (M₁₁, M₂₁) verbunden sind, die ersten Versorgungsanschlüsse (13, 23) mit dem Source-Anschluß des jeweiligen ersten Feldeffekttransistors (M₁₀, M₂₀ verbunden sind und die zweiten Versorgungsanschlüsse (14, 24) mit dem Source-Anschluß des jewei­ ligen zweiten Feldeffekttransistors (M₁₁, M₂₁) verbunden sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltstufe (30) einen als Feldeffekttransistor des zweiten Kanal-Typs ausge­ führten Schalttransistor (M₃₀ aufweist, dessen Gate-Anschluß mit dem Steu­ ereingang (31) verbunden ist, dessen Source-Anschluß mit dem ersten Schaltanschluß (32) verbunden ist und dessen Drain-Anschluß mit dem zwei­ ten Schaltanschluß (33) verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Schaltstufe (30) einen weiteren Feldeffekttransistor (M₃₁) des zweiten Kanal- Typs aufweist, dessen Source-Anschluß mit dem Drain-Anschluß des Schalt­ transistors (M₃₀) verbunden ist, dessen Drain-Anschluß mit dem zweiten Schaltanschluß (33) verbunden ist und dessen Gate-Anschluß mit dem Inver­ tereingang (11) der ersten Inverterstufe (10) verbunden ist.

5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch ge­ kennzeichnet, daß die Feldeffekttransistoren (M₁₀, M₂₀ des ersten Kanal-Typs als Feldeffekttransistoren des n-Kanal-Typs und die Feldeffekttransistoren (M₁₁, M₂₁, M₃₀, M₃₁) des zweiten Kanal-Typs als Feldeffekttransistoren des p- Kanal-Typs ausgeführt sind.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Inverterstufe (10) eine Diode (D) aufweist, deren Anode mit dem Drain-Anschluß des zweiten Feldeffekttransistors (M₁₁) der ersten Inverterstufe (10) verbunden ist und deren Kathode mit dem Inverterausgang (12) der ersten Inverterstufe (10) verbunden ist.

7. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch ge­ kennzeichnet, daß die Feldeffekttransistoren (M₁₀, M₂₀ des ersten Kanal-Typs als Feldeffekttransistoren des p-Kanal-Typs und die Feldeffekttransistoren (M₁₁, M₂₁, M₃₀, M₃₁) des zweiten Kanal-Typs als Feldeffekttransistoren des n- Kanal-Typs ausgeführt sind.

8. Schaltungsanordnung nach Anspruch 7 dadurch gekennzeichnet, daß die erste Inverterstufe (10) eine Diode (D) aufweist, deren Kathode mit dem Drain-Anschluß des zweiten Feldeffekttransistors (M₁₁) der ersten Inverter­ stufe (10) verbunden ist und deren Anode mit dem Inverterausgang (12) der ersten Inverterstufe (10) verbunden ist.

9. Schaltungsanordnung nach einem der Ansprüche 2 bis 8, dadurch gekenn­ zeichnet, daß die Feldeffekttransistoren (M₁₀ . . . M₃₁) als MOS-Transistoren ausgebildet sind.