KR100262750B1 - 반도체 메모리 소자의 전압 발생 장치 - Google Patents

반도체 메모리 소자의 전압 발생 장치 Download PDF

Info

Publication number
KR100262750B1
KR100262750B1 KR1019960047396A KR19960047396A KR100262750B1 KR 100262750 B1 KR100262750 B1 KR 100262750B1 KR 1019960047396 A KR1019960047396 A KR 1019960047396A KR 19960047396 A KR19960047396 A KR 19960047396A KR 100262750 B1 KR100262750 B1 KR 100262750B1
Authority
KR
South Korea
Prior art keywords
clock signal
generating
voltage
inverter
signal
Prior art date
Application number
KR1019960047396A
Other languages
English (en)
Other versions
KR19980028350A (ko
Inventor
조규석
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960047396A priority Critical patent/KR100262750B1/ko
Priority to US08/954,037 priority patent/US6072357A/en
Publication of KR19980028350A publication Critical patent/KR19980028350A/ko
Application granted granted Critical
Publication of KR100262750B1 publication Critical patent/KR100262750B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

본 발명은 반도체 메모리 소자의 전압 발생 장치에 관한 것으로, 특히 오실레이터로부터 일정주기를 갖고 발생되는 내부 클럭신호가 아닌 스위치수단을 거쳐 선택적으로 전달되는 외부입력 클럭신호에 의해 전하 펌핑수단의 인에이블여부를 제어할 수 있도록 구현하므로써, 컬럼 동작속도에 고전압 펌핑능력을 자동적으로 대응할 수 있게되어 고속동작을 가능케 할 뿐만 아니라, 오실레이터 제거에 따른 설계 면적 부담 및 전력소모를 크게 감소시킨 반도체 메모리 소자의 전압 발생 장치에 관한 것이다.

Description

반도체 메모리 소자의 전압 발생 장치
본 발명은 반도체 메모리 소자의 전압 발생 장치에 관한 것으로, 특히 벌크 바이어스 전압(Vbb : 이는 기판(Substrate)전압이라고도 통칭되나 본 명세서 상에서는 벌크 바이어스 전압이라고 기술함.)과 고전압(Vpp) 발생회로에서 주파수 변화에 따라 펌핑능력이 변화하여 안정적인 동작을 수행할 수 있도록 하기 위한 반도체 메모리 소자의 전압 발생 장치에 관한 것이다.
일반적으로 고전압(Vpp)은 메모리 셀상의 트랜지스터 게이트 전압과 셀 어레이 블럭의 분리(Isolation) 그리고 데이타 출력 버퍼에서 엔모스 풀-업 트랜지스터 게이트 전압으로 사용되며 벌크 바이어스 전압(Vbb)은 엔모스 벌크 전극으로 사용된다.
제1도는 종래기술에 따른 고전압·벌크 바이어스 전압 발생장치의 블럭 구성도를 도시한 것으로, 칩에 전원이 인가되면 전하 펌핑부로 일정주기의 클럭신호를 출력시키는 링오실레이터와, 상기 링오실레이터의 클럭신호를 입력으로 하여 벌크 바이어스 전압(Vbb) 또는 고전압(Vpp)을 발생시키는 전하 펌핑부와, 상기 전하 펌핑부의 출력전압을 감지하여 링오실레이터의 동작 여부를 결정하는 레벨 감지기로 구성된다.
이하, 상기 구성에 따른 동작을 살펴보면 먼저 처음으로 칩에 전원이 인가되면 링오실레이터와 전하 펌핑부가 동작하여 고전압(Vpp) 또는 벌크 바이어스 전압을 원하는 레벨로 만든다. 이어서 레벨 감지기가 동작하여 원하는 레벨까지 펌핑이 되어 어떠한 레벨에 이르게 된다. 상기 상태에서 고전압(Vpp)이 레벨 감지기의 레벨 이상으로 올라가거나 상기 레벨 이하로 떨어지면 레벨 감지기가 동작하여 링오실레이트의 동작을 중단 또는 가동시켜 고전압을 일정하게 유지시킨다. 또한 상기 상태에서 벌크 바이어스 전압이 레벨 감지기의 레벨 이상으로 올라가거나 상기 레벨 이하로 떨어지면 레벨 감지기가 동작하여 링오실레이터의 동작을 중단 또는 가동시켜 벌크 바이어스 전압을 일정하게 유지시킨다.
그런데, 종래의 전압 발생 장치에 있어서는 전하 펌핑부를 동작시키는 신호로 일정주기의 내부 오실레이터 클럭신호를 사용하기 때문에 컬럼 동작의 속도에 자동적으로 펌핑능력이 대응하지 못하여 고속동작을 제한하게 되는 문제점이 발생한다.
또한, 오실레이터 회로 내장에 따른 설계면적 부담 및 소모전력이 크게 제한되는 문제점이 발생한다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 전하 펌프를 위해 별도의 오실레이터를 넣었던 것을 외부로부터 인가되는 클럭을 사용하도록 구조를 바꾸어 펌프의 동작 능력이 외부 클럭 주파수에 의해 결정되게 하므로써, 컬럼 동작의 속도에 자동적으로 펌핑 능력이 대응될 수 있는 반도체 메모리 소자의 전압 발생 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 소자의 전압 발생장치는 외부로부터 입력된 클럭신호에 대응하여 주파수 분배 또는 주파수 체배에 따라 완충된 클럭신호를 발생시키는 클럭신호 발생수단과, 동작전원 전위보다 일정 전위수준 높은 고전압의 발생을 위해 상기 외부로부터 입력된 클럭신호 또는 상기 완충된 클럭신호에 따라 제어하에 전하펌핑을 수행하는 전하 펌핑수단과, 상기 전하 펌핑수단의 출력전압을 감지하여 특정 기준전위보다 높거나 낮은 경우에 대해 각각 다른 전위레벨의 출력신호를 발생시키는 레벨 감지수단과, 외부입력 클럭신호에 대응하여 주파수 분배 및 주파수 체배에 따라 완충된 클럭신호를 발생시키는 클럭신호 발생수단과, 상기 레벨 감지수단의 출력신호에 대응하여 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 상기 전하 펌핑수단에 선택적으로 전달되는 스위치수단을 포함하는 것을 특징으로 한다.
제1도는 종래기술에 따른 고전압·벌크 바이어스 전압 발생장치의 블럭 구성도.
제2도는 본 발명에 따른 고전압·벌크 바이어스 전압 발생장치의 블럭 구성도.
제3도는 본 발명의 실시예에 따른 고전압 발생장치의 회로 구성도.
제4도는 본 발명의 실시예에 따른 벌크 바이어스 전압 발생장치의 회로 구성도.
제5도는 본 발명에서 사용되는 외부 클럭 주파수 분배기의 회로 구성도.
제6도는 제5도에 도시된 주파수 분배기의 동작 타이밍도.
제7도는 본 발명에서 사용되는 외부 클럭 주파수 체배기의 회로 구성도.
제8도는 제7도에 도시된 주파수 체배기의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10,40 : 전하 펌핑수단 20,50 : 스위치수단
30,60 : 레벨 감지수단 NC1~NC5 : 엔모스 캐패시터
PC1~PC4 : 피모스 캐패시터 E-Clock : 외부 클럭신호
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명에 따른 고전압·벌크 바이어스 전압 발생장치의 블럭 구성도를 도시한 것으로, 외부에서 인가되는 동작전원 전위보다 일정 전위수준 높은 고전압의 발생을 위해 입력되는 클럭신호의 제어하에 전하펌핑을 수행하는 전하 펌핑수단과, 상기 전하 펌핑수단의 출력전압을 감지하여 특정 기준전위보다 높거나 낮은 경우에 대해 각각 다른 전위레벨의 출력신호를 발생시키는 레벨 감지수단과, 상기 레벨 감지수단의 출력신호에 대응하여 외부입력 클럭신호(E-Clock)를 상기 전하 펌핑수단에 선택적으로 전달하여 전하펌핑을 제어하는 스위치수단을 구비하여 구성된다.
이때, 상기 외부입력 클럭신호(E-Clock)를 상기 전하 펌핑수단에 전달함에 있어서, 주파수 분배 및 주파수 체배동작을 수행하여 요구되는 펌핑동작 속도에 적합하도록 완충된 클럭신호로 전환하여 발생시키는 클럭신호 발생수단을 외부 클럭 신호 인가단과 전하 펌핑수단의 사이에 구비하여 구성할 수도 있겠다.
이하, 상기 구성에 따른 동작관계를 살펴보기로 한다.
먼저, 고전압(Vpp)을 발생시키는 경우를 살펴보면, 초기에 칩으로 전원이 인가되면 전하 펌핑수단이 동작하여 고전압을 원하는 레벨로 만들고 이어 레벨 감지 수단이 동작하여 원하는 전위레벨까지 펌핑되도록 제어하게 된다. 계속해서 상기한 과정을 거쳐 펌핑된 고전압(Vpp)이 일정 기준전위 이상으로 올라가게 되면 상기 레벨 감지수단이 이를 감지하여 후단의 스위치수단을 제어하여 외부 클럭신호(E-Clock)가 전하 펌핑수단으로 전달되는 것을 차단하게 된다. 이에따라, 상기 전하펌핑수단은 더이상 전하펌핑 동작을 수행하지 않게 한다.
계속해서 메모리 소자 동작중 상기 고전압이 일정 기준전위 이하로 떨어지게 되면 상기 레벨 감지수단이 이를 감지하여 후단에 접속된 상기 스위치수단을 상기 외부 클럭신호(E-Clock)가 전하 펌핑수단으로 전달될 수 있도록 스위칭시키게 되며, 이로인해 후단의 전하 펌핑수단은 상기 외부 클럭신호를 제어 클럭신호로 전달받아 고전압 펌핑동작을 수행하게 된다.
이하에서는 전술한 고전압(Vpp) 및 벌크 바이어스 전압(Vbb)을 발생시키는 구체적인 회로도를 통해 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 실시예에 따른 고전압 발생장치의 회로 구성도를 도시한 것으로, 외부 클럭신호(E-Clock) 및 Vpp 레벨 감지수단(30) 출력신호를 입력으로 하여 Vpp 전하 펌핑수단(10) 출력단 전위가 Vpp 기준전위 감지수단에서의 일정 기준 전위보다 높은 경우에는 상기 Vpp 전하 펌핑수단(10)으로 외부 클럭신호(E-Clock)가 전달되는 것을 차단하여 상기 Vpp 전하 펌핑수단(10)의 전하펌핑을 저지하고 상기 Vpp 전하 펌핑수단(10)의 출력단 전위가 상기 Vpp 레벨 감지수단(30)의 레벨보다 작은 경우에는 외부 클럭신호(E-Clock)를 상기 Vpp 전하 펌핑수단(10)으로 전달하여 전하 펌핑동작이 이루어지도록 하기위한 스위치수단(20)과, 상기 스위칭수단(20)으로부터 순차적으로 출력되는 4개의 출력신호를 입력으로 하여 전하 펌핑을 거쳐 고전압을 발생시키는 Vpp 전하 펌핑수단(10)과, 상기 Vpp 전하 펌핑수단(10)의 출력단과 상기 스위치수단(20)의 일측 입력단 사이에 접속되어 상기 Vpp 전하 펌핑수단(10)의 출력단 전위가 일정 기준전위 레벨보다 높은 경우에는 상기 스위치수단(20)을 디스에이블시켜-즉, 스위칭되지 않도록 제어하여 외부 클럭신호(E-Clock)가 상기 Vpp 전하 펌핑수단(10)에 전달되는 것을 차단하게 되고, 상기 Vpp 전하 펌핑 수단(10)의 출력단 전위가 상기 일정 기준전위 레벨보다 낮은 경우에는 상기 스위치 수단(20)을 인에이블시켜-즉, 스위칭되도록 제어하여 외부 클럭신호(E-Clock)가 상기 Vpp 전하 펌핑수단(10)으로 입력되도록 하므로써 Vpp 전하 펌핑수단(10)이 전하 펌핑 동작을 수행할 수 있도록 제어하는 Vpp 레벨 감지수단(30)을 구비하여 구성된다.
동 도면의 경우, 상기 스위치수단(20)은 외부 클럭신호(E-Clock)와 Vpp 레벨 감지수단(30)의 출력신호를 조합하여 제1인버터 입력단으로 출력하는 제1노아 게이트와, 상기 제1노아 게이트 출력단과 제2인버터 입력단 사이에 접속된 제1인버터와, 상기 제1인버터 출력단과 제3인버터 입력단 사이에 접속된 제2인버터와, 상기 제2인버터 출력단과 제4인버터 입력단 사이에 접속된 제3인버터와, 상기 제3인버터 출력단과 제2낸드 게이트 일측 입력단 및 제3노아 게이트 일측 입력단 사이에 접속된 제4인버터와, 제2인버터 출력신호와 제3인버터 출력신호를 조합하여 제5인버터 입력단으로 출력하는 제2노아 게이트와, 상기 제2노아 게이트 출력신호를 반전시켜 Vpp 전하 펌핑수단(10)내 제3엔모스 캐패시터로 출력하는 제5인버터와, 제2인버터 출력신호와 제3인버터 출력신호를 조합하여 Vpp 전하 펌핑수단(10)내 제1엔모스 캐패시터로 출력하는 제1낸드 게이트와, 제1인버터 출력신호와 제4인버터 출력신호를 조합하여 제6인버터 입력단으로 출력하는 제2낸드 게이트와, 상기 제2낸드 게이트 출력신호를 반전시켜 Vpp 전하 펌핑수단(10) 제2엔모스 캐피시터로 출력하는 제6인버터와, 제1인버터 출력신호와 제4인버터 출력신호를 조합하여 Vpp 전하 펌핑수단(10)내 제4엔모스 캐패시터로 출력하는 제3노아 게이트로 구성된다.
상기 Vpp 전하 펌핑수단(10)은 게이트단이 제4노드에 접속되고 Vpp 출력단과 제3노드 사이에 접속된 제1엔모스형 트랜지스터와, 게이트가 제3노드에 접속되고 Vpp 출력단과 제4노드 사이에 접속된 제2피모스형 트랜지스터와, 상기 제3노드와 상기 스위치수단(20)내 제1낸드 게이트 출력단 사이에 접속된 제1엔모스 캐패시터와, 상기 제4노드와 스위치수단(20)내 제5인버터 출력단 사이에 접속된 제3엔모스 캐패시터와, 게이트단이 제1노드에 접속되고 상기 제3노드와 전원전압 사이에 접속된 제3엔모스형 트랜지스터와, 게이트가 제2노드에 접속되고 상기 제4노드와 전원전압 인가단 사이에 접속된 제4엔모스형 트랜지스터와, 상기 제1노드와 스위치수단(20)내 제6인버터 출력단 사이에 접속된 제2엔모스 캐패시터와, 상기 제2노드와 상기 스위치수단(20)내 제3노아 게이트의 출력단 사이에 접속된 제4엔모스 캐패시터와, 게이트단이 상기 제2노드에 접속되고 상기 제1노드와 전원전압 인가단 사이에 접속된 제1엔모스형 트랜지스터와, 게이트가 상기 제1노드에 접속되고 상기 제2노드와 전원전압 인가단 사이에 접속된 제2엔모스형 트랜지스터로 구성된다.
상기 Vpp 레벨 감지수단(30)은 Vpp 인가단과 제5노드 사이에 직렬접속되고 각각의 게이트단이 전원전압 인가단에 접속된 제3, 제4, 제5, 제6, 제7, 제8피모스형 트랜지스터와, 게이트단이 Vpp 출력단에 접속되고 상기 Vpp 전압 출력단과 제6노드 사이에 직렬접속된 제5, 제6엔모스형 트랜지스터와, 게이트가 상기 제6노드에 접속되고 상기 제6노드와 제5노드 사이에 접속된 제7, 제8엔모스형 트랜지스터와, 게이트가 상기 제5노드에 접속되고 상기 제5노드와 접지전압 사이에 직렬접속된 제9, 제10엔모스형 트랜지스터와, 게이트가 상기 제5노드에 접속되고 전원전압과 접지전압 사이에 직렬접속된 제11, 제12엔모스형 트랜지스터와, 게이트가 전원전압단에 접속되고 전원전압단과 제6노드 사이에 직렬접속된 제9, 제10피모스형 트랜지스터와, 게이트가 상기 전원전압단에 접속되고 상기 제6노드와 접지전압단 사이에 직렬접속된 제13, 제14엔모스형 트랜지스터와, 상기 제6노드와 스위치수단(20) 제1노아 게이트 일측 입력단 사이에 직렬접속된 제7, 제8인버터로 구성된다.
이하, 상기 구성에 따른 동작을 살펴보면 외부에서 입력되는 클럭신호(E-Clock)가 스위치와 지연을 거쳐서 4개의 서로 다른 클럭신호로 바뀌게 되는데 이 신호들은 펌핑 동작이 이루어질 수 있도록 위상과 펄스폭이 조정된 것이다. 상기 4개의 신호를 받아서 크로스 커플된 두 개의 펌프가 반대의 위상으로 Vpp를 펌핑하게 된다. Vpp 노드의 전압이 펌핑에 의하여 상승하다가 Vpp 레벨 감지수단(30)에 의해 전압이 감지되어 입력되는 클럭신호를 연결하거나 차단하는 스위치를 On-Off하게 된다.
제4도는 본 발명의 실시예에 따른 벌크 바이어스 전압 발생장치의 회로 구성도를 도시한 것으로, 외부 클럭신호(E-Clock) 및 Vbb 레벨 감지수단(60) 출력신호를 입력으로 하여 Vbb 전하 펌핑수단(40) 출력단 전위가 Vbb 기준전위 감지수단에의해 설정된 일정 기준전위보다 높은 경우에는 상기 Vbb 전하 펌핑수단(40)으로 외부 클럭신호(E-Clock)를 전달하여 전하 펌핑동작이 이루어지도록 제어하는 한편, 상기 Vbb 전하 펌핑수단(40)의 출력단 전위가 상기 Vbb 레벨 감지수단(60)에 의해 미리 설정된 일정 기준전위 레벨보다 낮은 경우에는 외부 클럭신호(E-Clock)가 상기 Vbb 전하 펌핑수단(40)으로 전달되는 것을 차단하므로써 전하 펌핑동작이 이루어지지 않도록 제어하는 스위치수단(50)과, 상기 스위치수단(50)으로부터 출력되는 4개의 출력 신호를 입력으로 하여 전하 펌핑을 통해 소정의 네거티브(-) 전위를 갖는 벌크 바이어스 전압(Vbb)을 발생시키는 Vbb 전하 펌핑수단(40)과, 상기 Vbb 전하 펌핑수단(40)의 출력단과 상기 스위치수단(50)의 일측 입력단 사이에 접속되어 상기 Vbb 전하 펌핑수단(40)의 출력단 전위가 미리 설정된 기준 전위레벨보다 높은 경우에는 상기 스위치수단(50)를 스위칭시켜 외부 클럭신호(E-Clock)가 상기 Vbb 전하 펌핑수단(40)으로 전달되도록 제어하는 한편, 상기 Vbb 전하 펌핑수단(40)의 출력단 전위가 상기 일정 기준전위 레벨보다 낮은 경우에는 상기 스위치수단(50)을 차단시키므로써 외부 클럭신호(E-Clock)가 상기 Vbb 전하 펌핑수단(40)으로 전달되는 것을 차단하는 Vbb 레벨 감지수단(60)을 구비하여 구성된다.
동 도면에 도시된 스위치수단(50)은 외부 클럭신호(E-Clock)와 상기 Vbb 레벨 감지수단(60)의 출력신호를 조합하여 제9인버터 입력단으로 출력하는 제3낸드 게이트와, 상기 제3낸드 게이트 출력단과 제6, 제7낸드 게이트 일측 입력단 사이에 접속된 제9인버터와, 상기 제9인버터 출력단과 제11인버터 입력단 및 제4, 제5낸드 게이트 일측 입력단 사이에 접속된 제10인버터와, 상기 제10인버터 출력단과 제12인버터 입력단 및 상기 제4, 제5낸드 게이트 타측 입력단 사이에 접속된 제11인버터와, 상기 제11인버터 출력단과 상기 제6, 제7낸드 게이트 타측 입력단 사이에 접속된 제12인버터와, 두 입력단이 상기 제10인버터 출력단과 상기 제11인버터 출력단에 접속되고 출력단이 제13인버터 입력단에 접속된 제4낸드 게이트와, 상기 제4낸드 게이트 출력단과 Vbb 전하 펌핑수단(40) 제1피모스 캐패시터 사이에 접속된 제13인버터와, 두 입력단이 제10인버터 출력단과 제11인버터 출력단에 접속되고 출력단이 상기 Vbb 전하 펌핑수단(40)내 제3피모스 캐패시터 사이에 접속된 제5낸드 게이트와, 두 입력단이 제9인버터 출력단과 제12인버터 출력단에 접속되고 출력단이 제14인버터 입력단에 접속된 제6낸드 게이트와, 상기 제6낸드 게이트 출력단과 상기 Vbb 전하 펌핑수단(40)내 제4피모스 캐패시터 사이에 접속된 제14인버터와, 두 입력단이 상기 제9인버터 출력단과 상기 제12인버터 출력단에 접속되고 출력단이 상기 Vbb 전하 펌핑수단(40)내 제2피모스 캐패시터 사이에 접속된 제7낸드 게이트를 구비하여 구성된다.
한편, 상기 Vbb 전하 펌핑수단(40)은 게이트가 제12노드에 접속되고 Vbb 출력단과 제11노드 사이에 접속된 제21엔모스형 트랜지스터와, 게이트가 제11노드에 접속되고 상기 Vbb 출력단과 제12노드 사이에 접속된 제22엔모스형 트랜지스터와, 상기 제11노드와 상기 제2스위치수단(50)내 제13인버터 사이에 접속된 제1피모스 캐패시터와, 상기 제12노드와 상기 스위치수단(50)내 제5낸드 게이트 사이에 접속된 제3피모스 캐패시터와, 게이트가 제2피모스 캐패시터에 접속되고 상기 제11노드와 접지전압단 사이에 접속된 제21피모스형 트랜지스터와, 상기 제21피모스형 트랜지스터 게이트단과 상기 스위치수단(50)내 제7낸드 게이트 출력단 사이에 접속된 제2피모스 캐패시터와, 게이트가 제4피모스 캐패시터에 접속되고 상기 제12노드와 접지단 사이에 접속된 제22피모스형 트랜지스터와, 상기 제22피모스형 트랜지스터와 상기 스위치수단(50)내 제14인버터 출력단 사이에 접속된 제4피모스 캐패시터를 구비하여 구성된다.
또한, 상기 Vbb 레벨 감지수단(60)은 게이트단이 접지단에 접속되고 전원전압 인가단과 제21노드 사이에 접속된 제23피모스형 트랜지스터와, 상기 제21노드와 접지단 사이에 접속된 제5엔모스 캐패시터와, 게이트단이 제22노드에 접속되고 전원전압 인가단과 상기 제21노드 사이에 접속된 제24피모스형 트랜지스터와, 게이트단이 상기 제21노드에 접속되고 전원전압 인가단과 상기 제22노드 사이에 접속된 제25피모스형 트랜지스터와, 게이트단이 상기 제21노드에 접속되고 상기 제22노드와 접지단 사이에 접속된 제23엔모스형 트랜지스터와, 게이트단이 상기 제23노드에 접속되고 전원전압 인가단과 상기 제21노드 사이에 접속된 제24엔모스형 트랜지스터와, 게이트단이 상기 제22노드에 접속되고 상기 제21노드와 접지전압 인가단 사이에 접속된 제25엔모스형 트랜지스터와, 상기 제22노드와 제23노드 사이에 접속된 제15인버터와, 게이트단이 전원전압 인가단에 접속되고 제26피모스형 트랜지스터 게이트단과 접지단 사이에 접속된 제26엔모스형 트랜지스터와, 게이트가 상기 제26엔모스형 트랜지스터 드레인단에 접속되고 전원전압 인가단과 제23노드 사이에 접속된 제26피모스형 트랜지스터와, 게이트가 상기 Vbb 전하 펌핑수단(40)의 출력단에 접속되고 상기 제23노드와 제28피모스형 트랜지스터의 소오스 단자 사이에 접속된 제27피모스형 트랜지스터와, 게이트가 상기 Vbb 전하 펌핑수단(40)의 출력단에 접속되고 상기 제27피모스형 트랜지스터 드레인단과 접지단 사이에 접속된 제28피모스형 트랜지스터와, 게이트가 상기 제23노드에 접속되고 전원전압 인가단과 제23노드 사이에 접속된 제29피모스형 트랜지스터와, 게이트단이 상기 제23노드에 접속되고 전원전압 인가단과 제24노드 사이에 접속된 제30피모스형 트랜지스터와, 게이트가 상기 제23노드에 접속되고 상기 제24노드와 접지단 사이에 접속된 제27엔모스형 트랜지스터와, 상기 제23노드와 제28엔모스형 트랜지스터 게이트단 사이에 접속된 제16인버터와, 게이트가 상기 제16인버터 출력단에 접속되고 상기 제24노드와 접지단 사이에 접속된 제28엔모스형 트랜지스터와, 상기 제24노드와 제8낸드 게이트 일측 입력단 사이에 접속된 제17인버터와, 두 입력단이 상기 제23노드와 상기 제17인버터 출력단 사이에 접속되고 출력단이 제18인버터 입력단 사이에 접속된 제8낸드 게이트와, 상기 제8낸드 게이트 출력단과 상기 스위치수단(5)내 제3낸드 게이트의 타측 입력단 사이에 접속된 제18인버터로 구성된다.
이하, 상기 구성으로 이루어진 Vbb 발생 회로도에 대한 동작관계를 설명하기로 한다.
외부에서 입력되는 클럭신호는 스위치와 지연을 거쳐서 4개의 서로 다른 클럭신호로 바뀌게 되는데 이 신호들은 펌핑동작이 이루어질 수 있도록 위상과 펄스폭이 조정된 신호로, 이 4개의 신호를 받아서 크로스 커플된 두 개의 펌프가 반대의 위상으로 벌크 바이어스 전압(Vbb)의 전위를 펌핑하게 된다. 상기 동작에 의해, Vbb 출력단 전위가 펌핑동작에 의하여 하강하다가 Vbb 레벨 감지수단에 의해서 전압이 감지되어 외부로부터 입력되는 클럭신호를 전달하거나 차단하는 스위치를 On-Off 제어하게 된다.
상기 제3도 및 제4도에 도시된 구성을 갖고 전하펌핑을 수행하는 본 발명에 따른 고전압·벌크 바이어스 전압 발생장치는 상기 외부입력 클럭신호(E-Clock)를 상기 전하 펌핑수단에 전달함에 있어서, 주파수 분배 및 주파수 체배동작을 수행하여 요구되는 펌핑동작 속도에 적합하도록 완충된 클럭신호로 전환하여 발생시키는 클럭신호 발생수단을 외부 클럭신호 인가단과 전하 펌핑수단의 사이에 구비하여 구성할 수도 있다.
이하, 도면을 참조하며 자세히 살펴보기로 한다.
제5도는 본 발명에서 사용되는 외부 클럭 주파수 분배기의 회로 구성도를 도시한 것으로, 게이트가 외부 클럭신호(E-Clock) 입력단에 접속되고 제41인버터 입력단과 제45인버터 출력단 사이에 접속된 제41엔모스형 트랜지스터와, 상기 제41엔모스형 트랜지스터 드레인 단자와 제41피모스형 트랜지스터 드레인 단자 사이에 접속된 제41인버터와, 입력단이 제41인버터 출력단에 접속되고 출력단이 제41인버터 입력단 사이에 접속된 제42인버터와, 게이트가 외부 클럭신호(E-Clock) 입력단에 접속되고 드레인 단자가 상기 제41인버터 출력단에 접속되고 소오스 단자가 제43인버터 입력단에 접속된 제41피모스형 트랜지스터와, 상기 제41피모스형 트랜지스터 소오스 단자와 주파수 분배기 출력단 사이에 접속된 제43인버터와, 입력단이 상기 제43인버터 출력단에 접속되고 출력단이 상기 제43인버터 입력단에 접속된 제44인버터와, 입력단이 주파수 분배기 출력단에 접속되고 출력단이 상기 제41엔모스형 트랜지스터 소스 단자에 접속된 제45인버터로 구성된다.
제6도는 제5도에 도시된 주파수 분배기의 동작 타이밍도를 도시한 것으로, (a)와 같은 주파수를 갖고 입력되는 클럭신호를 일차적으로 주파수 분배하여 (b)에 도시된 바와 같이 1/2배만큼 주파수 분배된 클럭신호를 발생시키게 되며, 이는 반복되는 주파수 분배동작에 의해 (c)에 도시된 바와 같이 원 입력신호의 1/4배만큼 주파수 분배된 클럭신호를 발생시키는 것을 나타낸다.
제7도는 본 발명에서 사용되는 외부 클럭 주파수 체배기의 회로 구성도를 도시한 것으로, 주파수 체배기 입력단과 제51낸드 게이트 일측 입력단 사이에 직렬접속된 제51, 제52, 제53인버터와, 두 입력단이 주파수 체배기 입력단과 제53인버터 출력단에 각각 접속되고 출력단이 제53낸드 게이트 일측 입력단에 접속된 제51낸드 게이트와, 주파수 체배기 입력단과 제52낸드 게이트 일측 입력단 사이에 접속된 제54인버터와, 상기 제54인버터 출력단과 상기 제52낸드 게이트 타측 입력단 사이에 직렬접속된 제55, 제56, 제57인버터와, 두 입력단이 상기 제54인버터 출력단과 제57인버터 출력단 사이에 접속되고 출력단이 상기 제53낸드 게이트 타측 입력단에 접속된 제52낸드 게이트와, 두 입력단이 상기 제51낸드 게이트 출력단과 상기 제52낸드 게이트 출력단에 접속되고 출력단이 주파수 체배기 출력단에 접속된 제53낸드 게이트로 구성된다.
제8도는 제7도에 도시된 주파수 체배기의 동작 타이밍도를 도시한 것으로, (d)에 도시된 바와 같은 주파수를 갖고 입력되는 외부입력 클럭신호에 대해 (e)에 도시된 바와같이 2배만큼 주파수체배된 클럭신호를 발생시키는 것을 나타낸다.
상기한 바와 같이 주파수 분배 및 주파수 체배에 의해 외부입력 클럭신호(E-Clock)의 주기가 조절된 클럭신호를 발생시켜 전하 펌핑수단으로 전달하는 클럭발생수단을 추가로 구비하므로써, 외부입력 클럭신호의 인가속도가 속도가 너무 빠르거나 너무 느린 경우에도 고전압 및 벌트 바이어스전압의 펌핑이 제대로 수행될 수 있도록 제어할 수 있게 되는 것이다.
이때, 상기 클럭 발생수단내 주파수 분배기 및 주파수 체배기를 하나 혹은 여러개 구비하여 사용할 경우, 하나의 입력 클럭으로부터 주기가 차등적으로 조리된 여러개의 클럭신호를 발생시킬 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 전압 발생 장치를 반도체 메모리 소자에 구현하게 되면 칩의 면적이 줄어들고 전력소모가 감소되며 최적의 속도로 전압이 발생되는 효과가 있다.
또한, 전하 펌핑능력을 외부입력 클럭신호의 주파수에 맞추어 조절하므로써, 컬럼 동작속도에 자동적으로 대응시킬 수 있게 되어 고속동작을 실현할 수 있는 매우 뛰어난 효과가 있다.
아울러, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (9)

  1. 외부로부터 입력된 클럭신호에 대응하여 주파수 분배 또는 주파수 체배에 따라 완충된 클럭신호를 발생시키는 클럭신호 발생수단과, 동작전원 전위보다 일정 전위수준 높은 고전압의 발생을 위해 상기 외부로부터 입력된 클럭신호 또는 상기 완충된 클럭신호에 따라 제어하에 전하펌핑을 수행하는 전하 펌핑수단과, 상기 전하 펌핑수단의 출력전압을 감지하여 특정 기준전위보다 높거나 낮은 경우에 대해 각각 다른 전위레벨의 출력신호를 발생시키는 레벨 감지수단과, 외부입력 클럭신호에 대응하여 주파수 분배 및 주파수 체배에 따라 완충된 클럭신호를 발생시키는 클럭신호 발생수단과, 상기 레벨 감지수단의 출력신호에 대응하여 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 상기 전하 펌핑수단에 선택적으로 전달하는 스위치수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  2. 제1항에 있어서, 상기 전하 펌핑수단은 상기 스위치수단으로부터 출력되는 주파수가 같고 하이 구간이 각기 다른 4개의 클럭신호를 입력으로 받아 전원전압단에서 고전압단으로 전하의 펌핑이 일어나는 일종의 다이오드 구조를 갖는 반도체 메모리 소자의 전압 발생 장치.
  3. 제1항에 있어서, 상기 스위치수단은 외부 클럭신호와 상기 Vpp 레벨 감지수단 출력신호를 조합하여 지연 회로부의 입력단으로 출력시키는 제1논리 게이트 수단과, 상기 제1논리 게이트 수단의 출력신호를 지연시키기 위한 직렬접속된 복수개의 인버터로 구성된 지연수단과, 상기 지연수단의 제2인버터 출력신호 및 제3인버터 출력신호를 조합하여 제1클럭신호를 출력하는 제2논리 게이트 수단과, 상기 지연수단의 제2인버터 출력신호 및 제3인버터 출력신호를 조합하여 제2클럭신호를 출력하는 제3논리 게이트 수단과, 상기 지연수단의 제1인버터 출력신호 및 제4인버터 출력신호를 조합하여 제3클럭신호를 출력하는 제4논리 게이트 수단과, 상기 지연수단의 제1인버터 출력신호 및 제4인버터 출력신호를 조합하여 제4클럭신호를 출력하는 제5논리 게이트 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  4. 제1항에 있어서, 상기 클럭신호 발생수단은 하나 또는 여러개의 주파수 분배장치를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  5. 제1항에 있어서, 상기 클럭신호 발생수단은 하나 또는 여러개의 주파수 체배장치를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  6. 외부로부터 입력되는 클럭신호에 대응하여 주파수 분배 또는 주파수 체배에 따라 완충된 클럭신호를 발생시키는 클럭신호 발생수단과, 동작전원 전위보다 일정 전위수준 낮은 소정의 네거티브전압을 발생시키기 위해 상기 외부로부터 입력된 클럭신호 또는 상기 완충된 클럭신호에 따라 제어하에 전하펌핑을 수행하는 전하 펌핑수단과, 상기 전하 펌핑수단의 출력전압을 감지하여 특정 기준전위보다 높거나 낮은 경우에 대해 각각 다른 전위레벨의 출력신호를 발생시키는 레벨 감지수단과, 외부입력 클럭신호에 대응하여 주파수 분배 및 주파수 체배에 따라 완충된 클럭신호를 발생시키는 클럭신호 발생수단과, 상기 레벨 감지수단의 출력신호에 대응하여 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 상기 전하 펌핑수단에 선택적으로 전달하는 스위치수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  7. 제6항에 있어서, 상기 스위치수단은 외부 클럭신호와 상기 레벨 감지수단 출력신호를 조합하여 지연 회로부의 입력단으로 출력시키는 제1논리 게이트 수단과, 상기 제1논리 게이트 수단의 출력신호를 지연시키기 위한 직렬접속된 복수개의 인버터로 구성된 지연수단과, 상기 지연수단의 제2인버터 출력신호 및 제3인버터 출력신호를 조합하여 제1클럭신호를 출력하는 제2논리 게이트 수단과, 상기 지연수단의 제2인버터 출력신호 및 제3인버터 출력신호를 조합하여 제2클럭신호를 출력하는 제3논리 게이트 수단과, 상기 지연수단의 제1인버터 출력신호 및 제4인버터 출력신호를 조합하여 제3클럭신호를 출력하는 제4논리 게이트 수단과, 상기 지연수단의 제1인버터 출력신호 및 제4인버터 출력신호를 조합하여 제4클럭신호를 출력하는 제5논리 게이트 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  8. 제6항에 있어서, 상기 클럭신호 발생수단은 하나 또는 여러개의 주파수 분배장치를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
  9. 제6항에 있어서, 상기 클럭신호 발생수단은 하나 또는 여러개의 주파수 체배장치를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생 장치.
KR1019960047396A 1996-10-22 1996-10-22 반도체 메모리 소자의 전압 발생 장치 KR100262750B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019960047396A KR100262750B1 (ko) 1996-10-22 1996-10-22 반도체 메모리 소자의 전압 발생 장치
US08/954,037 US6072357A (en) 1996-10-22 1997-10-20 Voltage generating apparatus with a variable pumping operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960047396A KR100262750B1 (ko) 1996-10-22 1996-10-22 반도체 메모리 소자의 전압 발생 장치

Publications (2)

Publication Number Publication Date
KR19980028350A KR19980028350A (ko) 1998-07-15
KR100262750B1 true KR100262750B1 (ko) 2000-09-01

Family

ID=19478378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047396A KR100262750B1 (ko) 1996-10-22 1996-10-22 반도체 메모리 소자의 전압 발생 장치

Country Status (2)

Country Link
US (1) US6072357A (ko)
KR (1) KR100262750B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7245176B2 (en) 2004-06-30 2007-07-17 Hynix Semiconductor Inc. Apparatus for generating internal voltage in test mode and its method
KR101297657B1 (ko) 2013-05-02 2013-08-21 (주) 에이블리 반도체 테스트 스위치 회로

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4416923B2 (ja) * 2000-06-23 2010-02-17 Ｎｅｃエレクトロニクス株式会社 出力回路及び入力回路並びに半導体集積回路装置
DE10030795B4 (de) * 2000-06-29 2009-08-13 Texas Instruments Deutschland Gmbh Gleichspannungswandlerschaltung
US6404270B1 (en) * 2000-11-28 2002-06-11 Cypress Semiconductor Corp. Switched well technique for biasing cross-coupled switches or drivers
US6656751B2 (en) * 2001-11-13 2003-12-02 International Business Machines Corporation Self test method and device for dynamic voltage screen functionality improvement
US6806761B1 (en) * 2003-05-01 2004-10-19 National Semiconductor Corporation Integrated charge pump circuit with low power voltage regulation
US7855592B1 (en) 2006-09-28 2010-12-21 Cypress Semiconductor Corporation Charge pump
KR20100026728A (ko) * 2008-09-01 2010-03-10 주식회사 하이닉스반도체 내부전압 생성회로
US7911261B1 (en) * 2009-04-13 2011-03-22 Netlogic Microsystems, Inc. Substrate bias circuit and method for integrated circuit device
KR101985953B1 (ko) * 2013-06-17 2019-06-05 에스케이하이닉스 주식회사 펌핑 회로
JP2020004119A (ja) * 2018-06-28 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた制御システム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55162257A (en) * 1979-06-05 1980-12-17 Fujitsu Ltd Semiconductor element having substrate bias generator circuit
US5337284A (en) * 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
US5422586A (en) * 1993-09-10 1995-06-06 Intel Corporation Apparatus for a two phase bootstrap charge pump
JP2639325B2 (ja) * 1993-11-30 1997-08-13 日本電気株式会社 定電圧発生回路
JPH08249882A (ja) * 1995-03-15 1996-09-27 Nec Corp 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7245176B2 (en) 2004-06-30 2007-07-17 Hynix Semiconductor Inc. Apparatus for generating internal voltage in test mode and its method
KR101297657B1 (ko) 2013-05-02 2013-08-21 (주) 에이블리 반도체 테스트 스위치 회로

Also Published As

Publication number Publication date
KR19980028350A (ko) 1998-07-15
US6072357A (en) 2000-06-06

Similar Documents

Publication Publication Date Title
US4893271A (en) Synthesized clock microcomputer with power saving
KR100680503B1 (ko) 반도체 메모리 장치의 내부전압 발생기
US5216588A (en) Charge pump with high output current
US5208557A (en) Multiple frequency ring oscillator
KR100374644B1 (ko) 승압 전압의 조절이 가능한 전압 승압 회로
US5343088A (en) Charge pump circuit for a substrate voltage generator of a semiconductor memory device
US4581546A (en) CMOS substrate bias generator having only P channel transistors in the charge pump
KR100262750B1 (ko) 반도체 메모리 소자의 전압 발생 장치
US6239650B1 (en) Low power substrate bias circuit
GB2232829A (en) An internal voltage converter in a semiconductor integrated circuit
US5519360A (en) Ring oscillator enable circuit with immediate shutdown
CN100468569C (zh) 用于集成电路的泵激电路及方法
US7176746B1 (en) Low power charge pump method and apparatus
US3740660A (en) Multiple phase clock generator circuit with control circuit
US5264808A (en) Substrate potential adjusting apparatus
EP0666571B1 (en) Charge pump circuit
EP0445083B1 (en) Voltage-boosted phase oscillator for driving a voltage multiplier
US5852552A (en) High voltage generator with a latch-up prevention function
KR100478866B1 (ko) 저전력발진기
KR100294584B1 (ko) 반도체메모리장치의기판바이어스전압발생회로
US6011743A (en) Charge pump circuit for memory device
US5469110A (en) Charge pumping circuit using non-overlapping clock control
KR100390995B1 (ko) 반도체 메모리 소자의 고전압 발생장치
KR0132023B1 (ko) 다단 펌프회로를 이용한 전압 발생기
KR0177790B1 (ko) 고전압 발생회로 및 그 제어방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 15

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 17

EXPY Expiration of term