KR19980028350A - 반도체 메모리 소자의 전압 발생 장치 - Google Patents

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Abstract

본 발명은 CMOS 회로를 사용하는 반도체 메모리 소자의 전압 발생 장치에 관한 것으로, 특히 벌크 바이어스 전압과 고전압 전달용 엔모스형 트랜지스터 게이트 전압을 발생시키는 회로에 있어서 전하 펌핑부를 구동시키는 입력신호로 내부의 오실레이터 클럭신호 대신에 외부의 클럭신호를 사용하므로써 외부 환경에 따라 능동적으로 대처하는 펌핑 동작을 수행시키기 위한 전압 발생 장치에 관한 것으로 상기 목적 달성을 위하여 외부 클럭신호의 주파수가 너무 빠른 경우 이를 감소시켜 출력시키기 위한 주파수 분배수단과, 외부 클럭신호의 주파수가 너무 느린 경우 이를 증가시켜 출력시키기 위한 주파수 체배수단과, 외부 클럭신호 및 레벨 감지기의 출력신호가 입력되고 레벨 감지기의 출력신호에 의해 제어되어 외부 클럭신호를 전하 펌핑부로 전달·차단 및 딜레이시키기 위한 스위치 및 딜레이 수단과, 고전압 또는 벌크 바이어스 전압을 출력시키기 위한 전하 펌핑수단과, 상기 전하 펌핑수단의 출력단 전위를 감지하여 상기 스위치 및 딜레이 수단을 제어하기 위한 기준전위 감지수단을 구비하며 본 발명을 반도체 메모리 소자에 구현하게 되면 칩의 면적이 줄어들고 전력소모가 감소되며 전압 발생 회로의 테스트가 용이해지는 효과가 있다.

Description

반도체 메모리 소자의 전압 발생 장치
본 발명은 CMOS 회로를 사용하는 반도체 메모리 소자의 전압 발생 장치에 관한 것으로, 특히 벌크 바이어스 전압(Vbb: 이는 기판(Substrate)전압이라고도 통칭되나 본 명세서 상에서는 벌크 바이어스 전압이라고 기술함.)과 고전압(Vpp) 발생회로에서 주파수 변화에 따라 펌핑능력이 변화하여 안정적인 동작을 수행할 수 있도록 하기 위한 전압 발생 장치에 관한 것이다.
일반적으로 고전압(Vpp)은 메모리 셀상의 트랜지스터 게이트 전압과 셀어레이 블럭의 분리(Isolation) 그리고 데이타 출력 버퍼에서 엔모스 풀-업 트랜지스터 게이트 전압으로 사용되며 벌크 바이어스 전압(Vbb)은 엔모스 벌크 전극으로 사용된다.
도 1은 종래기술에 따른 벌크 바이어스 전압 또는 고전압 발생 블럭도로서, 칩에 전원이 인가되면 전하 핌핑부로 일정주기의 클럭신호를 출력시키는 링오실레이터와, 상기 링오실레이터의 클럭신호를 입력으로 하여 벌크 바이어스 전압(Vbb) 또는 고전압(Vpp)을 발생시키는 전하 펌핑부와, 상기 전하 핌핑부의 출력전압을 감지하여 링오실레이터의 동작 여부를 결정하는 레벨 감지기로 구성된다.
이하, 상기 구성에 따른 동작을 살펴보면 먼저 처음으로 칩에 전원이 인가되면 링오실레이터와 전하 펌핑부가 동작하여 고전압(Vpp) 또는 벌크 바이어스 전압을 원하는 레벨로 만든다. 이어서 레벨 감지기가 동작하여 원하는 레벨까지 펌핑이 되어 어떠한 레벨에 이르게 된다. 상기 상태에서 고전압(Vpp)이 레벨 감지기의 레벨 이상으로 올라가거나 상기 레벨 이하로 떨어지면 레벨 감지기가 동작하여 링오실레이터의 동작을 중단 또는 가동시켜 고전압을 일정하게 유지시킨다. 또한 상기 상태에서 벌크 바이어스 전압이 레벨 감지기의 레벨 이상으로 올라가거나 상기 레벨 이하로 떨어지면 레벨 감지기가 동작하여 링오실레이터의 동작을 중단 또는 가동시켜 벌크 바이어스 전압을 일정하게 유지시킨다.
그런데, 종래의 전압 발생 장치에 있어서는 전하 펌핑부를 동작시키는 신호로 일정주기의 내부 오실레이터 클럭 신호를 사용하기 때문에 컬럼 동작의 속도에 자동적으로 펌핑 능력이 대응하지 못하는 문제점이 있었다.
따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로 전하 펌프를 위해 별도의 오실레이터를 넣었던 것을 외부로부터 인가되는 클럭을 사용하도록 구조를 바꾸어 펌프의 동작 능력이 외부 클럭 주파수에 의해 결정되게 하므로써 컬럼 동작의 속도에 자동적으로 펌핑 능력이 대응될 수 있는 전압 발생장치를 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 고전압·벌크 바이어스 전압 발생 블럭도.
도 2는 본 발명의 실시예에 따른 고전압· 벌크 바이어스 전압 발생 블럭도.
도 3은 본 발명의 실시예에 따른 고전압 발생 회로도.
도 4는 본 발명의 실시예에 따른 벌크 바이어스 전압 발생 회로도.
도 5는 본 발명의 실시예에 따른 외부 클럭 주파수 분배기를 나타낸 회로도.
도 6은 상기 도 5에 도시된 주파수 분배기의 출력 파형도.
도 7은 본 발명의 실시예에 따른 외부 클럭 주파수 체배기를 나타낸 회로도.
도 8은 상기 도 7에 도시된 주파수 체배기의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : Vpp 전하 펌핑부 40 : Vbb 전하 펌핑부
20 : 제 1스위치 및 지연 회로부 50 : 제 2스위치 및 지연 회로부
30 : Vpp 레벨 감지부 60 : Vbb 레벨 감지부
NC1∼NC5 : 엔모스 캡 PC1∼PC4 : 피모스 캡
E-C1ock : 외부 클럭신호
상기 목적 달성을 위한 본 발명의 전압 발생 장치는 외부 클럭 신호의 주파수가 너무 빠른 경우 이를 입력으로 하여 감소된 주파수를 스위치 및 딜레이부의 입력단으로 출력시키기 위한 주파수 분배수단과, 외부 클럭 신호의 주파수가 너무 느린 경우 이를 입력으로 하여 증가된 주파수를 스위치 및 딜레이부의 입력단으로 출력시키기 위한 주파수 체배수단과, 외부 클럭신호 및 레벨 감지기의 출력신호가 입력되고 레벨 감지기의 출력신호에 의해 제어되어 외부 클럭신호를 전하 펌핑부로 전달·차단 및 딜레이 시키기 위한 스위치 및 딜레이 수단과, 상기 스위치 및 딜레이 수단의 출력신호에 의해 동작하여 고전압 또는 벌크 바이어스 전압을 출력시키기 위한 전하 펌핑수단과,상기 전하 펌핑수단의 출력단과 상기 스위치 및 딜레이 수단의 입력단 사이에 접속되어 상기 전하 펌핑수단의 출력단 전위를 감지하여 상기 스위치 및 딜레이 수단을 제어하기 위한 기준전위 감지수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다. 이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 도 2는 본 발명의 실시예에 따른 고전압·벌크 바이어스 전압 발생 블럭도로서, 외부 클럭신호(E-Clock)와 레벨 감지기의 출력신호를 입력으로 하여 전하 펌핑부를 구동시키는 신호를 출력하는 스위치 및 지연 회로부와, 상기 스위치 및 지연 회로부의 출력신호를 입력으로 하여 고전압 또는 벌크 바이어스 전압을 출력시키는 전하 펌핑부와, 상기 전하 펌핑부의 출력신호를 감지하여 스위치 및 지연 회로부와 전하 펌핑부를 제어하기 위한 레벨 감지기로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보기로 한다.
먼저, 고전압을 발생시키는 경우를 살펴보면 초기에 칩으로 전원이 인가되면 전하 펌핑부가 동작하여 고전압을 원하는 레벨로 만들고 레벨 감지기가 동작하여 원하는 레벨까지 펌핑이 된다. 계속해서 상기 고전압이 레벨 감지기의 기준전위 이상으로 올라가면 기준전위 감지기가 동작하여 스위치 및 지연 회로부를 제어하여 외부 클럭신호(E-Clock)가 전하 펌핑부로 전달되는 것을 차단하여 전하 펌핑부가 더이상 전하를 펌핑하지 못하게 한다. 계속해서 메모리 소자 동작중 상기 고전압이 기준전위 감지기의 기준전위 이하로 떨어지게 되면 레벨 감지기는 상기 스위치 및 지연 회로부를 제어하여 외부 클럭신호(E-Clock)가 전하 펌핑부로 입력시켜 다시 전하의 펌핑이 이루어지도록 한다.
이하에서는 전술한 고전압 및 벌크 바이어스 전압을 발생시키는 구체적인 회로도를 통해 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 고전압 발생 회로도로서, 외부 클럭신호(E-Clock) 및 Vpp 레벨 감지부(30) 출력신호를 입력으로 하여 Vpp 전하 펌핑부(10) 출력단 전위가 Vpp 기준전위 감지부 기준전위보다 높은 경우에는 상기 Vpp 전하 펌핑부(10)로 외부 클럭신호(E-Clock)가 전달되는 것을 차단하여 상기 Vpp 전하 펌핑부(10)의 전하 펌핑을 저지하고 상기 Vpp 전하 펌핑부(10)의 출력단 전위가 상기 Vpp 레벨 감지부(30)의 레벨보다 작은 경우에는 외부 클럭신호(E-C1ock)를 상기 Vpp 전하 펌핑부(10)로 전달하여 전하 펌핑 동작이 이루어지도록 하기 위한 제 1스위치 및 지연 회로부(20)와, 상기 제 1스위치 및 지연 회로부(20)로부터 출력되는 4개의 출력신호를 입력으로 하여 전하 펌핑을 통해 고전압을 발생시키는 Vpp 전하 펌핑부(10)와, 상기 Vpp 전하 펌핑부(10) 출력단과 상기 제 1스위치 및 지연 회로부(20) 일측 입력단 사이에 접속되어 상기 Vpp 전하 펌핑부(10) 출력단 전위가 레벨보다 높은 경우에는 상기 제 1스위치 및 지연 회로부(20)를 차단하여 외부 클럭신호(E-Clock)가 상기 Vpp 전하 펌핑부(10)로 전달되는 것을 차단하고 상기 Vpp 전하 펌핑부(10) 출력단 전위가 레벨보다 낮은 경우에는 상기 제 1스위치 및 지연 회로부(20)를 연결시켜 외부 클럭신호(E-Clock)가 상기 Vpp 전하 펌핑부(10)로 입력되로록 하여 Vpp 전하 펌핑부(10)가 전하 펌핑을 할 수 있도록 제어하는 Vpp 레벨 감지부(30)로 구성된다.
상기 제 1스위치 및 지연 회로부(20)는 외부 클럭신호(E-Clock)와 Vpp 레벨 감지부(30)의 출력신호를 조합하여 제 1인버터 입력단으로 출력하는 제 1노아 게이트와, 상기 제 1노아 게이트 출력단과 제 2인버터 입력단 사이에 접속된 제 1인버터와, 상기 제 1인버터 출력단과 제 3인버터 입력단 사이에 접속된 제 2인버터와, 상기 제 2인버터 출력단과 제 4인버터 입력단 사이에 접속된 제 3인버터와, 상기 제 3인버터 출력단과 제 2낸드 게이트 일측 입력단 및 제 3노아 게이트 일측 입력단 사이에 접속된 제 4인버터와, 제 2인버터 출력신호와 제 3인버터 출력신호를 조합하여 제5인버터 입력단으로 출력하는 제 2노아 게이트와, 상기 제 2노아 게이트 출력신호를 반전시켜 Vpp 전하 펌핑부(10) 제 3엔모스 캡으로 출력하는 제 5인버터와, 제 2인버터 출력신호와 제 3인버터 출력신호를 조합하여 Vpp 전하 펌핑부(10) 제 1엔모스 캡으로 출력하는 제 1낸드 게이트와, 제 1인버터 출력신호와 제 4인버터 출력신호를 조합하여 제 6인버터 입력단으로 출력하는 제 2 낸드 게이트와, 상기 제 2낸드 게이트 출력신호를 반전시켜 Vpp 전하 펌핑부(10) 제 2엔모스 캡으로 출력하는 제 6인버터와, 제 1인버터 출력신호와 제 4인버터 출력신호를 조합하여 Vpp 전하 펌핑부(10) 제 4엔모스 캡으로 출력하는 제 3노아 게이트로 구성된다.
상기 Vpp 전하 펌핑부(10)는 게이트가 제 4노드에 접속되고 Vpp 출력단과 제 3노드 사이에 접속된 제 1엔모스형 트랜지스터와, 게이트가 제 3노드에 접속되고 Vpp 출력단과 제 4노드 사이에 접속된 제 2피모스형 트랜지스터와, 상기 제 3노드와 제 1스위치 및 지연 회로부(20) 제 1낸드 게이트 출력단 사이에 접속된 제 1엔모스 캡과, 상기 제 4노드와 제 1스위치 및 지연 회로부(20)제 5인버터 출력단 사이에 접속된 제 3엔모스 캡과, 게이트가 제 1노드에 접속되고 상기 제 3노드와 전원전압 사이에 접속된 제 3엔모스형 트랜지스터와, 게이트가 제 2노드에 접속되고 상기 제 4노드와 전원전압 사이에 접속된 제 4엔모스형 트랜지스터와, 상기 제 1노드와 제 1스위치 및 지연 회로부(20) 제 6인버터 출력단 사이에 접속된 제 2엔모스 캡과, 상기 제 2노드와 제 1스위치 및지연 회로부(20) 제 3노아 게이트 출력단 사이에 접속된 제 4엔모스 캡과, 게이트가 상기 제 2노드에 접속되고 상기 제 1노드와 전원전압 사이에 접속된 제 1엔모스형 트랜지스터와, 게이트가 상기 제 1노드에 접속되고 상기 제 2노드와 전원전압 사이에 접속된 제 2엔모스형 트랜지스터로 구성된다.
상기 Vpp 레벨 감지부(30)는 Vpp 전압 입력단과 제 5노드 사이에 직렬접속되고 게이트들이 전원전압에 접속된 제 3, 제 4, 제 5, 제 6, 제 7, 제 8피모스형 트랜지스터와, 게이트가 Vpp 전압 출력단에 접속되고 상기 Vpp 전압 출력단과 제 6노드 사이에 직렬접속된 제 5, 제 6엔모스형 트랜지스터와, 게이트가 상기 제 6노드에 접속되고 상기 제 6노드와 제 5노드 사이에 접속된 제 7, 제 8엔모스형 트랜지스터와, 게이트가 상기 제 5노드에 접속되고 상기 제 5노드와 접지전압 사이에 직렬접속된 제 9, 제 10엔모스형 트랜지스터와, 게이트가 상기 제 5노드에 접속되고 전원전압과 접지전압 사이에 직렬접속된 제 11, 제 12엔모스형 트랜지스터와, 게이트가 전원전압단에 접속되고 전원전압단과 제 6노드 사이에 직렬접속된 제 9, 제 10 피모스형 트랜지스터와, 게이트가 상기 전원전압단에 접속되고 상기 제 6노드와 접지전압단 사이에 직렬접속된 제 13, 제 14엔모스형 트랜지스터와, 상기 제 6노드와 제 1스위치 및 지연 회로부(20) 제 1노아 게이트 일측 입력단 사이에 직렬접속된 제 7, 제 8인버터로 구성된다.
이하, 상기 구성에 따른 동작을 살펴보면 외부에서 입력되는 클럭신호는 스위치와 지연을 거쳐서 네개의 서로 다른 클럭신호로 바뀌게 되는데 이 신호들은 펌핑 동작이 이루어질 수 있도록 위상과 펄스폭이 조정된 것이다. 이 네개의 신호를 받아서 크로스 커플된 두 개의 펌프가 반대의 위상으로 Vpp를 펌핑하게 된다. Vpp 노드의 전압이 펌핑에 의하여 상승하다가 Vpp 레벨 감지부(30)에 의해 전압이 감지되어 입력되는 클럭신호를 연결하거나 차단하는 스위치를 On-Off 하게 된다.
도 4는 본 발명의 실시예에 따른 벌크 바이어스 전압 발생 회로도로서, 외부 클럭신호(E-Clock) 및 Vbb 레벨 감지부(60) 출력신호를 입력으로 하여 Vbb 전하 펌핑부(40) 출력단 전위가 Vbb 기준전위 감지부 기준전위보다 높은경우에는 상기 Vbb 전하 펌핑부(40)로 외부 클럭신호(E-Clock)를 전달하여 전하 펌핑동작이 이루어지도록 하고 상기 Vbb 전하 펌핑부(40)의 출력단 전위가 상기 Vbb 레벨 감지부(60)의 레벨보다 작은 경우에는 외부 클럭신호(E-Clock)가 상기 Vbb 전하 펌핑부(40)로 전달되는 것을 차단하여 전하 펌핑동작이 이루어지지 않도록 하기 위한 제 2스위치 및 지연 회로부(50)와, 상기 제 2스위치 및 지연 회로부(50)로부터 출력되는 4개의 출력신호를 입력으로 하여 전하 펌핑을 통해 벌크 바이어스 전압을 발생시키는 Vbb 전하 펌핑부(40)와, 상기 Vbb 전하 펌핑부(40) 출력단과 상기 제 2스위치 및 지연 회로부(50) 일측 입력단 사이에 접속되어 상기 Vbb 전하 펌핑부(40) 출력단 전위가 레벨보다 높은 경우에는 상기 제 1스위치 및 지연 회로부(20)를 연결하여 외부 클럭신호(E-Clock)가 상기 Vpp 전하 펌핑부(10)로 전달되도록 하고 상기 Vbb 전하 펌핑부(40) 출력단 전위가 레벨보다 낮은 경우에는 상기 제 2스위치 및 지연 회로부(50)를 차단하여 외부 클럭신호(E-Clock)가 상기 Vbb 전하 펌핑부(40)로 전달되는 것을 제어하는 Vbb 레벨 감지부(60)로 구성된다.
상기 제 2스위치 및 지연 회로부(50)는 외부 클럭신호(E-Clock)와 상기 Vbb 레벨 감지부(60) 출력신호를 조합하여 제 9인버터 입력단으로 출력하는 제 3낸드 게이트와, 상기 제 3낸드 게이트 출력단과 제 6, 제 7 낸드 게이트 일측 입력단 사이에 접속된 제 9인버터와, 상기 제 9인버터 출력단과 제 11인버터 입력단 및 제 4, 제 5낸드 게이트 일측 입력단 사이에 접속된 제 10인버터와, 상기 제 10인버터 출력단과 제 12인버터 입력단 및 상기 제 4, 제 5낸드 게이트 타측 입력단 사이에 접속된 제 11인버터와, 상기 제 11인버터 출력단과 상기 제 6, 제 7낸드 게이트 타측 입력단 사이에 접속된 제 12인버터와, 두 입력단이 상기 제 10인버터 출력단과 상기 제 11인버터 출력단에 접속되고 출력단이 제 13인버터 입력단에 접속된 제 4낸드 게이트와, 상기 제 4낸드 게이트 출력단과 Vbb 전하 펌핑부(40) 제 1피모스 캡 사이에 접속된 제 13인버터와, 두 입력단이 제10인버터 출력단과 제 11인버터 출력단에 접속되고 출력단이 상기 Vbb 전하 펌핑부(40) 제 3피모스 캡 사이에 접속된 제 5낸드 게이트와, 두 입력단이 제 9인버터 출력단과 제 12인버터 출력단에 접속되고 출력단이 제 14인버터 입력단에 접속된 제 6낸드 게이트와, 상기 제 6낸드 게이트 출력단과 상기 Vbb 전하 펌핑부(40) 제 4피모스 캡 사이에 접속된 제 14인버터와, 두 입력단이 상기 제 9인버터 출력단과 상기 제 12인버터 출력단에 접속되고 출력단이 상기 Vbb 전하 펌핑부(40) 제 2피모스 캡 사이에 접속된 제 7낸드 게이트로 구성된다.
상기 Vbb 전하 펌핑부(40)는 게이트가 제 12노드에 접속되고 Vbb 출력단과 제 11노드 사이에 접속된 제 21엔모스형 트랜지스터와, 게이트가 제 11노드에 접속되고 상기 Vbb 출력단과 제 12노드 사이에 접속된 제 22엔모스형 트랜지스터와, 상기 제 11노드와 상기 제 2스위치 및 지연 회로부(50) 제 13인버터 사이에 접속된 제 1피모스 캡과, 상기 제 12노드와 상기 제 2스위치 및 지연회로부(50) 제 5낸드 게이트 사이에 접속된 제 3피모스 캡과, 게이트가 제 2피모스 캡에 접속되고 상기 제 11노드와 접지전압단 사이에 접속된 제 21피모스형 트랜지스터와, 상기 제 21피모스형 트랜지스터 게이트와 상기 제 2스위치 및 지연 회로부(50) 제 7낸드 게이트 출력단 사이에 접속된 제 2피모스 캡과, 게이트가 제 4피모스 캡에 접속되고 상기 제 12노드와 접지전압단 사이에 접속된 제 22피모스형 트랜지스터와, 상기 제 22피모스형 트랜지스터와 상기 제 2스위치 및 지연 회로부(50) 제 14인버터 출력단 사이에 접속된 제 4피모스 캡으로 구성된다.
상기 Vbb 레벨 감지부(60)는 게이트가 접지전압단에 접속되고 전원전압단과 제 21노드 사이에 접속된 제 23피모스형 트랜지스터와, 상기 제 21노드와 접지전압단 사이에 접속된 제 5엔모스 캡과, 게이트가 제 22노드에 접속되고 전원전압단과 상기 제 21노드 사이에 접속된 제 24피모스형 트랜지스터와, 게이트가 상기 제 21노드에 접속되고 전원전압단과 상기 제 22노드 사이에 접속된 제 25피모스형 트랜지스터와, 게이트가 상기 제 21노드에 접속되고 상기 제 22노드와 접지전압단 사이에 접속된 제 23엔모스형 트랜지스터와, 게이트가 상기 제 23노드에 접속되고 전원전압단과 상기 제 21노드 사이에 접속된 제 24엔모스형 트랜지스터와, 게이트가 상기 제 22노드에 접속되고 상기 제 21노드와 접지전압단 사이에 접속된 제 25엔모스형 트랜지스터와, 상기 제 22노드와 제 23노드 사이에 접속된 제 15인버터와, 게이트가 전원전압단에 접속되고 제 26피모스형 트랜지스터 게이트 단자와 접지전압단 사이에 접속된 제 26엔모스형 트랜지스터와, 게이트가 상기 제 26엔모스형 트랜지스터 드레인 단자에 접속되고 전원전압단과 제 23노드 사이에 접속된 제 26피모스형 트랜지스터와, 게이트가 상기 Vbb 전하 펌핑부(40) Vbb 출력단에 접속되고 상기 제23노드와 제 28피모스형 트랜지스터 소스 단자 사이에 접속된 제 27피모스형 트랜지스터와, 게이트가 상기 Vbb 전하 펌핑부(40) Vbb 출력단에 접속되고 상기 제 27피모스형 트랜지스터 드레인 단자와 접지전압단 사이에 접속된 제 28피모스형 트랜지스터와, 게이트가 상기 제 23노드에 접속되고 전원전압단과 제 23노드 사이에 접속된 제 29피모스형 트랜지스터와, 게이트가 상기 제23노드에 접속되고 전원전압단과 제 24노드 사이에 접속된 제 30피모스형 트랜지스터와, 게이트가 상기 제 23노드에 접속되고 상기 제 24노드와 접지전압단 사이에 접속된 제 27엔모스형 트랜지스터와, 상기 제 23노드와 제 28엔모스형 트랜지스터 게이트 단자 사이에 접속된 제 16인버터와, 게이트가 상기 제 16인버터 출력단에 접속되고 상기 제 24노드와 접지전압단 사이에 접속된 제 28엔모스형 트랜지스터와, 상기 제 24노드와 제 8낸드 게이트 일측 입력단 사이에 접속된 제 17인버터와, 두 입력단이 상기 제 23노드와 상기 제 17인버터 출력단 사이에 접속되고 출력단이 제 18인버터 입력단 사이에 접속된 제 8낸드 게이트와, 상기 제 8낸드 게이트 출력단과 상기 제 2스위치 및 지연 회로부(50) 제 3낸드 게이트 타측 입력단 사이에 접속된 제 18인버터로 구성된다.
이하, 상기 구성으로 이루어진 Vbb 발생 회로도에 대한 동작관계를 설명하기로 한다.
외부에서 입력되는 클럭신호는 스위치와 지연을 거쳐서 네개의 서로 다른 클럭신호로 바뀌게 되는데 이 신호들은 펌핑동작이 이루어질 수 있도록 위상과 펄스폭이 조정된 것이다. 이 네개의 신호를 받아서 크로스 커플된 두 개의 펌프가 반대의 위상으로 Vbb를 펌핑하게 된다. Vbb 출력단 전압이 펌핑에 의하여 하강하다가 Vbb 레벨 감지기에 의해서 전압이 감지되어 입력되는 클럭신호를 연결하거나 차단하는 스위치를 On-Off 하게 된다.
도 5는 본 발명의 실시예에 따른 외부 클럭 주파수 분배기를 나타낸 회로도로서, 게이트가 외부 클럭신호(E-Clock) 입력단에 접속되고 제 41인버터 입력단과 제 45인버터 출력단 사이에 접속된 제 41엔모스형 트랜지스터와, 상기 제 41엔모스형 트랜지스터 드레인 단자와 제 41피모스형 트랜지스터 드레인 단자 사이에 접속된 제 41인버터와, 입력단이 제 41인버터 출력단에 접속되고 출력단이 제 41인버터 입력단 사이에 접속된 제 42인버터와, 게이트가 외부 클럭신호(E-Clock) 입력단에 접속되고 드레인 단자가 상기 제 41인버터 출력단에 접속되고 소스 단자가 제 43인버터 입력단에 접속된 제 41피모스형 트랜지스터와, 상기 제 41피모스형 트랜지스터 소스 단자와 주파수 분배기 출력단 사이에 접속된 제 43인버터와, 입력단이 상기 제 43인버터 출력단에 접속되고 출력단이 상기 제 43인버터 입력단에 접속된 제 44인버터와, 입력단이 주파수 분배기 출력단에 접속되고 출력단이 상기 제 41엔모스형 트랜지스터 소스 단자에 접속된 제 45인버터로 구성된다.
도 7은 본 발명의 실시예에 따른 외부 클럭 주파수 체배기를 나타낸 회로도로서, 주파수 체배기 입력단과 제 51낸드 게이트 일측 입력단 사이에 직렬접속된 제 51, 제 52, 제 53인버터와, 두 입력단이 주파수 체배기 입력단과 제 53인버터 출력단에 각각 접속되고 출력단이 제 53낸드 게이트 일측 입력단에 접속된 제 51낸드 게이트와, 주파수 체배기 입력단과 제 52낸드 게이트 일측 입력단 사이에 접속된 제 54인버터와, 상기 제 54인버터 출력단과 상기 제 52낸드 게이트 타측 입력단 사이에 직렬접속된 제 55, 제 56, 제 57인버터와, 두 입력단이 상기 제 54인버터 출력단과 제 57인버터 출력단 사이에 접속되고 출력단이 상기 제 53낸드 게이트 타측 입력단에 접속된 제 52 낸드 게이트와, 두 입력단이 상기 제 51낸드 게이트 출력단과 상기 제 52낸드 게이트 출력단에 접속되고 출력단이 주파수 체배기 출력단에 접속된 제 53낸드 게이트로 구성된다.
이하, 도 6과 도 8을 참조하여 주파수 분배기와 주파수 체배기 회로도에 대해 설명하기로 한다.
클럭의 속도가 너무 빠르거나 너무 느려서 펌핑이 제대로 이루어지지 않을 경우에 주파수 분배기와 주파수 체배기를 사용하여 전압 발생 장치로 인가되는 클럭의 주기를 변화시켜 전압 발생 장치로 입력시키는데 도 5에 도시된 주파수 분배기는 도 6 (a),(b)에 도시된 바와 같이 주파수를 절반으로 줄인다. 이러한 주파수 분배기를 하나 혹은 여러개를 사용하여 n개의 클럭에 대응하여 하나의 클럭이 발생하도록 만들 수 있다. 도 7에 도시된 주파수 체배기는 도 8(e)에 도시된 바와 같이 주파수를 배로 늘릴 수 있다. 또한 이러한 주파수 체배기를 하나 혹은 여러개를 사용하여 하나의 클럭으로부터 여러개의 클럭을 발생시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 전압 발생 장치를 반도체 메모리 소자에 구현하게 되면 칩의 면적이 줄어들고 전력소모가 감소되며 최적의 속도로 전압이 발생되는 효과가 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (9)

  1. 외부에서 인가되는 동작전원 전위보다 높은 전위를 발생시키는 Vpp 전하 펌핑수단과, 상기 Vpp 전하 펌핑수단의 출력전압을 감지하여 상기 출력전압이 특정전압보다 높은 경우에는 제 1신호를 출력하고 상기 출력전압이 특정 전위보다 낮은 경우에는 제 2신호를 출력하는 Vpp 레벨 감지수단과, 상기 Vpp 레벨 감지수단의 출력신호에 대응하여 Vpp 레벨 감지수단의 출력신호가 제 1신호인 경우에는 외부에서 입력되는 클럭신호가 Vpp 전하 펌핑수단으로 전달되는 것을 차단하고 상기 Vpp 레벨 감지수단의 출력신호가 제 2신호인 경우에는 외부에서 입력되는 클럭신호가 상기 Vpp 전하 펌핑수단으로 전달되게 하는 스위치 수단과, 외부 클럭신호(E-Clock) 입력단과 상기 스위치 수단 사이에 위치하여 외부에서 입력되는 클럭신호에 대응하여 완충된 클럭신호를 발생하는 클럭신호 입력장치를 포함하는 것을 특징으로 하는 전압 발생 장치.
  2. 제 1항에 있어서, 상기 Vpp 전하 펌핑수단은 상기 스위치 수단으로부터 출력되는 주파수가 같고 하이 구간이 각기 다른 4개의 클럭신호를 입력으로 받아 전원전압단에서 고전압단으로 전하의 펌핑이 일어나는 일종의 다이오드 구조를 갖는 전압 발생 장치.
  3. 제 1항에 있어서, 상기 스위치 수단은 외부 클럭신호와 상기 Vpp 레벨 감지수단 출력신호를 조합하여 지연 회로부의 입력단으로 출력시키는 제 1논리 게이트 수단과, 상기 제 1논리 게이트 수단의 출력신호를 지연시키기 위한 직렬접속된 복수개의 인버터로 구성된 지연수단과, 상기 지연수단의 제 2인버터 출력신호 및 제 3인버터 출력신호를 조합하여 제 1클럭신호를 출력하는 제 2 논리 게이트 수단과, 상기 지연수단의 제 2인버터 출력신호 및 제 3인버터 출력신호를 조합하여 제 2클럭신호를 출력하는 제 3논리 게이트 수단과, 상기 지연수단의 제 1인버터 출력신호 및 제 4 인버터 출력신호를 조합하여 제 3클럭신호를 출력하는 제 4논리 게이트 수단과, 상기 지연수단의 제1 인버터 출력신호 및 제4 인버터 출력신호를 조합하여 제4 클럭신호를 출력하는 제5 논리 게이트 수단을 포함하는 것을 특징으로 하는 전압 발생 장치.
  4. 제 1항에 있어서, 클럭신호 입력장치와 스위치 수단 사이에 하나 또는 여러개의 주파수 분배 장치를 추가하는 것을 특징으로 하는 전압 발생 장치.
  5. 제 1항에 있어서, 클럭신호 입력장치와 스위치 수단 사이에 하나 또는 여러개의 주파수 체배 장치를 추가하는 것을 특징으로 하는 전압 발생 장치.
  6. 외부에서 인가되는 동작전원 전위보다 낮은 전위를 발생시키는 Vbb 전하 펌핑수단과, 상기 Vbb 전하 펌핑수단의 출력전압을 감지하여 상기 출력전압이 특정전압보다 낮은 경우에는 제 1신호를 출력하고 상기 출력전압이 특정 전위보다 높은 경우에는 제 2신호를 출력하는 Vbb 레벨 감지수단과, 상기 Vbb 레벨 감지수단의 출력신호에 대응하여 Vbb 레벨 감지수단의 출력신호가 제 1신호인 경우에는 외부에서 입력되는 클럭신호가 Vbb 전하 펌핑수단으로 전달되는 것을 차단하고 상기 Vbb 레벨 감지수단의 출력신호가 제 2신호인 경우에는 외부에서 입력되는 클럭신호가 상기 Vpp 전하 펌핑수단으로 전달되게 하는 스위치 수단과, 외부 클럭신호 입력단과 상기 스위치 수단 사이에 위치하여 외부에서 입력되는 클럭신호에 대응하여 완충된 클럭신호를 발생하는 클럭신호 입력장치를 포함하는 것을 특징으로 하는 전압 발생 장치.
  7. 제 6항에 있어서, 상기 스위치 수단은 외부 클럭신호와 상기 Vbb 레벨 감지수단 출력신호를 조합하여 지연 회로부의 입력단으로 출력시키는 제 1논리 게이트 수단과, 상기 제 1논리 게이트 수단의 출력신호를 지연시키기 위한 직렬접속된 복수개의 인버터로 구성된 지연수단과, 상기 지연수단의 제 2인버터 출력신호 및 제 3인버터 출력신호를 조합하여 제 1클럭신호를 출력하는 제 2 논리 게이트 수단과, 상기 지연수단의 제 2인버터 출력신호 및 제 3인버터 출력신호를 조합하여 제 2클럭신호를 출력하는 제 3논리 게이트 수단과, 상기 지연수단의 제 1인버터 출력신호 및 제 4 인버터 출력신호를 조합하여 제 3클럭신호를 출력하는 제 4논리 게이트 수단과, 상기 지연수단의 제 1인버터 출력신호 및 제 4인버터 출력신호를 조합하여 제 4클럭신호를 출력하는 제 5논리 게이트 수단을 포함하는 것을 특징으로 하는 전압 발생 장치.
  8. 제 6항에 있어서, 클럭신호 입력장치와 스위치 수단 사이에 하나 또는 여러개의 주파수 분배 장치를 추가하는 것을 특징으로 하는 전압 발생 장치.
  9. 제 6항에 있어서, 클럭신호 입력장치와 스위치 수단 사이에 하나 또는여러개의 주파수 체배 장치를 추가하는 것을 특징으로 하는 전압 발생 장치.
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