KR100318432B1

KR100318432B1 - 집적 회로 카드에서 테스트 핀 및 퓨즈 핀을 공유하기 위한 공유 회로

Info

Publication number: KR100318432B1
Application number: KR1019990047731A
Authority: KR
Inventors: 이승호
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-10-30
Filing date: 1999-10-30
Publication date: 2001-12-24
Also published as: KR20010039367A

Abstract

본 발명은 IC 카드에서 제한된 IC 카드의 핀 수를 고려하여 테스트 핀 및 퓨즈 핀을 공유하도록 하는 공유 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 집적 회로 카드에서 테스트 핀 및 퓨즈 핀을 공유하기 위한 공유 회로에 있어서, 테스트를 위한 외부 테스트 신호 및 퓨즈를 날리기 위한 고전압을 인가하는 테스트/퓨즈 공유핀; 고전압이 인가될 때 산화막 유전체가 깨지면서 접지 전원단과 붙어버리는 퓨즈; 상기 퓨즈의 존재 여부에 따라 변화되는 전류의 양을 감지하여 상기 퓨즈의 상태를 검출하기 위한 퓨즈 상태 검출 회로부; 상기 퓨즈 상태 검출 회로부로부터의 출력 신호에 응답하여 셋(set)되거나 리셋 핀을 통해 외부로부터 인가되는 리셋 신호에 응답하여 리셋되는 제1 플립플롭; 상기 테스트/퓨즈 공유핀으로부터 인가되는 외부 테스트 신호와 상기 제1 플립플롭으로부터 출력되는 신호를 입력받아 부정논리합하여 상기 제1 플립플롭이 셋된 상태에서만 상기 외부 테스트 신호를 내부의 테스트 신호로 전달하는 부정논리합 수단; 및 상기 퓨즈를 날리기 위해 상기 테스트/퓨즈 공유핀을 통해 상기 고전압을 가하는 경우 상기 고전압으로 인한 내부 회로의 손상을 방지하한 고전압 차단 회로부를 포함한다.

Description

집적 회로 카드에서 테스트 핀 및 퓨즈 핀을 공유하기 위한 공유 회로{CIRCUIT FOR SHARING TEST PIN AND FUSE PIN IN IC CARD}

본 발명은 집적 회로 카드(Integrated Chip card, 이하 IC 카드라 함)에 관한 것으로, 특히 테스트 핀과 퓨즈 핀을 공유하기 위한 공유 회로에 관한 것이다.

일반적으로, IC 카드는 ISO 규격에 의해 6개 또는 8개의 핀을 가지며, 카드의 해킹을 방지하기 위하여 테스트 핀에 의해서만 칩의 모든 영역에 대한 접근이 가능하도록 구성되어 있다. 따라서, 이러한 테스트 모드가 사용자에게 발급되기 전까지는 사용이 불가능하도록 퓨즈 핀을 사용하여 날려 버리도록 구성한다.

종래에서는 이러한 퓨즈를 날리기 위해 고전압을 가하는 퓨즈 핀과 테스트 핀을 별도로 구비하여 사용하였다. 따라서, 이러한 테스트 핀과 퓨즈 핀을 별도로 사용할 경우 제한된 IC 카드의 핀수가 모자라는 경우가 발생하게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, IC 카드에서 제한된 IC 카드의 핀 수를 고려하여 테스트 핀 및 퓨즈 핀을 공유하도록 하는 공유 회로를 제공하는데 그 목적이 있다.

도 1은 본 발명의 일실시예에 따른 테스트 핀 및 퓨즈 핀 공유 회로에 대한 구체 회로도.

* 도면의 주요 부분에 대한 설명

100 : 테스트/퓨즈 공유핀 200 : 퓨즈

300 : 퓨즈 상태 검출 회로 400, 700 : 플립플롭

500 : 부정논리합 게이트 600 : 고전압용 인버터

상기 목적을 달성하기 위한 본 발명은, 집적 회로 카드에서 테스트 핀 및 퓨즈 핀을 공유하기 위한 공유 회로에 있어서, 테스트를 위한 외부 테스트 신호 및 퓨즈를 날리기 위한 고전압을 인가하는 테스트/퓨즈 공유핀; 고전압이 인가될 때 산화막 유전체가 깨지면서 접지 전원단과 붙어버리는 퓨즈; 상기 퓨즈의 존재 여부에 따라 변화되는 전류의 양을 감지하여 상기 퓨즈의 상태를 검출하기 위한 퓨즈 상태 검출 회로부; 상기 퓨즈 상태 검출 회로부로부터의 출력 신호에 응답하여 셋(set)되거나 리셋 핀을 통해 외부로부터 인가되는 리셋 신호에 응답하여 리셋되는 제1 플립플롭; 상기 테스트/퓨즈 공유핀으로부터 인가되는 외부 테스트 신호와 상기 제1 플립플롭으로부터 출력되는 신호를 입력받아 부정논리합하여 상기 제1 플립플롭이 셋된 상태에서만 상기 외부 테스트 신호를 내부의 테스트 신호로 전달하는 부정논리합 수단; 및 상기 퓨즈를 날리기 위해 상기 테스트/퓨즈 공유핀을 통해 상기 고전압을 가하는 경우 상기 고전압으로 인한 내부 회로의 손상을 방지하한 고전압 차단 회로부를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일실시예에 따른 테스트 핀 및 퓨즈 핀 공유 회로에 대한 구체 회로도이다.

도면에 도시된 바와 같이, 본 발명은 테스트를 위한 외부 테스트 신호 및 퓨즈를 날리기 위한 고전압을 인가하는 테스트/퓨즈 공유핀(100)과, 고전압을 가하면 산화막 유전체가 깨지면서 접지단과 붙어버리는 퓨즈(200)와, 비교기(301)를 내부에 구비하여 상기 퓨즈(200)의 존재 여부에 따라 변화하는 전류의 양을 감지하여 퓨즈가 있는 경우 '1'을, 없어지면 '0'을 각각 출력하기 위한 퓨즈 상태 검출 회로부(300)와, 상기 퓨즈 상태 검출 회로부(300)로부터의 출력 신호에 응답하여 '1'로 셋(set)되거나 리셋 핀을 통해 외부로부터 인가되는 리셋 신호(RST)에 응답하여 '0'으로 리셋(reset)되는 플립플롭(400)과, 상기 테스트/퓨즈 공유핀(100)으로부터 인가되는 외부 테스트 신호와 상기 플립플롭(400)으로부터의 출력 신호를 입력받아부정논리합하여 상기 플립플롭(400)이 셋된 상태에서만 외부 테스트 신호를 내부의 테스트 신호(TEST_IN)로 전달해 주는 부정논리합 게이트(500)와, 퓨즈를 날리기 위해 상기 테스트/퓨즈 공유핀(100)을 통해 고전압이 가해지는 경우 고전압 인가 시 의 내부 회로 손상을 막기 위한 고전압용 인버터(600)와, 데이터 입력단이 VDD에 묶여 있고 클럭단으로 상기 인버터(600)의 출력 신호를 입력받아 데이터 출력단(Q)으로 신호를 내보내는 플립플롭(700)으로 이루어진다.

구체적으로, 퓨즈 상태 검출 회로부(300)는 플립플롭(700)의 데이터 출력단(Q)으로부터 출력되는 신호와 상기 비교기(301)로부터의 출력 신호를 입력받아 부정논리곱하기 위한 부정논리곱 게이트(302)와, 테스트/퓨즈 공유핀(100)을 통해 입력되는 고전압에 응답하여 상기 부정논리곱 게이트(302)의 출력 신호를 래치하기 위한 래치(303)와, 상기 테스트/퓨즈 공유핀(100)과 퓨즈(200) 사이에 연결되며 게이트단으로 상기 래치(303)의 출력 신호를 인가받아 퓨즈(200)를 날리기 위한 고전압을 퓨즈(200)에 인가하는 NMOS 트랜지스터(304)와, 비교기(301)의 비반전 입력단(+)과 퓨즈(200) 사이에 연결되며 게이트단으로 상기 부정논리곱 게이트(302)의 출력 신호를 인가받아 퓨즈(200)가 날아간 경우 접지전원단에 연결되는 NMOS 트랜지스터(305)와, 비교기(301)의 반전 입력단(-)과 접지전원단 사이에 연결되며 게이트단으로 상기 부정논리곱 게이트(302)의 출력 신호를 인가받는 NMOS 트랜지스터(306)와, 비교기(301)로 이루어지며, 그 외 게이트단이 테스트/퓨즈 공유핀(TEST/FUSE) 또는 바이어스 핀(BIAS)에 연결되고 비교기(301)의 출력단과 접지전원 사이에 접속되는 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터와, 지연부를 더 포함한다.

상기 퓨즈(200)는 전도체층과 N+ 확산(diffusion) 영역 사이에 얇은 산화막으로 분리되어 있다. 이 얇은 산화막은 EEPROM(Electrically Erasable Programmable ROM) 메모리 셀을 만드는 데 사용되는 것과 동일한 것이다. 상기 얇은 산화막의 경우 약 20V 정도의 고전압이 가해지면 깨어져서 전도체층과 N+ 층이 접속된다.

이러한 퓨즈(200)의 특성에 따라 퓨즈 상태 검출 회로부(300)에서는 퓨즈(200)의 존재 여부에 따라 비교기(301)의 비반전 입력단(+)과 반전 입력단(-)으로 인가되는 전류량이 달라져 전압의 차이가 발생하게 되고, 이를 비교기(301)를 통해 검출한다. 퓨즈 상태 검출 회로부(300)는 퓨즈(200)가 존재하는 경우, 즉 비교기(301)의 비반전 입력단(+)의 전압이 반전 입력단(-)의 전압 보다 높은 경우에는 '1'을, 퓨즈(200)가 날아가 그 반대의 경우에는 '0'을 각각 출력한다. 이러한 퓨즈 상태 검출 회로부(300)의 출력 신호는 초기화 신호에 의해서만 초기화가 가능한 플립플롭(400)을 변화시키고, 플립플롭(400)의 출력 신호에 응답하여 외부 테스트 신호를 제어한다. 즉, 퓨즈(200)가 존재하는 상태에서는 비교기(301)로부터 '1'의 출력 신호가 나와 플립플롭(400)이 리셋 상태를 계속 유지하여 부정논리합 게이트(50)를 통해 외부 테스트 신호를 내부 테스트 신호(TEST_IN)로 계속 전달하게 되고, 퓨즈(200)가 고전압으로 인해 날아가게 되면 비교기(301)로부터 '0'의 출력 신호가 나와 플립플롭(400)이 셋 상태로 되어 부정논리합 게이트(500)를 통해 테스트/퓨즈 공유 핀(TEST/FUSE)을 통해 인가되는 외부 테스트 신호가 내부 테스트신호(TEST_IN)로 전달되는 것이 차단되게 된다.

한편, 퓨즈(200)를 날리기 위해 사용되는 약 20V 정도의 고전압이 내부 회로에 미칠 손상을 방지하기 위하여 고전압용 트랜지스터로 구성한 인버터(600)를 삽입하여 이를 방지한다.

그리고, 퓨즈(200)를 날리기 위해서 테스트/퓨즈 공유핀(100)에 약 20V 정도의 고전압이 인가되는 데, 이때 부정논리곱 게이트(302)의 출력 신호(N1)가 '0'이 되어야만 래치(303)를 통해 NMOS 트랜지스터(304)가 턴온되어 테스트/퓨즈 공유핀(100)을 통해 인가되는 고전압이 퓨즈(200)에 걸려 퓨즈를 날릴 수 있게 된다.

이를 위해 본 발명은 부정논리곱 게이트(302)의 일입력단과 테스트/퓨즈 공유핀(TEST/FUSE)의 값을 전달하는 인버터(600) 사이에 플립플롭(700)을 삽입하였다. 상기 플립플롭(700)은 데이터 입력단(D)이 VDD에 묶여 있으므로 테스트/퓨즈 공유핀(200)이 2번 이상 '0'에서 '1'로 바뀌어야만 데이터 출력단(Q)이 '1'로 바뀔 수 있고, 이때 노드(N1)가 '0'으로 변하게 되어 퓨즈를 날릴 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 테스트 핀 및 퓨즈 핀을 공유하도록 공유 회로를 구성함으로써 IC 카드의 제한된 핀 수로 인한 핀 부족 현상을 해결할 수 있는 효과가 있다.

Claims

집적 회로 카드에서 테스트 핀 및 퓨즈 핀을 공유하기 위한 공유 회로에 있어서,

테스트를 위한 외부 테스트 신호 및 퓨즈를 날리기 위한 고전압을 인가하는 테스트/퓨즈 공유핀;

고전압이 인가될 때 산화막 유전체가 깨지면서 접지 전원단과 붙어버리는 퓨즈;

상기 퓨즈의 존재 여부에 따라 변화되는 전류의 양을 감지하여 상기 퓨즈의 상태를 검출하기 위한 퓨즈 상태 검출 회로부;

상기 퓨즈 상태 검출 회로부로부터의 출력 신호에 응답하여 셋(set)되거나 리셋 핀을 통해 외부로부터 인가되는 리셋 신호에 응답하여 리셋되는 제1 플립플롭;

상기 테스트/퓨즈 공유핀으로부터 인가되는 외부 테스트 신호와 상기 제1 플립플롭으로부터 출력되는 신호를 입력받아 부정논리합하여 상기 제1 플립플롭이 셋된 상태에서만 상기 외부 테스트 신호를 내부의 테스트 신호로 전달하는 부정논리합 수단; 및

상기 퓨즈를 날리기 위해 상기 테스트/퓨즈 공유핀을 통해 상기 고전압을 가하는 경우 상기 고전압으로 인한 내부 회로의 손상을 방지하한 고전압 차단 회로부

를 포함하여 이루어지는 공유 회로.
제 1 항에 있어서, 상기 퓨즈 상태 검출 회로부는,

상기 퓨즈가 존재할 때 제1 레벨 신호를, 상기 퓨즈가 날아가 존재하지 않을 때 제2 레벨 신호를 각각 출력하는 것을 특징으로 하는 공유 회로.
제 1 항에 있어서, 상기 고전압 차단 회로부는,

고전압용 트랜지스터로 구성되는 인버터를 포함하여 이루어지는 공유 회로.
제 1 항에 있어서,

데이터 입력단이 전원공급단(VDD)에 연결되고, 클럭단이 상기 테스트/퓨즈 공유핀에 연결되어 상기 테스트/퓨즈 공유핀을 통해 인가되는 신호가 2번 이상 제1 레벨 신호에서 제2 레벨 신호로 천이되는 경우에 데이터 출력단으로 상기 제2 레벨 신호를 내보내기 위한 제2 플립플롭

을 더 포함하여 이루어지는 공유 회로.
제 4 항에 있어서, 상기 퓨즈 상태 검출 회로부는,

비반전 입력단 및 반전 입력단

상기 퓨즈의 존재 여부에 따라 변하는 비반전 입력단(+) 및 반전 입력단(-)의 전압차를 비교 동작으로 검출하여 상기 퓨즈 상태 검출 회로부의 출력 신호를 출력하는 비교 수단;

상기 제2 플립플롭의 데이터 출력단으로부터 출력되는 신호와 상기 비교 수단으로부터의 출력 신호를 입력받아 부정논리곱하기 위한 부정논리곱 수단;

상기 테스트/퓨즈 공유핀을 통해 입력되는 상기 고전압에 응답하여 상기 부정논리곱 수단의 출력 신호를 래치하기 위한 래치 수단;

상기 테스트/퓨즈 공유핀과 상기 퓨즈 사이에 연결되며 게이트단으로 상기 래치 수단의 출력 신호를 인가받아 상기 고전압을 상기 퓨즈에 인가하는 제1 NMOS 트랜지스터;

상기 비교 수단의 비반전 입력단(+)과 상기 퓨즈 사이에 연결되며 게이트단으로 상기 부정논리곱 수단의 출력 신호를 인가받아 상기 퓨즈가 날아간 경우 접지전원단에 연결되는 제2 NMOS 트랜지스터; 및

상기 비교 수단의 반전 입력단(-)과 접지전원단 사이에 연결되며 게이트단으로 상기 부정논리곱 수단의 출력 신호를 인가받는 제3 NMOS 트랜지스터

를 포함하여 이루어지는 공유 회로.