JPH08233913A - テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】ピン数を削減するために外付け部品を取り込ん
でもテスト信号出力端子や切換信号入力端子などを必要
とせず、ピン数の削減を図る。 【構成】通常使用時に一定電圧が出力されている端子を
有する半導体集積回路において、前述の端子が一時的に
高電位または低電位となったことを記憶保持する保持回
路と、保持回路の出力によって通常信号とテスト用信号
を切り換えるアナログスイッチを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテスト回路に関し、特に
半導体装置のテスト回路に関する。

【０００２】

【従来の技術】第１の従来技術の例を図１０に示す。図
１０を参照すると、第１の従来のテスト回路２０１は、
入力が入力端子５に接続され出力が第１の外付け結合コ
ンデンサ接続端子３３に接続された第１の被試験回路１
１と、入力が第２の外付けコンデンサ接続端子３４に接
続され出力が出力端子６に接続された第２の被試験回路
１２と、基準電流設定端子４に接続され被試験回路１１
および１２のそれぞれを動作させるための基準電流発生
回路７とから構成されている。この従来のテスト回路お
いては被試験回路１１，１２ともにその入力と出力は端
子に接続されており、テスト回路２０１を用いた試験は
容易に実施できるのは周知である。

【０００３】しかし、図１０に示す第１の従来のテスト
回路２０１は、外付け素子３２が必要であり、最近では
外付け素子３２をテスト回路２０１の内部に取り込むこ
とが要求されている。これは、外付け素子を削減するこ
とによってコストダウンを図り、同時にテスト回路２０
１のピン数を削減し空いたピンを他の用途に用いたり、
より小型のパッケージにテスト回路２０１を収めること
で取付面積を削減したりするためである。

【０００４】図１１に外付け素子をテスト回路に取り込
んだ第２の従来技術の例を示す。図１１を参照すると、
テスト回路２０２は、入力が入力端子５に接続され出力
が第２の被試験回路の入力に接続された第１の被試験回
路１１と、出力が出力端子６に接続された第２の被試験
回路１２と、第１の被試験回路１１の出力をバッファ１
４を介して外部に出力するためのテスト信号出力端子３
５と基準電流設定端子４に接続され被試験回路１１およ
び１２のそれぞれを動作させるための基準電流発生回路
７とから構成されている。

【０００５】この第２の従来のテスト回路においてはテ
スト信号出力端子３５を設けるピンが必要となるため外
付け素子を内部に取り込む効果が半減してしまう。

【０００６】図１２にテスト信号出力端子を省略した第
３の従来技術のテスト回路を示す。図１２のテスト回路
２０３は、入力が入力端子５に接続され出力がバッファ
１４の入力に接続された第１の被試験回路１１と、出力
がアナログスイッチ１５に接続された第２の被試験回路
１２と、バッファ１４の出力と第２の被試験回路１２の
出力のどちらか一方を選択して出力端子６に出力するた
めのアナログスイッチ１５と、アナログスイッチ１５を
切り換えるための切換信号入力端子３６と、基準電流設
定端子４に接続され被試験回路１１および１２のそれぞ
れを動作させるための基準電流発生回路７とから構成さ
れている。

【０００７】本従来例においては切換信号入力端子３６
を設けるためのピンが必要となるため外付け素子を内部
に取り込む効果が半減してしまう。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
テスト回路（２０１〜２０３）は、ピン数を削減するた
めに外付け部品を取り込んでもテスト信号出力端子や切
換信号入力端子などの制御端子が必要となるためピン数
を削減できない問題があった。

【０００９】

【課題を解決するための手段】本発明のテスト回路は、
第１の入力信号を受ける第１の端子を介して前記第１の
入力信号を入力する第１の被試験回路と、この第１の被
試験回路の出力を受ける第２の被試験回路と、前記第１
および第２の被試験回路のそれぞれの動作状態を制御し
この制御状態を第２の端子を介して出力する動作状態制
御手段と、前記第１の被試験回路および前記第２の被試
験回路の出力のそれぞれのいずれか一方を選択するスイ
ッチ手段とを有するテスト回路において、前記第２の端
子を介して一時的に高電位または低電位なる制御信号を
記憶保持する記憶保持手段と、この記憶保持手段の第１
の出力により前記スイッチ手段を制御して前記第１の被
試験回路の出力または前記第２の被試験回路の出力を出
力して通常動作状態およびテスト動作状態のどちらか一
方を選択する構成である。

【００１０】また、本発明の他のテスト回路は、第１の
入力信号を受ける第１の端子を介して前記第１の入力信
号を入力する第１の被試験回路と、この第１の被試験回
路の出力および前記第１の入力信号のいずれか一方を選
択するスイッチ手段と、このスイッチ手段の出力を受け
る第２の被試験回路と、前記第１および第２の被試験回
路のそれぞれの動作状態を制御しこの制御状態を第２の
端子を介して出力する動作状態制御手段とを有するテス
ト回路において、前記第２の端子を介して一時的に高電
位または低電位なる制御信号を記憶保持する記憶保持手
段と、この記憶保持手段の第１の出力により前記スイッ
チ手段を制御して前記第１の被試験回路の出力または前
記第２の被試験回路の出力を出力して通常動作状態およ
びテスト動作状態のどちらか一方を選択する構成であ
る。

【００１１】また、本発明のテスト回路は、前記第１の
被試験回路の出力および前記動作状態制御手段の前記第
１および第２の被試験回路のそれぞれの動作を制御する
信号とは異なる制御信号のいずれか一方を選択する第２
のスイッチ手段を有し前記記憶保持手段の前記第１の出
力とは異なる第２の出力で前記第２のスイッチ手段を制
御する構成とすることもできる。

【００１２】また、本発明のテスト回路の前記記憶保持
手段は、前記動作状態制御手段の出力レベルより高いし
きい値を有する論理回路を備える構成とすることもで
き、また本発明のテスト回路の前記記憶保持手段は、Ｄ
タイプフリップフロップまたはサイリスタを備える構成
とすることもできる。

【００１３】

【実施例】図１に本発明の第１の実施例のテスト回路の
構成図を示す。

【００１４】この実施例のテスト回路１０１は、入力が
入力端子５に接続され出力がバッファ１４の入力と第２
の被試験回路１２の入力に接続された第１の被試験回路
１１と、出力がアナログスイッチ１５に接続された第２
の被試験回路１２と、バッファ１４の出力と第２の被試
験回路１２の出力のどちらか一方を選択して出力端子６
に出力するためのアナログスイッチ１５と、基準電流設
定端子４に接続され被試験回路を動作させるための基準
電流発生回路７とを有するのは第３の従来技術のテスト
回路と同一でその構成要素には同一参照符号が付してあ
る。

【００１５】さらに本実施例のテスト回路１０１は、入
力が基準電流設定端子４に接続されスレッショルド電圧
を高く設定した入力バッファ８と、クロック入力がイン
バータ８の出力に接続されデータ入力が電源に接続され
たＤタイプフリップフロップ９と、Ｄタイプフリップフ
ロップ９をリセットするリセット信号発生回路１０とを
備える。

【００１６】図２にこの実施例が備える基準電流発生回
路７とスレッショルド電圧を高く設定したインバータ８
の具体的な構成例を示す。基準電圧源２２は、例えば、
バンドギャップ回路などで構成され、一般的にはＶｒ＝
１．２Ｖ程度の電圧を発生する。

【００１７】図２を参照すると、基準電流発生回路７
は、基準電圧源２２で発生した電圧がダイオード２１を
介してＮＰＮトランジスタ１９のベースに印加される。
ＮＰＮトランジスタ１９のコレクタはトランジスタ３９
およびトランジスタ４０およびトランジスタ４１で構成
されるカレントミラー回路を介して被試験回路１１およ
び１２の基準電流を供給する。また、ＮＰＮトランジス
タ１９のエミッタは基準電流設定端子４に接続されてい
る。したがって、基準電流設定端子４の電圧Ｖｒｅｆ
は、 となる。ただし、Ｖｒは基準電圧源２２の電圧で１．２
Ｖ程度となるのが一般的である。Ｖｆはダイオード２１
の順方向電圧、ＶｂｅはＮＰＮトランジスタ１９のベー
ス−エミッタ間電圧で、Ｖｒ、ＶｂｅともにＰＮ接合で
あるのでＶｒ≒Ｖｂｅとなる。

【００１８】ダイオード２１はＮＰＮトランジスタ１９
のＶｂｅの温度特性を打ち消して基準電流設定端子４の
電圧の温度依存性をなくす。

【００１９】基準電流設定端子４に外付け抵抗３を接続
すると、ＮＰＮトランジスタ１９のエミッタから基準電
流設定端子４を介して抵抗３に電流が流れ、この電流が
ＮＰＮトランジスタ１９のコレクタから各回路に供給さ
れる。この電流Ｉｒは、 Ｉｒ＝Ｖｒ／Ｒ……（２） で与えられる。ここでＲは外付け抵抗３の抵抗値であ
る。たとえばＲ＝１０ＫΩのとき、ｒ＝１．２Ｖ／１０
ＫΩ＝１２０μＡとなる。

【００２０】一方、基準電流設定端子４には入力スレッ
ショルド電圧を高く設定したインバータ８が接続されて
いる。図２に示すインバータ８を構成するＮｃｈＭＯＳ
トランジスタ２４はソースとＧＮＤ間にダイオード２５
を備える。

【００２１】これにより、ＮｃｈＭＯＳトランジスタ２
４は、 Ｖｏｎ＝Ｖｔｎ＋Ｖｆ……（３） で与えられる電圧Ｖｏｎ以上の電圧でないと導通しな
い。ここで、ＶｔｎはＮｃｈＭＯＳトランジスタのスレ
ッショルド電圧、Ｖｆはダイオード２５の順方向電圧で
ある。Ｖｔｎ＝１Ｖ、Ｖｆ＝０．７ＶとするとＶｏｎは
１．７Ｖとなり、ＮＰＮトランジスタ１９のエミッタ電
圧すなわち基準電流設定端子４の電圧Ｖｒよりも高く、
ＮｃｈＭＯＳトランジスタ２４はＯＮしない。したがっ
て、このような状態ではインバータ８の出力はＨレベル
となる。

【００２２】次に、スイッチ３７を介して基準電流設定
端子４が電圧Ｖｃｃに接続された場合の基準電流発生回
路７の動作は、外付け抵抗３には電圧Ｖｃｃが直接印加
されるためにＶｃｃ／Ｒ＝５００μＡの電流が流れ、Ｎ
ＰＮトランジスタ１９はエミッタの電位（＝Ｖｃｃ）が
ベースの電位（＝Ｖｒｅｆ＋Ｖｆ）よりも高くなるため
カットオフし、ＮＰＮトランジスタ１９のコレクタ電流
は０となる。また、インバータ８の入力はオン電圧Ｖｏ
ｎを超えるためＮｃｈＭＯＳトランジスタ２４が導通し
インバータ８の出力はＬレベルとなる。

【００２３】次に、図３を参照して本発明の第１の実施
例の動作を説明する。

【００２４】まず、リセット信号発生回路１０によって
Ｄタイプフリップフロップ９の出力ＱがリセットされＬ
レベルとなる。これにより試験されるテスト回路１０１
はテスト動作でない通常動作となる。すなわち、アナロ
グスイッチ１５は第２の被試験回路１２の出力を選択
し、被試験回路１２の出力がアナログスイッチ１５を介
して出力端子６に出力され、基準電流設定端子４にはＶ
ｒｅｆの電圧が出力されており、外付け抵抗３によって
決まる電流Ｉｒが基準電流発生回路を介して各回路の供
給され、インバータ８の入力がＶｏｎに達しないためイ
ンバータ８の出力はＨレベルとなっている状態である。

【００２５】次に、基準電流設定端子４に電圧Ｖｃｃが
印加されるとインバータ８の出力はＬレベルとなりＤタ
イプフリップフロップ９の出力ＱはＨレベルとなる。こ
のため、アナログスイッチ１５は第１の被試験回路１１
の出力を選択し、被試験回路１１の出力がアナログスイ
ッチ１５を介して出力端子６に出力される。但し、この
時は基準電流設定端子４に電圧Ｖｃｃが印加されている
ため前述したように基準電流発生回路７は動作しておら
ず、被試験回路を含めテスト回路１０１の各回路は動作
していない。その後、基準電流設定端子４に印加されて
いた電圧Ｖｃｃが解除されると試験されるテスト回路１
０１はテストモードとなる。

【００２６】すなわち、基準電流設定端子４には電圧Ｖ
ｒｅｆが再び出力され外付け抵抗３によって決まる電流
Ｉｒが基準電流発生回路７を介して各回路に供給され被
試験回路を含めテスト回路１０１の各回路は通常の動作
をおこなう。その一方でＤタイプフリップフロップ９の
出力ＱはＨレベルのままとなるのでアナログスイッチ５
はバッファ１４の出力を選択し、被試験回路１１の出力
がバッファ１４およびアナログスイッチ１５を介して出
力端子６に出力される。

【００２７】さらにその後、リセット信号発生回路１０
によってＤタイプフリップフロップ９の出力Ｑがリセッ
トされると試験されるテスト回路１０１は通常動作に復
帰する。

【００２８】なお、ここで述べたリセット信号発生回路
１０はパワーオンリセットあるいはその他適当な信号を
用いることができる。

【００２９】次に、本発明の第２の実施例について説明
する。

【００３０】図４に本発明の第２の実施例の回路構成を
示す。図４を参照すると、この実施例のテスト回路１０
２は、入力が入力端子５に接続され出力がアナログスイ
ッチ１５に接続された第１の被試験回路１１と、出力が
出力端子６に接続され入力がアナログスイッチ１５に接
続された第２の被試験回路１２と、入力が入力端子５に
接続され出力がアナログスイッチ１５に接続されたバッ
ファ１４と、バッファ１４の出力と第１の被試験回路１
１の出力のどちらか一方を選択して第２の被試験回路１
２に入力するためのアナログスイッチ１５と、基準電流
設定端子４に接続され被試験回路を動作させるための基
準電流発生回路７と、入力が基準電流設定端子４に接続
されスレッショルド電圧を高く設定した入力バッファ８
と、クロック入力がインバータ８の出力に接続されデー
タ入力が電源に接続されたＤタイプフリップフロップ９
より構成されている。

【００３１】本実施例の動作のテストモード時には、第
２の被試験回路１２の入力を切り換えて入力端子５から
直接に信号を入力し第２の被試験回路１２の試験を容易
にしている。それ以外の動作は第１の実施例の動作と同
一なのでその詳細な説明は省略する。

【００３２】次に、本発明の第３の実施例について説明
する。

【００３３】図５は本発明の第３の実施例の回路構成を
示す。本実施例は、前述の第１の実施例においてＤタイ
プフリップフロップを用いる代わりにサイリスタ１６を
用いその他の構成は第１の実施例の構成と同一で同一構
成要素には同じ参照符号を付して図示してある。

【００３４】次に、この第３の実施例の動作を説明す
る。

【００３５】サイリスタ１６のアノード−カソード間が
導通していない場合、インバータ１８の入力は抵抗１７
によってＨレベルとなり、インバータ１８の出力はＬレ
ベルとなる。ここで基準電流設定端子４に電圧Ｖｃｃが
印加されるとインバータ８を介してサイリスタ１６のト
リガ入力にＬレベルが印加されサイリスタ１６のアノー
ド−カソード間が導通する。このため抵抗１７に電圧降
下が発生し、インバータ１８の入力はＬレベルとなり出
力１３はＨレベルとなり、アナログスイッチ１５が切り
換えられて第１の被試験回路１１の出力がバッファ１４
を介して出力端子６より出力される。

【００３６】その他の動作は前述の第１の実施例と同様
であるので説明は省略する。

【００３７】本実施例ではサイリスタを用いることによ
り、第１の実施例に比べて素子数を削減することができ
る。

【００３８】次に、本発明の第４の実施例を説明する。

【００３９】本発明の第４の実施例の回路構成を示す図
６を参照すると、本実施例のテスト回路１０４は、入力
が入力端子５に接続され出力がバッファ１４の入力と第
２の被試験回路１２の入力に接続された第１の被試験回
路１１と、出力がアナログスイッチ１５に接続された第
２の被試験回路１２と、バッファ１４の出力と基準電流
発生回路の出力を選択するためのアナログスイッチ２７
と、アナログスイッチ２７の出力と第２の被試験回路の
出力を選択して出力端子６より外部に出力するためのア
ナログスイッチ１５と、基準電流設定端子４に接続され
被試験回路を動作させるための基準電流発生回路７と、
入力が基準電流設定端子４に接続されスレッショルド電
圧を高く設定した入力バッファ８と、クロック入力がイ
ンバータ８の出力に接続され出力Ｑ０がアナログスイッ
チ２７の切換信号端子に出力Ｑ１がアナログスイッチ１
５の切換信号端子に接続された２ビットのカウンタ２６
より構成されている。

【００４０】本実施例は、基準電流設定端子４に複数回
電圧Ｖｃｃを印加することによってカウンタ２６の出力
を任意に設定することができるためアナログスイッチ１
５および２７を自由に切り換えることができる。

【００４１】本実施例では、基準電流設定端子４にＶｃ
ｃを２回印加することで出力端子６には第一の被試験回
路１１の出力がバッファ１４およびアナログスイッチ２
７およびアナログスイッチ１５を介して出力される。さ
らに基準電流設定端子４にＶｃｃをもう１回印加するこ
とで出力端子６には基準電流発生回路の出力がアナログ
スイッチ１５を介して出力される。本実施例は、基準電
流設定端子４に複数回電圧Ｖｃｃを印加することによっ
てカウンタ２６の出力を任意に設定し、複数の信号を出
力することができるので、テスト回路は被試験回路の出
力だけでなく基準電流のように集積回路の内部の任意の
信号を出力することができる。

【００４２】次に、本発明の第５の実施例について説明
する。図７は、本発明の第５の実施例の回路構成を示
す。

【００４３】この実施例のテスト回路１０５は、入力が
入力端子５に接続され出力がアナログスイッチ２７に接
続された第１の被試験回路１１と、出力がアナログスイ
ッチ１５に接続され入力がアナログスイッチ２７に接続
された第２の被試験回路１２と、バッファ１４の出力と
第２の被試験回路１２の出力を選択するためのアナログ
スイッチ１５と、入力端子５からの信号と第１の被試験
回路１１の出力を選択して第２の被試験回路１２に入力
するためのアナログスイッチ２７と、基準電流設定端子
４に接続され被試験回路を動作させるための基準電流発
生回路７と、入力が基準電流設定端子４に接続されスレ
ッショルド電圧を高く設定した入力バッファ８と、クロ
ック入力がインバータ８の出力に接続され出力Ｑ０がア
ナログスイッチ２７の切換信号端子に出力Ｑ１がアナロ
グスイッチ１５の切換信号端子に接続された２ビットの
カウンタ２６より構成されている。

【００４４】次にこの実施例の動作を説明する。この実
施例は、基準電流設定端子４に電圧Ｖｃｃを１回印加す
ることで入力端子５の信号がアナログスイッチ２７を介
して第２の被試験回路に印加され、第２の被試験回路の
出力はアナログスイッチ１５を介して出力端子６より出
力される。さらに基準電流設定端子４に電圧Ｖｃｃをも
う１回印加することで第１の被試験回路１１の出力がバ
ッファ１４およびアナログスイッチ１５を介して出力端
子６より出力される。

【００４５】この実施例のテスト回路は信号を出力する
だけでなく外部から被試験回路に信号を入力することも
でき、入出力を任意に組み合わせることが可能である。

【００４６】次に、本発明の第６の実施例について説明
する。

【００４７】図８に本発明の第６の実施例の回路構成を
示す。

【００４８】この実施例のテスト回路１０６は、入力が
入力端子５に接続された第１の被試験回路１１と、入力
が第１の被試験回路１１の出力に接続された第２の被試
験回路１２と、入力が第２の被試験回路１２の出力に接
続された第３の被試験回路２８と、入力が第１の被試験
回路１１の出力に接続されたバッファ１４と、入力が第
２の被試験回路１２の出力に接続されたバッファ２９
と、バッファ１４の出力とバッファ２９の出力を選択す
るためのアナログスイッチ１５と、アナログスイッチ２
７からの信号と第３の被試験回路２８の出力を選択して
出力端子６に出力するためのアナログスイッチ１５と、
基準電流設定端子４に接続され被試験回路を動作させる
ための基準電流発生回路７と、入力が基準電流設定端子
４に接続されスレッショルド電圧を高く設定した入力バ
ッファと、クロック入力がインバータ８の出力に接続さ
れＱ０がアナログスイッチ２７の切換信号端子にＱ１が
アナログスイッチ１５の切換信号端子に接続された２ビ
ットのカウンタ２６より構成されている。

【００４９】本実施例における動作は、基準電流設定端
子４にＶｃｃを２回印加することで第２の被試験回路１
２の出力がバッファ２９およびアナログスイッチ２７お
よびアナログスイッチ１５を介して出力端子６より外部
に出力される。さらにＶｃｃをもう１回印加することで
第１の被試験回路１１の出力がバッファ１４およびアナ
ログスイッチ２７およびアナログスイッチ１５を介して
出力端子６より出力される。

【００５０】この実施例のテスト回路１０６は、第２の
被試験回路１２のように試験されるテスト回路の内部に
あって外部とは直接に入力や出力の信号のやり取りの無
い被試験回路を試験する場合にも有効である。

【００５１】次に、本発明の第７の実施例について説明
する。

【００５２】図９に本発明の第７の実施例を示す。本実
施例のテスト回路１０７は、入力が入力端子５−ａ，５
−ｂ，…，５−ｎに接続され出力が出力端子６−ａ，６
−ｂ，…，６−ｎに接続された第１，第２，…第ｎの被
試験回路ブロック２−ａ，２−ｂ，２−ｎと、基準電流
設定端子４に接続され被試験回路を動作させるための基
準電流発生回路７と、入力が基準電流設定端子４に接続
されスレッショルド電圧を高く設定した入力バッファ８
と、クロック入力がインバータ８の出力に接続されＱ
０，Ｑ１，…Ｑｎが第１，第２，…第ｎの被試験回路ブ
ロック２−ａ，２−ｂ，２−ｎに接続されたｎビットの
カウンタ３１より構成されている。

【００５３】本実施例においてはｎビットカウンタ３１
を用いることで基準電流設定端子４に複数回電圧Ｖｃｃ
を印加することによって最大２のｎ乗の信号を切り換え
て試験することができる。

【００５４】

【発明の効果】以上説明したように本発明によれば、ピ
ン数を削減するために外付け部品を取り込んでもテスト
信号出力端子や切換信号入力端子が不要で、ピン数の削
減を図ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のテスト回路のブロック
図である。

【図２】図１に示す本発明の第１の実施例のテスト回路
の基準電流発生回路と高スレッショルド電圧インバータ
の構成例である。

【図３】本発明の第１の実施例のテスト回路の動作を説
明するためのタイムチャートである。

【図４】本発明の第２の実施例のテスト回路のブロック
図である。

【図５】本発明の第３の実施例のテスト回路のブロック
図である。

【図６】本発明の第４の実施例のテスト回路のブロック
図である。

【図７】本発明の第５の実施例のテスト回路のブロック
図である。

【図８】本発明の第６の実施例のテスト回路のブロック
図である。

【図９】本発明の第７の実施例のテスト回路のブロック
図である。

【図１０】第１の従来のテスト回路のブロック図であ
る。

【図１１】第２の従来のテスト回路のブロック図であ
る。

【図１２】第３の従来のテスト回路のブロック図であ
る。

【符号の説明】

１ 被試験ＩＣ ２ 被試験回路ブロック ２−ａ 第１の被試験回路 ２−ｂ 第２の被試験回路 ２−ｎ 第ｎの被試験回路 ３ 基準電流設定用外付け抵抗 ４ 基準電流設定端子 ５ 信号入力端子 ５−ａ 第１の入力信号端子 ５−ｂ 第２の入力信号端子 ５−ｎ 第ｎの入力信号端子 ６ 信号出力端子 ６−ａ 第１の出力信号端子 ６−ｂ 第２の出力信号端子 ６−ｎ 第ｎの出力信号端子 ７ 基準電流発生回路 ８ 高スレッショルド電圧インバータ ９ Ｄタイプフリップフロップ １０ リセット信号発生回路 １１ 第１の被試験回路 １２ 第２の被試験回路 １３ 第１のテスト信号 １４ 第１のバッファ １５ 第１のアナログスイッチ １６ サイリスタ １７ 負荷抵抗 １８ インバータ １９ ＮＰＮトランジスタ ２０ 抵抗 ２１ ダイオード ２２ 基準電圧源 ２３ ＰチャネルＭＯＳトランジスタ ２４ ＮチャネルＭＯＳトランジスタ ２５ ダイオード ２６ ２ビットカウンタ ２７ 第２のアナログスイッチ ２８ 第３の被試験回路 ２９ 第２のバッファ ３０ 第２のテスト信号 ３１ ｎビットカウンタ ３２ 外付け結合コンデンサ ３３ 第１の外付け結合コンデンサ接続端子 ３４ 第２の外付け結合コンデンサ接続端子 ３５ テスト信号出力端子 ３６ テスト信号入力端子 ３７ 高電位印加用スイッチ ３８ 第ｎのテスト信号 ３９，４０，４１ バイポーラトランジスタ １０１〜１０７，２０１〜２０３ テスト回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号を受ける第１の端子を介
   して前記第１の入力信号を入力する第１の被試験回路
   と、この第１の被試験回路の出力を受ける第２の被試験
   回路と、前記第１および第２の被試験回路のそれぞれの
   動作状態を制御しこの制御状態を第２の端子を介して出
   力する動作状態制御手段と、前記第１の被試験回路およ
   び前記第２の被試験回路の出力のそれぞれのいずれか一
   方を選択するスイッチ手段とを有するテスト回路におい
   て、 前記第２の端子を介して一時的に高電位または低電位な
   る制御信号を記憶保持する記憶保持手段と、この記憶保
   持手段の第１の出力により前記スイッチ手段を制御して
   前記第１の被試験回路の出力または前記第２の被試験回
   路の出力を出力して通常動作状態およびテスト動作状態
   のどちらか一方を選択することを特徴とするテスト回
   路。
2. 【請求項２】 第１の入力信号を受ける第１の端子を介
   して前記第１の入力信号を入力する第１の被試験回路
   と、この第１の被試験回路の出力および前記第１の入力
   信号のいずれか一方を選択するスイッチ手段と、このス
   イッチ手段の出力を受ける第２の被試験回路と、前記第
   １および第２の被試験回路のそれぞれの動作状態を制御
   しこの制御状態を第２の端子を介して出力する動作状態
   制御手段とを有するテスト回路において、 前記第２の端子を介して一時的に高電位または低電位な
   る制御信号を記憶保持する記憶保持手段と、この記憶保
   持手段の第１の出力により前記スイッチ手段を制御して
   前記第１の被試験回路の出力または前記第２の被試験回
   路の出力を出力して通常動作状態およびテスト動作状態
   のどちらか一方を選択することを特徴とするテスト回
   路。
3. 【請求項３】 前記第１の被試験回路の出力および前記
   動作状態制御手段の前記第１および第２の被試験回路の
   それぞれの動作を制御する信号とは異なる制御信号のい
   ずれか一方を選択する第２のスイッチ手段を有し前記記
   憶保持手段の前記第１の出力とは異なる第２の出力で前
   記第２のスイッチ手段を制御することを特徴とする請求
   項１または２記載のテスト回路。
4. 【請求項４】 前記記憶保持手段は、前記動作状態制御
   手段の出力信号レベルより高いしきい値を有する論理回
   路を備えることを特徴とする請求項１，２または３記載
   のテスト回路。
5. 【請求項５】 前記記憶保持手段は、Ｄタイプフリップ
   フロップまたはサイリスタを備える請求項１，２，３ま
   たは４記載のテスト回路。