JPH02201180A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路（ＩＣ）の機能及び性能を試験す
るための集積回路試験装置（ＩＣテスタ）に関するもの
である。

〔従来の技術〕

従来、集積回路試験装置の理想的な構成としては、第２
図に示すようなパーピンアーギテクチャ方式によるもの
が考えられている。図示のＫＣテスタは、被験ＩＣ即ち
被測定デバイス（ＤＵＴ）のピン数ｎ（図示例において
はｎ　＝５１２）と同数のそれぞれ本体部１及びテスト
ヘッド（ピンエレクトロニクス）部２よりなるバーピン
テストボードＴＢ＋（１＝１−ｎ）、ＤＵＴを装着する
ＤＵＴボード３、ミニコンピユータ２２及びコントロー
ラ２３等で構成されている。

各バーピンテストボードＴＢ、の本体部！は、インとビ
ット制御回路４、アドレス制御回路５、パターンフォー
マツタ６、タイミング発生器７、サンプリング回路８、
マスク発生器９、データコンパレータ１０、期待値発生
器１１及びメモ１月２等で構成されており、テストヘッ
ド部２は駆動回路１３、ｖ、（ハイレベル電圧）基準電
源１４、■Ｌ（ローレベル電圧）基準電源１５、トライ
ステート出力回路１６、ＤＣ（直流）テスト出力回路１
７、較正出力回路１８、電子負荷回路１９、レベルコン
パレータ２０、ＶＴＨ（スレッシュホルド電圧）基準電
源２１等で構成されている。コントローラ２３はミニコ
ンピユータ２２により設定される各ＤＵＴに応じた試験
プログラムに従い各バーピンテストボードＴＢ、を制御
して、ＯＵＴの各ピンにテストパターン信号を入力させ
、これに対するＤＵＴの応答を期待値と比較する。その
結果はミニコンピユータ２２に取り込まれ、評価が行わ
れる。

しかしながら、このようなバーピンアーキテクチャによ
る理想的構成のＩＣテスタを製品化するのは、バーピン
テストボードＴＢ、の必要数がＤＵＴのピン数に応じて
ｎ大になり（上記例においては５１２枚）、製品が非常
にコメ１−高、大型になるため、現実には不可能である
。そこで、［Ｃテスタの製品コストの低減と小型化を達
成するため、機能に制限を持たせるシェアートリソース
化の方向が考えられてきた。

このシェアートリソース化は、例えばインヒビソトメモ
リ、発生ベクタメモリ、期待値ベクタメモリ、マスクメ
モリ等を縮小することが考えられるが、これらのメモリ
の縮小はテスタの仕様（ユーザが必要とする容量）によ
って決まるものであるから、理想的なバーピンアーキテ
クチャでこのような機能制限を行ってもコスト高、大型
化の問題を基本的に解決することはできない。ＤＣＣス
ス機能の縮小あるいはキャリブレーション（較正）機能
の削除も考えられるが、ＤＣＣスス機能を縮小するとス
ルーブツト（単位時間当たりのＩＣ試験個数）が低くな
るし、キャリブレーション機能を削除するとテスタ自体
の精度が悪くなる。

また、テストヘッドをテスタ本体部と一体化することも
考えられるが、これではウェーハテスト及びファイナル
テスト等における被測定デバイスの形態による汎用性が
小さくなる。さらには、タイミングクロック及びレベル
（ドライバー出力レベル、判定基準レベル）の相数を縮
小する（バーピンアーキテクチャテスタでは１ピン単位
で設定が可能であったものをグループ化して相数を縮小
する）等の機能を縮小することが考えられている。

現在用いられている一般的なＩＣテスタでは、上記の最
後に述べたタイミングクロック及びレベル相をグループ
化し、これらの相数を減らして構成されたものが多く見
られる。このような考え方に基づ＜ＩＣテスタの典型的
な構成の一例を第３図に示す。第３図の例は、それぞれ
ｍ相のタイミングクロックＣＬＫ　、及びレベル出力Ｌ
ｉ（ｊ＝１〜ｍ）を発生するタイミング相部３１及びレ
ベル相部３２をテスタ本体部に設け、ＤＵＴの各ピン毎
のピンエレクトロニクス部３３にデジタルセレクタ３４
及びアナログセレクタ３５を設けて、プログラムにより
試験パターンに応じてデジタルセレクタ３４及びアナロ
グセレクタ３５を制御することによりＤＵＴボードの各
ピンにタイミングクロックＣ１，に、及びレベル出力し
。

を選択的に供給するようになっている。

図から明らかなように、これらのタイミング相部３１及
びレベル相部３２の各相は全てのピンのピンエレクトロ
ニクス部３３に接続されていて、各タイミングクロック
ＣＬに１及びレベル出力し、はいくつかのピンで共通に
使用することができる。このように、第３図の構成のＩ
Ｃテスタにあっては、タイミングクロック及びレベル出
力を相によっていくつかのグループ（図示例においては
ｍグループ）にまとめ、ピン間でリソースを共用するこ
とによって製品コストの低減と小型化を達成しようとし
ている。

〔発明が解決しようとする課題〕

しかしながら、タイミングクロック及びレベル出力相の
グループ化という考え方に基づく上記のような従来技術
の集積回路試験装置においても、試験仕様（ユーザー仕
様）が大きく、タイミングクロック及びレベル出力の相
数が増えると、各ピン用のピンエレクトロニクス部への
配線量が増大しく第３図の例ではｍＸピン数）、タイミ
ング相装置は、被測定デバイス（ＤＵＴ）を装着するＤ
ＵＴボー部及びレベル相部から出力される相を試験パタ
ーンに応じて選択するためのセレクタ回路も大きくなる
結果、ＩＣテスタの装置自体が大型化すると共にコスト
も高くなる。また、特に、タイミングクロックは高速動
作をするため、各タイミングクロック相間の干渉（ピン
数に応じて配線量が増大するため、過密状態になる）と
、ケーブルによる相間のデイレ−時間のずれ（スキュー
）が生じて、【Ｃテスタの精度が低下すると共にテスタ
の設定が困難になる等の問題が生じる。　この発明は、
上記の事情に鑑みなされたもので、その目的はタイミン
グクロック及びレベル出力の相数とピンエレクトロニク
ス部の各ピンの配線本数を減らすことにより各相間の干
渉を抑えることができると共に、セレクタ回路が不要で
、装置の小型化及びコスト低減を達成することが可能な
集積回路試験装置を提供することにある。

〔課題を解決するための手段〕

上記目的達成のため、この発明の集積回路試験ドの所定
のピンに所定の試験パターン信号を入力して、これに対
するＤＵＴの応答出力を所定の期待値と比較し、その結
果に基づき被測定デバイスを評価する集積回路試験装置
において、試験パターン波形が同じＤＵＴボードの入力
ピンをそれぞれグループ化すると共に、そのグループ化
した相数Ｌ（Ｌは正の整数）と同数のタイミングクロッ
クＣ［、に、（ｋ−１〜ｌ）及びレベル出力り、（ｋ＝
ｌ〜Ｌ）をそれぞれ発生するタイミング相部及びレベル
相部を設けると共に、これらのタイミング相部及びレベ
ル相部の出力中それぞれ相対応するタイミングクロック
ＣＬＫｋ及びレベル出力Ｌｋを入力して、上記の如くグ
ループ化されたＤＵＴボードの各グループの入力ピンに
その各グループに対応する波形の試験パターンを供給す
るＬ個のピンエレクトロニクスユニッｈ　ＰＥ、を設け
た構成としたものである。

〔作用〕

上記の構成を有するこの発明の集積回路試験装置にあっ
て、タイミングクロック相及びレベル相の相数りは例え
ば試験用途に応じた仕様によって決定される。このよう
に決定された各相のグループに応じてピンエレクトロニ
クス部はＬ個のピンエレクトロニクスユニットとしてグ
ループ化されており、これらのピンエレクトロニクスユ
ニットをタイミングクロック相及びレベル相の各相の仕
様グループに１対ｌで対応させる。例えば、ピンエレク
トロニクスユニットＰε１によりに＝１の相のタイミン
グクロックＣＬＫ　、及びレベル出力Ｌｋを入力して編
集される試験パターンの波形をその試験パターンに対応
するＤＵＴボードの入力ピングループの各ピンに共通に
入力する。

即ち、このようにグループ化されたピンエレクトロニク
スユニットＰＥ、毎に出力する試験パターンのタイミン
グ、レベルを固定することにより、タイミングクロック
相及びレベル相の選択が不必要になる。そのため、各試
験ピンごとのセレクタ回路が不要となり、タイミングク
ロック相及びレベル相の各相とピンエレクトロニクス部
を結ぶ配線の本数を大幅に減らすことが可能となり、ま
た信号間の干渉を著しく少なくすることができる。

その結果、集積回路試験装置の小型化及びコストの低減
化が達成可能となる。

〔実施例〕

以下、第１図に示すこの発明の集積回路試験装置の一実
施例について説明する。

図示の集積回路試験装置は、タイミング相部４１、レベ
ル相部４２、基準タイミング発生器４３、入出力処理部
４４等よりなる本体部４０、Ｌ個（Ｌは正の整数）のピ
ンエレクトロニクスユニットＰＥ、　（ｋ＝　１〜ｌ）
よりなるピンエレクトロニクス部４５、被測定デバイス
ＤＵＴを装着する［ｌＵＴボード４Ｂ、　　ミニコンビ
エータやパーソナルコンピュータ等のホストコンピュー
タ４７、及びテスタコントローラ４８等で構成されてい
る。ＤＵＴボード４６の入力ピンＰは、同じ波形の試験
パターンで駆動されるピン同士をそれぞれｌグループと
してＬ個のグループにまとめられ、その各グループの入
力ピンは各々の試験パターンを発生するピンエレクトロ
ニクスユニットＰＥ、に共通に接続されている。

本体部４０のタイミング相部４１は基準タイミング発生
器４３からの基準タイミングクロック信号に基づきＬ相
のタイミングクロックＣ１，に、を発生し、ピンエレク
トロニクス部４５のそれぞれ対応する相の各ピンエレク
トロニクスユニットＰＥ、に供給する。

また、レベル相部４２もＬ相のレベル出力り、を発生し
、それぞれ対応する相の各ピンエレクトロニクスユニッ
トＰＥ、に供給する。各ピンエレクトロニクスユニット
ＰＥ、はこれらのタイミングクロックＣＬＫｋ及びレベ
ル出力し１によってそれぞれ所定の波形の試験パターン
を編成し、これらの各試験バタ・−ンを上記の如くまと
められたＯＵＴボード４６のそれぞれ対応するグループ
の入力ピンに共通に供給する。

この集積回路試験装置にあって、テスタコントローラ４
８はホストコンピュータ４７により設定される各ＤＩＪ
Ｔに応じた試験プログラムに従い本体部４０の動作を制
御する。即ち、本体部４０はテスタコントローラ４８の
指令を入出力処理部４４により処理して前述した如くタ
イミング相部４１及びレベル相部４２よりタイミングク
ロックＣ１，に、及びレベル出力し。

を発生させるが、入出力処理部４４は本願発明と直接的
な関係はないので、その詳細な説明は省く。

タイミングクロックＣＬＸ、及びレベル出力り、を入力
して各ピンエレクトロニクスユニットＰＲ，により編成
される各試験パターンはそれぞれＩ）ＵＴボード４６の
各グループの入力ピンに共通に供給され、これらの試験
パターンに対する口ＵＴの応答が出力ピンより各ピンエ
レクトロニクスユニットＰＥ、を介して取り込まれ、入
出力処理部４４でそれぞれ所定の期待値と比較される。

その結果はホストコンピュータ４７に取り込まれ、これ
に基づいてＯＵＴの評価が行われる。

〔発明の効果〕

以上説明したように、この発明の集積回路試験装置は、
試験パターン波形が同じＤＵＴボードの入力ピンをそれ
ぞれグループ化すると共に、そのグループ化した相数１
（１は正の整数）と同数のタイミングクロックＣＬＫｋ
（ｋ＝　１−１）及びレベル出力り、（ｋ＝１−Ｌ’）
をそれぞれ発生するタイミング相部及びレベル相部を設
けると共に、これらのタイミング相部及びレベル相部の
出力中それぞれ相対応するタイミングクロックＣＬに、
及びレベル出力Ｌｋを入力して、上記の如くグループ化
された［ｌＵＴボードの各グループの入力ピンにその各
グループに対応する波形の試験パターンを共通に供給す
るＬ個のピンエレクトロニクスユニットＰＥｋを設けた
ため、従来のシェアートリソース化技術における各ピン
毎のセレクタ回路が不要となり、またタイミングクロッ
ク相及びレベル相の各相とピンエレクトロニクス部を結
ぶ配線の本数を大幅に減らすことができ、従って各相信
号間の干渉を減殺することができる上、装置の小型化及
びコスト削減が達成されると共に、製造過程及び調整過
程の時間が著しく短縮される等の著効を奏し得るもので
ある。

【図面の簡単な説明】

第１図はこの発明による集積回路試験装置の一実施例の
ブロック図、第２図は従来技術のバーピンアーキテクチ
ャ方式による集積回路試験装置の一例のブロック図、第
３図は従来のシェアートリソース方式による集積回路試
験装置の一例の説明図である。 ４０・・・・・・本体部、４１・・・・・・タイミング
相部、４２・・・・・・レベル相部、 ４３・・・・・・基準タイミング発生器、４４・・・・
・・入出力処理部、 ４５・・・・・・ピンエレクトロニクス部、４６・・・
・・・ＤＵＴボード、 ４７・・・・・・ホストコンピュータ、４８・・・・・
・テスタコントローラ、ＯＵＴ・・・・・・被測定デバ
イス、 ＰＥｋ（ｋ＝　ｌ−Ｌ＞・・・・・・ピンエレクトロニ
クスユニット。

Claims (1)

【特許請求の範囲】
1. （１）被測定デバイス（ＤＵＴ）を装着するＤＵＴボー
   ドの所定のピンに所定の試験パターン信号を入力して、
   これに対するＤＵＴの応答出力を所定の期待値と比較し
   、その結果に基づき被測定デバイスを評価する集積回路
   試験装置において、試験パターン波形が同じＤＵＴボー
   ドの入力ピンをそれぞれグループ化すると共に、そのグ
   ループ化した相数ｌ（ｌは正の整数）と同数のタイミン
   グクロックＣＬＫ＿ｋ（ｋ＝１〜ｌ）及びレベル出力Ｌ
   ＿ｋ（ｋ＝１〜ｌ）をそれぞれ発生するタイミング相部
   及びレベル相部を設けると共に、これらのタイミング相
   部及びレベル相部の出力中それぞれ相対応するタイミン
   グクロックＣＬＫ＿ｋ及びレベル出力Ｌ＿ｋを入力して
   、上記の如くグループ化されたＤＵＴボードの各グルー
   プの入力ピンにその各グループに対応する波形の試験パ
   ターンを供給するｌ個のピンエレクトロニクスユニット
   を設けたことを特徴とする集積回路試験装置。