JP2000315773A - 半導体回路のテスト装置およびテスト方法 - Google Patents
半導体回路のテスト装置およびテスト方法Info
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- JP2000315773A JP2000315773A JP11125986A JP12598699A JP2000315773A JP 2000315773 A JP2000315773 A JP 2000315773A JP 11125986 A JP11125986 A JP 11125986A JP 12598699 A JP12598699 A JP 12598699A JP 2000315773 A JP2000315773 A JP 2000315773A
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Abstract
(57)【要約】
【課題】 半導体回路の複数ピンをテスタの１つのピン
に対応させて半導体回路をテストする際に、複数ピンの
なかで活性化されるのは１ピンだけであり、複数ピンを
同時に活性化してテストを行えずテスト効率が悪いとい
う課題があった。 【解決手段】 出力段用電源５，１５、ｎＭＯＳトラン
ジスタ３，１３、ｐＭＯＳトランジスタ４，１４および
グランド１０を直列接続した回路を内蔵する２つのバッ
ファについて、ｎＭＯＳトランジスタ３，１３とｐＭＯ
Ｓトランジスタ４，１４との接続点を互いに短絡してテ
スタの１つの信号ピン３１に接続し、信号ピン３１の電
圧値を検出することで、出力線２および出力線１２の出
力状態を判定する。
に対応させて半導体回路をテストする際に、複数ピンの
なかで活性化されるのは１ピンだけであり、複数ピンを
同時に活性化してテストを行えずテスト効率が悪いとい
う課題があった。 【解決手段】 出力段用電源５，１５、ｎＭＯＳトラン
ジスタ３，１３、ｐＭＯＳトランジスタ４，１４および
グランド１０を直列接続した回路を内蔵する２つのバッ
ファについて、ｎＭＯＳトランジスタ３，１３とｐＭＯ
Ｓトランジスタ４，１４との接続点を互いに短絡してテ
スタの１つの信号ピン３１に接続し、信号ピン３１の電
圧値を検出することで、出力線２および出力線１２の出
力状態を判定する。
Description
【０００１】
【発明の属する技術分野】この発明は、多数の信号ピン
を有する半導体回路を、半導体回路の信号ピン数より少
ないピン数を有するテスタを用いてテストするための半
導体回路のテスト装置およびテスト方法に関する。
を有する半導体回路を、半導体回路の信号ピン数より少
ないピン数を有するテスタを用いてテストするための半
導体回路のテスト装置およびテスト方法に関する。
【０００２】
【従来の技術】半導体回路のテストは、半導体回路の信
号ピン数と同数かそれ以上の信号ピン数を有するテスタ
を用いて、１ピン毎のバッファのＤＣ／ＡＣ特性をテス
トするのが一般的である。しかし、近年、ＬＳＩ化が進
展して、半導体回路が備えるピン数が増加の一途をたど
る現状においては、半導体回路の多ピン化に対応したピ
ン数を有するテスタを用意するには膨大なテストコスト
がかかってしまう。また、テスタのコスト高に対処する
ために、逆に入手可能なテスタのピン数により、半導体
回路のピン数自体が制限される場合もある。
号ピン数と同数かそれ以上の信号ピン数を有するテスタ
を用いて、１ピン毎のバッファのＤＣ／ＡＣ特性をテス
トするのが一般的である。しかし、近年、ＬＳＩ化が進
展して、半導体回路が備えるピン数が増加の一途をたど
る現状においては、半導体回路の多ピン化に対応したピ
ン数を有するテスタを用意するには膨大なテストコスト
がかかってしまう。また、テスタのコスト高に対処する
ために、逆に入手可能なテスタのピン数により、半導体
回路のピン数自体が制限される場合もある。
【０００３】したがって、半導体回路の信号ピン数より
少ないピン数を有するテスタを用いて低コストでテスト
するための半導体回路のテスト装置およびテスト方法が
求められている。
少ないピン数を有するテスタを用いて低コストでテスト
するための半導体回路のテスト装置およびテスト方法が
求められている。
【０００４】図３は、特開昭６０−２６１１４７号公報
に示された従来の半導体回路テスト装置を示す回路図で
ある。図において、５０は半導体集積回路装置、５１は
機能論理部、５２は出力選択制御回路、Ｉ1 ，Ｉ２ ，
…，Ｉｎ は入力信号ピン、ＯＵＴ１ ，ＯＵＴ２ ，
…，ＯＵＴ６ は出力回路、Ｏ１ ，Ｏ２ ，…，Ｏ６ は
出力信号ピン、ＯＡ ，ＯＢ はテスタ用信号ピン、ＳＩ
は出力選択情報入力線、ＯＣは出力選択制御回路制御
線、ｂ１ ，ｂ２ ，ｂ３ は出力回路制御線である。
に示された従来の半導体回路テスト装置を示す回路図で
ある。図において、５０は半導体集積回路装置、５１は
機能論理部、５２は出力選択制御回路、Ｉ1 ，Ｉ２ ，
…，Ｉｎ は入力信号ピン、ＯＵＴ１ ，ＯＵＴ２ ，
…，ＯＵＴ６ は出力回路、Ｏ１ ，Ｏ２ ，…，Ｏ６ は
出力信号ピン、ＯＡ ，ＯＢ はテスタ用信号ピン、ＳＩ
は出力選択情報入力線、ＯＣは出力選択制御回路制御
線、ｂ１ ，ｂ２ ，ｂ３ は出力回路制御線である。
【０００５】ＧＡ は出力回路ＯＵＴ１ ，ＯＵＴ２ お
よびＯＵＴ３ から構成される出力回路グループ、ＧＢ
は出力回路ＯＵＴ４ ，ＯＵＴ５ およびＯＵＴ６ から
構成される出力回路グループである。また、出力回路制
御線ｂ１ は出力回路ＯＵＴ１およびＯＵＴ４ に接続さ
れ、出力回路制御線ｂ２ は出力回路ＯＵＴ２ およびＯ
ＵＴ５ に接続され、出力回路制御線ｂ３ は出力回路Ｏ
ＵＴ３ およびＯＵＴ ６ に接続される。なお、出力回路
ＯＵＴ１ 等はトライ・ステート構造を有し、出力回路
制御線ｂ１ 等により選択されていない場合には高イン
ピーダンス状態となり、選択されていない出力信号ピン
Ｏ１ 等はフローティング状態となる。
よびＯＵＴ３ から構成される出力回路グループ、ＧＢ
は出力回路ＯＵＴ４ ，ＯＵＴ５ およびＯＵＴ６ から
構成される出力回路グループである。また、出力回路制
御線ｂ１ は出力回路ＯＵＴ１およびＯＵＴ４ に接続さ
れ、出力回路制御線ｂ２ は出力回路ＯＵＴ２ およびＯ
ＵＴ５ に接続され、出力回路制御線ｂ３ は出力回路Ｏ
ＵＴ３ およびＯＵＴ ６ に接続される。なお、出力回路
ＯＵＴ１ 等はトライ・ステート構造を有し、出力回路
制御線ｂ１ 等により選択されていない場合には高イン
ピーダンス状態となり、選択されていない出力信号ピン
Ｏ１ 等はフローティング状態となる。
【０００６】次に動作について説明する。出力状態の機
能テストを実施する際には、出力選択情報入力線ＳＩを
介して出力選択情報を出力選択制御回路５２に入力し、
各グループのなかでチェックする出力回路をそれぞれ１
つ選択する。例えば、出力回路グループＧＡ から出力
回路ＯＵＴ２ を選択し、出力回路グループＧＢ から出
力回路ＯＵＴ５ を選択する場合には、出力回路制御線
ｂ２ の電圧レベルのみが変更されて、出力回路グルー
プＧＡ 内では出力回路ＯＵＴ２ に入力される出力信号
のみが出力信号ピンＯ２ を介してテスタ用信号ピンＯ
Ａ に現れるとともに、出力回路グループＧＢ 内では出
力回路ＯＵＴ５ に入力される出力信号のみが出力信号
ピンＯ５ を介してテスタ用信号ピンＯＢ に現れる。
能テストを実施する際には、出力選択情報入力線ＳＩを
介して出力選択情報を出力選択制御回路５２に入力し、
各グループのなかでチェックする出力回路をそれぞれ１
つ選択する。例えば、出力回路グループＧＡ から出力
回路ＯＵＴ２ を選択し、出力回路グループＧＢ から出
力回路ＯＵＴ５ を選択する場合には、出力回路制御線
ｂ２ の電圧レベルのみが変更されて、出力回路グルー
プＧＡ 内では出力回路ＯＵＴ２ に入力される出力信号
のみが出力信号ピンＯ２ を介してテスタ用信号ピンＯ
Ａ に現れるとともに、出力回路グループＧＢ 内では出
力回路ＯＵＴ５ に入力される出力信号のみが出力信号
ピンＯ５ を介してテスタ用信号ピンＯＢ に現れる。
【０００７】テストを実行する際には、通常どおりテス
トパターンを入力して、例えば最初に出力回路ＯＵＴ
１ およびＯＵＴ４ を選択して出力状態をチェックす
る。次に、出力選択制御回路５２を用いて選択される出
力回路を出力回路ＯＵＴ２ およびＯＵＴ５ に切り換え
るとともに再び同じ入力パターンを入力して出力状態を
チェックする。最後に、同様にして出力回路ＯＵＴ３
およびＯＵＴ６ の出力状態をチェックする。すなわ
ち、３回同じテストパターンの入力を繰り返して、出力
選択制御回路５２により順次出力回路を切り換えること
で、全出力状態をチェックすることができる。
トパターンを入力して、例えば最初に出力回路ＯＵＴ
１ およびＯＵＴ４ を選択して出力状態をチェックす
る。次に、出力選択制御回路５２を用いて選択される出
力回路を出力回路ＯＵＴ２ およびＯＵＴ５ に切り換え
るとともに再び同じ入力パターンを入力して出力状態を
チェックする。最後に、同様にして出力回路ＯＵＴ３
およびＯＵＴ６ の出力状態をチェックする。すなわ
ち、３回同じテストパターンの入力を繰り返して、出力
選択制御回路５２により順次出力回路を切り換えること
で、全出力状態をチェックすることができる。
【０００８】
【発明が解決しようとする課題】従来の半導体回路のテ
スト装置は以上のように構成されているので、グループ
における複数のピンのなかで活性化されるのは１ピンだ
けであり、複数ピンを同時に活性化してテストを行うこ
とができず、テスト効率が悪いという課題があった。
スト装置は以上のように構成されているので、グループ
における複数のピンのなかで活性化されるのは１ピンだ
けであり、複数ピンを同時に活性化してテストを行うこ
とができず、テスト効率が悪いという課題があった。
【０００９】また、選択されていない被測定ピンを高イ
ンピーダンス状態におく必要があり、このために出力回
路をトライ・ステート構造を有するように構成する必要
があって装置構成が複雑になるという課題があった。
ンピーダンス状態におく必要があり、このために出力回
路をトライ・ステート構造を有するように構成する必要
があって装置構成が複雑になるという課題があった。
【００１０】さらに、上記の半導体回路のテスト装置で
は、テスタの出力用信号ピン数を削減できるのみで、テ
スタの入力用信号ピン数を削減することができないとい
う課題があった。
は、テスタの出力用信号ピン数を削減できるのみで、テ
スタの入力用信号ピン数を削減することができないとい
う課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、複数ピンを同時に活性化してテス
トを行うことができる比較的構造が簡単な半導体回路の
テスト装置および該装置を用いたテスト方法を得ること
を目的とする。
めになされたもので、複数ピンを同時に活性化してテス
トを行うことができる比較的構造が簡単な半導体回路の
テスト装置および該装置を用いたテスト方法を得ること
を目的とする。
【００１２】また、この発明は、テスタの入出力用信号
ピン数を削減することができる半導体回路のテスト装置
および該装置を用いたテスト方法を得ることを目的とす
る。
ピン数を削減することができる半導体回路のテスト装置
および該装置を用いたテスト方法を得ることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明に係る半導体回
路のテスト装置は、電圧源、ゲートがテスト対象の半導
体回路の出力線に接続され抵抗値が可変であるプルアッ
プ抵抗を有する第１の半導体スイッチ、ゲートがテスト
対象の半導体回路の出力線に接続され抵抗値が可変であ
るプルダウン抵抗を有する第２の半導体スイッチ、およ
びグランドを直列接続した回路を内蔵する複数のバッフ
ァと、２つのバッファから構成されるそれぞれのバッフ
ァ対について、バッファ対を構成する一方のバッファに
おける第１の半導体スイッチと第２の半導体スイッチと
の接続部と、バッファ対を構成する他方のバッファの該
接続部とを短絡するとともに測定用テスタの１つの信号
ピンに接続するためのテスト治具とを備えるようにした
ものである。
路のテスト装置は、電圧源、ゲートがテスト対象の半導
体回路の出力線に接続され抵抗値が可変であるプルアッ
プ抵抗を有する第１の半導体スイッチ、ゲートがテスト
対象の半導体回路の出力線に接続され抵抗値が可変であ
るプルダウン抵抗を有する第２の半導体スイッチ、およ
びグランドを直列接続した回路を内蔵する複数のバッフ
ァと、２つのバッファから構成されるそれぞれのバッフ
ァ対について、バッファ対を構成する一方のバッファに
おける第１の半導体スイッチと第２の半導体スイッチと
の接続部と、バッファ対を構成する他方のバッファの該
接続部とを短絡するとともに測定用テスタの１つの信号
ピンに接続するためのテスト治具とを備えるようにした
ものである。
【００１４】この発明に係る半導体回路のテスト装置
は、バッファ対に対応した信号ピンからの出力電圧と基
準電圧との比較信号を出力する１つまたは一対の差動ア
ンプと、それぞれのバッファ対に対応して一対ずつ設け
られ、上記１つまたは一対の差動アンプの出力信号を入
力として受けるとともに半導体回路のそれぞれ異なる入
力線に信号を出力する入力データ用ラッチとを備え、そ
れぞれのラッチ対について、該ラッチ対を構成する一方
の入力データ用ラッチはクロックの立ち上がりエッジで
データをラッチし、該ラッチ対を構成する他方の入力デ
ータ用ラッチはクロックの立ち下がりエッジでデータを
ラッチするようにしたものである。
は、バッファ対に対応した信号ピンからの出力電圧と基
準電圧との比較信号を出力する１つまたは一対の差動ア
ンプと、それぞれのバッファ対に対応して一対ずつ設け
られ、上記１つまたは一対の差動アンプの出力信号を入
力として受けるとともに半導体回路のそれぞれ異なる入
力線に信号を出力する入力データ用ラッチとを備え、そ
れぞれのラッチ対について、該ラッチ対を構成する一方
の入力データ用ラッチはクロックの立ち上がりエッジで
データをラッチし、該ラッチ対を構成する他方の入力デ
ータ用ラッチはクロックの立ち下がりエッジでデータを
ラッチするようにしたものである。
【００１５】この発明に係る半導体回路のテスト装置
は、半導体回路の入力線に出力部が接続された複数の入
力データ用ラッチと、２つの該入力データ用ラッチから
構成されるそれぞれのラッチ対について、ラッチ対を構
成する一方の入力データ用ラッチの入力部とラッチ対を
構成する他方の入力データ用ラッチの入力部とを短絡す
るとともに測定用テスタの１つの信号ピンに接続するた
めのテスト治具とを備え、それぞれの入力データ用ラッ
チ対について、該ラッチ対を構成する一方の入力データ
用ラッチはクロックの立ち上がりエッジでデータをラッ
チし、該ラッチ対を構成する他方の入力データ用ラッチ
はクロックの立ち下がりエッジでデータをラッチするよ
うにしたものである。
は、半導体回路の入力線に出力部が接続された複数の入
力データ用ラッチと、２つの該入力データ用ラッチから
構成されるそれぞれのラッチ対について、ラッチ対を構
成する一方の入力データ用ラッチの入力部とラッチ対を
構成する他方の入力データ用ラッチの入力部とを短絡す
るとともに測定用テスタの１つの信号ピンに接続するた
めのテスト治具とを備え、それぞれの入力データ用ラッ
チ対について、該ラッチ対を構成する一方の入力データ
用ラッチはクロックの立ち上がりエッジでデータをラッ
チし、該ラッチ対を構成する他方の入力データ用ラッチ
はクロックの立ち下がりエッジでデータをラッチするよ
うにしたものである。
【００１６】この発明に係る半導体回路のテスト方法
は、測定用テスタからクロック周期の前半と後半とで異
なる信号を出力し、この出力信号を半導体回路のそれぞ
れ異なる入力線に接続された一対の入力データ用ラッチ
に入力し、ラッチ対の一方の入力データ用ラッチではク
ロックの立ち上がりエッジでデータをラッチし、ラッチ
対の他方の入力データ用ラッチではクロックの立ち下が
りエッジでデータをラッチするようにしたものである。
は、測定用テスタからクロック周期の前半と後半とで異
なる信号を出力し、この出力信号を半導体回路のそれぞ
れ異なる入力線に接続された一対の入力データ用ラッチ
に入力し、ラッチ対の一方の入力データ用ラッチではク
ロックの立ち上がりエッジでデータをラッチし、ラッチ
対の他方の入力データ用ラッチではクロックの立ち下が
りエッジでデータをラッチするようにしたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体回路のテスト装置を示す回路図である。図１にお
いて、１はテスト対象の半導体回路とテスタとの間に設
けられたバッファのパッド、２は当該バッファに接続さ
れる出力線である。３は、ゲートが出力線２に接続され
プルアップ抵抗を有するｐＭＯＳトランジスタ（第１の
半導体スイッチ）である。このｐＭＯＳトランジスタ３
には、図示されない制御回路によりオン・オフ制御され
る他のＭＯＳトランジスタが接続されて、全体的な抵抗
が可変となっている。以後、この全体的な可変抵抗をｐ
ＭＯＳトランジスタ３のプルアップ抵抗とみなす。４
は、ゲートが出力線２に接続されプルダウン抵抗を有す
るｎＭＯＳトランジスタ（第２の半導体スイッチ）であ
る。このｎＭＯＳトランジスタ４には、図示されない制
御回路によりオン・オフ制御される他のＭＯＳトランジ
スタが接続されて、全体的な抵抗が可変となっている。
以後、この全体的な可変抵抗をｎＭＯＳトランジスタ４
のプルダウン抵抗とみなす。５はバッファにおける出力
段用電源（電圧源）、１０はグランドである。プルアッ
プ抵抗を有するｐＭＯＳトランジスタ３およびプルダウ
ン抵抗を有するｎＭＯＳトランジスタ４は、当該バッフ
ァに内蔵されている。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体回路のテスト装置を示す回路図である。図１にお
いて、１はテスト対象の半導体回路とテスタとの間に設
けられたバッファのパッド、２は当該バッファに接続さ
れる出力線である。３は、ゲートが出力線２に接続され
プルアップ抵抗を有するｐＭＯＳトランジスタ（第１の
半導体スイッチ）である。このｐＭＯＳトランジスタ３
には、図示されない制御回路によりオン・オフ制御され
る他のＭＯＳトランジスタが接続されて、全体的な抵抗
が可変となっている。以後、この全体的な可変抵抗をｐ
ＭＯＳトランジスタ３のプルアップ抵抗とみなす。４
は、ゲートが出力線２に接続されプルダウン抵抗を有す
るｎＭＯＳトランジスタ（第２の半導体スイッチ）であ
る。このｎＭＯＳトランジスタ４には、図示されない制
御回路によりオン・オフ制御される他のＭＯＳトランジ
スタが接続されて、全体的な抵抗が可変となっている。
以後、この全体的な可変抵抗をｎＭＯＳトランジスタ４
のプルダウン抵抗とみなす。５はバッファにおける出力
段用電源（電圧源）、１０はグランドである。プルアッ
プ抵抗を有するｐＭＯＳトランジスタ３およびプルダウ
ン抵抗を有するｎＭＯＳトランジスタ４は、当該バッフ
ァに内蔵されている。
【００１８】また、１１はテスト対象の半導体回路とテ
スタとの間に設けられた上記のバッファとは異なるバッ
ファのパッド、１２は当該異なるバッファに接続される
出力線である。１３はゲートが出力線１２に接続されｐ
ＭＯＳトランジスタ３と同様に可変のプルアップ抵抗を
有するｐＭＯＳトランジスタ（第１の半導体スイッ
チ）、１４はゲートが出力線１２に接続されｎＭＯＳト
ランジスタ４と同様に可変のプルダウン抵抗を有するｎ
ＭＯＳトランジスタ（第２の半導体スイッチ）である。
１５はバッファにおける出力段用電源（電圧源）、３１
はテスタに備えられた信号ピン、４０はテスト対象の半
導体回路、４１はＤＵＴボード（テスト治具）、４２は
測定用テスタである。プルアップ抵抗を有するｐＭＯＳ
トランジスタ１３およびプルダウン抵抗を有するｎＭＯ
Ｓトランジスタ１４は、当該異なるバッファに内蔵され
ている。なお、ｐＭＯＳトランジスタ３，１３およびｎ
ＭＯＳトランジスタ４，１４に対して、それぞれ可変抵
抗器を直列接続することによっても上記の全体的なプル
アップ抵抗およびプルダウン抵抗を可変とすることが可
能である。
スタとの間に設けられた上記のバッファとは異なるバッ
ファのパッド、１２は当該異なるバッファに接続される
出力線である。１３はゲートが出力線１２に接続されｐ
ＭＯＳトランジスタ３と同様に可変のプルアップ抵抗を
有するｐＭＯＳトランジスタ（第１の半導体スイッ
チ）、１４はゲートが出力線１２に接続されｎＭＯＳト
ランジスタ４と同様に可変のプルダウン抵抗を有するｎ
ＭＯＳトランジスタ（第２の半導体スイッチ）である。
１５はバッファにおける出力段用電源（電圧源）、３１
はテスタに備えられた信号ピン、４０はテスト対象の半
導体回路、４１はＤＵＴボード（テスト治具）、４２は
測定用テスタである。プルアップ抵抗を有するｐＭＯＳ
トランジスタ１３およびプルダウン抵抗を有するｎＭＯ
Ｓトランジスタ１４は、当該異なるバッファに内蔵され
ている。なお、ｐＭＯＳトランジスタ３，１３およびｎ
ＭＯＳトランジスタ４，１４に対して、それぞれ可変抵
抗器を直列接続することによっても上記の全体的なプル
アップ抵抗およびプルダウン抵抗を可変とすることが可
能である。
【００１９】ｐＭＯＳトランジスタ３，１３はそれぞれ
出力段用電源５，１５に接続され、ｎＭＯＳトランジス
タ４，１４はグランド１０に接続される。ｐＭＯＳトラ
ンジスタ３とｎＭＯＳトランジスタ４とは直列接続され
て、その接続部はパッド１に接続される。ｐＭＯＳトラ
ンジスタ１３とｎＭＯＳトランジスタ１４とは直列接続
されて、その接続部はパッド１１に接続される。また、
パッド１とパッド１１とはＤＵＴボード４１上で短絡さ
れるとともに、測定用テスタ４２の信号ピン３１に接続
される。パッド１を具備するバッファとパッド１１を具
備するバッファとは、同じ種類のバッファである必要が
ある。
出力段用電源５，１５に接続され、ｎＭＯＳトランジス
タ４，１４はグランド１０に接続される。ｐＭＯＳトラ
ンジスタ３とｎＭＯＳトランジスタ４とは直列接続され
て、その接続部はパッド１に接続される。ｐＭＯＳトラ
ンジスタ１３とｎＭＯＳトランジスタ１４とは直列接続
されて、その接続部はパッド１１に接続される。また、
パッド１とパッド１１とはＤＵＴボード４１上で短絡さ
れるとともに、測定用テスタ４２の信号ピン３１に接続
される。パッド１を具備するバッファとパッド１１を具
備するバッファとは、同じ種類のバッファである必要が
ある。
【００２０】なお、この実施の形態１では、ファンクシ
ョンテストを実施するに際しての数値設定の一例とし
て、抵抗値等を以下のように設定する。すなわち、ｐＭ
ＯＳトランジスタ３のプルアップ抵抗およびｎＭＯＳト
ランジスタ４のプルダウン抵抗の抵抗値を５０Ωに、ｐ
ＭＯＳトランジスタ１３のプルアップ抵抗およびｎＭＯ
Ｓトランジスタ１４のプルダウン抵抗の抵抗値を２５Ω
に、出力段用電源５および１５の電源電圧を１．５Ｖと
する。
ョンテストを実施するに際しての数値設定の一例とし
て、抵抗値等を以下のように設定する。すなわち、ｐＭ
ＯＳトランジスタ３のプルアップ抵抗およびｎＭＯＳト
ランジスタ４のプルダウン抵抗の抵抗値を５０Ωに、ｐ
ＭＯＳトランジスタ１３のプルアップ抵抗およびｎＭＯ
Ｓトランジスタ１４のプルダウン抵抗の抵抗値を２５Ω
に、出力段用電源５および１５の電源電圧を１．５Ｖと
する。
【００２１】次に動作について説明する。出力線２を介
してＨレベルの信号が出力されるとともに、出力線１２
を介してＨレベルの信号が出力される場合には、ｐＭＯ
Ｓトランジスタ３および１３がオフされ、ｎＭＯＳトラ
ンジスタ４および１４がオンされる。この場合には、電
流が流れないので、信号ピン３１の電圧はグランド１０
の電位である０Ｖに等しくなる。
してＨレベルの信号が出力されるとともに、出力線１２
を介してＨレベルの信号が出力される場合には、ｐＭＯ
Ｓトランジスタ３および１３がオフされ、ｎＭＯＳトラ
ンジスタ４および１４がオンされる。この場合には、電
流が流れないので、信号ピン３１の電圧はグランド１０
の電位である０Ｖに等しくなる。
【００２２】次に、出力線２を介してＬレベルの信号が
出力され、出力線１２を介してＨレベルの信号が出力さ
れる場合には、ｐＭＯＳトランジスタ３がオンされると
ともにｎＭＯＳトランジスタ４がオフされ、またｐＭＯ
Ｓトランジスタ１３がオフされるとともにｎＭＯＳトラ
ンジスタ１４がオンされる。この場合には、出力段用電
源５から、ｐＭＯＳトランジスタ３、パッド１、パッド
１１およびｎＭＯＳトランジスタ１４を介して、グラン
ド１０へ電流が流れる。ここで、ｐＭＯＳトランジスタ
３のプルアップ抵抗値が５０ΩでｎＭＯＳトランジスタ
１４のプルダウン抵抗値が２５Ωであることから、抵抗
分圧により信号ピン３１の電圧は０．５Ｖとなる。
出力され、出力線１２を介してＨレベルの信号が出力さ
れる場合には、ｐＭＯＳトランジスタ３がオンされると
ともにｎＭＯＳトランジスタ４がオフされ、またｐＭＯ
Ｓトランジスタ１３がオフされるとともにｎＭＯＳトラ
ンジスタ１４がオンされる。この場合には、出力段用電
源５から、ｐＭＯＳトランジスタ３、パッド１、パッド
１１およびｎＭＯＳトランジスタ１４を介して、グラン
ド１０へ電流が流れる。ここで、ｐＭＯＳトランジスタ
３のプルアップ抵抗値が５０ΩでｎＭＯＳトランジスタ
１４のプルダウン抵抗値が２５Ωであることから、抵抗
分圧により信号ピン３１の電圧は０．５Ｖとなる。
【００２３】次に、出力線２を介してＨレベルの信号が
出力され、出力線１２を介してＬレベルの信号が出力さ
れる場合には、ｐＭＯＳトランジスタ３がオフされると
ともにｎＭＯＳトランジスタ４がオンされ、またｐＭＯ
Ｓトランジスタ１３がオンされるとともにｎＭＯＳトラ
ンジスタ１４がオフされる。この場合には、出力段用電
源１５から、ｐＭＯＳトランジスタ１３、パッド１１、
パッド１およびｎＭＯＳトランジスタ４を介して、グラ
ンド１０へ電流が流れる。ここで、ｐＭＯＳトランジス
タ１３のプルアップ抵抗値が２５ΩでｎＭＯＳトランジ
スタ４のプルダウン抵抗値が５０Ωであることから、抵
抗分圧により信号ピン３１の電圧は１．０Ｖとなる。
出力され、出力線１２を介してＬレベルの信号が出力さ
れる場合には、ｐＭＯＳトランジスタ３がオフされると
ともにｎＭＯＳトランジスタ４がオンされ、またｐＭＯ
Ｓトランジスタ１３がオンされるとともにｎＭＯＳトラ
ンジスタ１４がオフされる。この場合には、出力段用電
源１５から、ｐＭＯＳトランジスタ１３、パッド１１、
パッド１およびｎＭＯＳトランジスタ４を介して、グラ
ンド１０へ電流が流れる。ここで、ｐＭＯＳトランジス
タ１３のプルアップ抵抗値が２５ΩでｎＭＯＳトランジ
スタ４のプルダウン抵抗値が５０Ωであることから、抵
抗分圧により信号ピン３１の電圧は１．０Ｖとなる。
【００２４】最後に、出力線２を介してＬレベルの信号
が出力されるとともに、出力線１２を介してＬレベルの
信号が出力される場合には、ｐＭＯＳトランジスタ３お
よび１３がオンされ、ｎＭＯＳトランジスタ４および１
４がオフされる。この場合には、電流が流れないので、
信号ピン３１の電圧は出力段用電源５および１５の電源
電圧である１．５Ｖに等しくなる。
が出力されるとともに、出力線１２を介してＬレベルの
信号が出力される場合には、ｐＭＯＳトランジスタ３お
よび１３がオンされ、ｎＭＯＳトランジスタ４および１
４がオフされる。この場合には、電流が流れないので、
信号ピン３１の電圧は出力段用電源５および１５の電源
電圧である１．５Ｖに等しくなる。
【００２５】以上のように、出力線２を介して出力され
る信号レベルと出力線１２を介して出力される信号レベ
ルとの組み合せ（Ｈレベル−Ｈレベル、Ｌレベル−Ｈレ
ベル、Ｈレベル−Ｌレベル、Ｌレベル−Ｌレベル）毎
に、信号ピン３１を介して測定用テスタ４２により検出
される電圧値が異なり、これらをまとめると下記の表１
のようになる。
る信号レベルと出力線１２を介して出力される信号レベ
ルとの組み合せ（Ｈレベル−Ｈレベル、Ｌレベル−Ｈレ
ベル、Ｈレベル−Ｌレベル、Ｌレベル−Ｌレベル）毎
に、信号ピン３１を介して測定用テスタ４２により検出
される電圧値が異なり、これらをまとめると下記の表１
のようになる。
【００２６】
【表１】
【００２７】すなわち、１つの信号ピン３１のみの電圧
値を測定することで、出力線２を介して出力される信号
の信号レベルと出力線１２を介して出力される信号の信
号レベルとを同時に判定することができる。
値を測定することで、出力線２を介して出力される信号
の信号レベルと出力線１２を介して出力される信号の信
号レベルとを同時に判定することができる。
【００２８】以上のように、この実施の形態１によれ
ば、出力段用電源、ｐＭＯＳトランジスタ、ｎＭＯＳト
ランジスタおよびグランドを直列に接続するとともにｐ
ＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲー
トを出力線に接続することでバッファの出力段を構成
し、２つのバッファにおけるｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタとの接続点を互いに短絡するととも
にテスタの１つの信号ピンに接続するようにしたので、
プルアップ抵抗およびプルダウン抵抗の抵抗値を適宜選
定することで２つの出力線の信号レベルの組み合せ毎に
テスタの信号ピンにおける電圧値を異なるように設定す
ることができるので、テスタの１つの信号ピンの電圧値
を測定するのみで２つの出力線の出力状態を判定するこ
とができるから、テスタの信号ピン数を削減できるとと
もに複数のピンを同時に活性化してテストを行いテスト
効率を向上できるという効果を奏する。
ば、出力段用電源、ｐＭＯＳトランジスタ、ｎＭＯＳト
ランジスタおよびグランドを直列に接続するとともにｐ
ＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲー
トを出力線に接続することでバッファの出力段を構成
し、２つのバッファにおけるｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタとの接続点を互いに短絡するととも
にテスタの１つの信号ピンに接続するようにしたので、
プルアップ抵抗およびプルダウン抵抗の抵抗値を適宜選
定することで２つの出力線の信号レベルの組み合せ毎に
テスタの信号ピンにおける電圧値を異なるように設定す
ることができるので、テスタの１つの信号ピンの電圧値
を測定するのみで２つの出力線の出力状態を判定するこ
とができるから、テスタの信号ピン数を削減できるとと
もに複数のピンを同時に活性化してテストを行いテスト
効率を向上できるという効果を奏する。
【００２９】また、バッファの出力段にｐＭＯＳトラン
ジスタおよびｎＭＯＳトランジスタを主要構成要素とし
て設けることで回路を構成できるので、トライ・ステー
ト構造等を用いる必要もなく、装置構成を簡略化できる
という効果を奏する。
ジスタおよびｎＭＯＳトランジスタを主要構成要素とし
て設けることで回路を構成できるので、トライ・ステー
ト構造等を用いる必要もなく、装置構成を簡略化できる
という効果を奏する。
【００３０】実施の形態２．図２は、この発明の実施の
形態２による半導体回路のテスト装置を示す回路図であ
る。図において、図１と同一符号は同一または相当部分
を示すのでその説明を省略する。６はパッド１の電圧と
基準電圧とを比較する差動アンプ、７は差動アンプ６の
出力信号をクロックの立ち上がりエッジでラッチする入
力データ用ラッチ、８は入力データ用ラッチ７によりラ
ッチされた入力データを半導体回路４０の信号ピンに入
力するための入力線、１６はパッド１１の電圧と基準電
圧とを比較する差動アンプ、１７は差動アンプ１６の出
力信号をクロックの立ち下がりエッジでラッチする入力
データ用ラッチ、１８は入力データ用ラッチ１７により
ラッチされた入力データを半導体回路４０の信号ピンに
入力するための入力線、３２は差動アンプ６および差動
アンプ１６に対して基準電圧を入力するためのパッド、
３３はパッド３２に対応する測定用テスタ４２側のパッ
ド、３４はクロック信号入力線、３５は測定用テスタ４
２において半導体回路４０をテストするためにクロック
周期の前半と後半とで異なる信号を出力する信号出力変
換手段である。
形態２による半導体回路のテスト装置を示す回路図であ
る。図において、図１と同一符号は同一または相当部分
を示すのでその説明を省略する。６はパッド１の電圧と
基準電圧とを比較する差動アンプ、７は差動アンプ６の
出力信号をクロックの立ち上がりエッジでラッチする入
力データ用ラッチ、８は入力データ用ラッチ７によりラ
ッチされた入力データを半導体回路４０の信号ピンに入
力するための入力線、１６はパッド１１の電圧と基準電
圧とを比較する差動アンプ、１７は差動アンプ１６の出
力信号をクロックの立ち下がりエッジでラッチする入力
データ用ラッチ、１８は入力データ用ラッチ１７により
ラッチされた入力データを半導体回路４０の信号ピンに
入力するための入力線、３２は差動アンプ６および差動
アンプ１６に対して基準電圧を入力するためのパッド、
３３はパッド３２に対応する測定用テスタ４２側のパッ
ド、３４はクロック信号入力線、３５は測定用テスタ４
２において半導体回路４０をテストするためにクロック
周期の前半と後半とで異なる信号を出力する信号出力変
換手段である。
【００３１】次に動作について説明する。出力モード時
の動作は実施の形態１と同様であるので、その説明を省
略する。入力線８を介してデータの入力を行う場合に
は、クロック信号入力線３４から入力されるクロックが
立ち上がる時点までに入力すべき信号電圧を測定用テス
タ４２側の信号ピン３１に印加する。パッド１と信号ピ
ン３１とは同電位であるので、基準電圧入力用パッド３
２から印加される基準電圧と比較してパッド１の電圧が
高い場合には入力用差動アンプ６からＨレベルの出力が
なされ、基準電圧と比較してパッド１の電圧が低い場合
には入力用差動アンプ６からＬレベルの出力がなされ
る。そして、クロックの立ち上がりエッジで入力用差動
アンプ６の出力信号がラッチされて入力線８を介して半
導体回路４０の信号ピンに入力される。
の動作は実施の形態１と同様であるので、その説明を省
略する。入力線８を介してデータの入力を行う場合に
は、クロック信号入力線３４から入力されるクロックが
立ち上がる時点までに入力すべき信号電圧を測定用テス
タ４２側の信号ピン３１に印加する。パッド１と信号ピ
ン３１とは同電位であるので、基準電圧入力用パッド３
２から印加される基準電圧と比較してパッド１の電圧が
高い場合には入力用差動アンプ６からＨレベルの出力が
なされ、基準電圧と比較してパッド１の電圧が低い場合
には入力用差動アンプ６からＬレベルの出力がなされ
る。そして、クロックの立ち上がりエッジで入力用差動
アンプ６の出力信号がラッチされて入力線８を介して半
導体回路４０の信号ピンに入力される。
【００３２】また、入力線１８を介してデータの入力を
行う場合には、クロック信号入力線３４から入力される
クロックが立ち下がる時点までに入力すべき信号電圧を
測定用テスタ４２側の信号ピン３１に入力する。パッド
１１と信号ピン３１とは同電位であるので、基準電圧入
力用パッド３２から印加される基準電圧と比較してパッ
ド１１の電圧が高い場合には入力用差動アンプ１６から
Ｈレベルの出力がなされ、基準電圧と比較してパッド１
１の電圧が低い場合には入力用差動アンプ１６からＬレ
ベルの出力がなされる。そして、クロックの立ち下がり
エッジで入力用差動アンプ１６の出力信号がラッチされ
て入力線１８を介して半導体回路４０の信号ピンに入力
される。すなわち、クロックの立ち上がり時点までに入
力線８を介して入力する信号電圧を信号ピン３１に印加
し、クロックの立ち下がり時点までに入力線１８を介し
て入力する信号電圧を信号ピン３１に印加するように、
測定用テスタ４２の信号ピン３１の信号電圧をクロック
周期の前半・後半で変化させるように信号出力変換手段
３５を用いて制御する。
行う場合には、クロック信号入力線３４から入力される
クロックが立ち下がる時点までに入力すべき信号電圧を
測定用テスタ４２側の信号ピン３１に入力する。パッド
１１と信号ピン３１とは同電位であるので、基準電圧入
力用パッド３２から印加される基準電圧と比較してパッ
ド１１の電圧が高い場合には入力用差動アンプ１６から
Ｈレベルの出力がなされ、基準電圧と比較してパッド１
１の電圧が低い場合には入力用差動アンプ１６からＬレ
ベルの出力がなされる。そして、クロックの立ち下がり
エッジで入力用差動アンプ１６の出力信号がラッチされ
て入力線１８を介して半導体回路４０の信号ピンに入力
される。すなわち、クロックの立ち上がり時点までに入
力線８を介して入力する信号電圧を信号ピン３１に印加
し、クロックの立ち下がり時点までに入力線１８を介し
て入力する信号電圧を信号ピン３１に印加するように、
測定用テスタ４２の信号ピン３１の信号電圧をクロック
周期の前半・後半で変化させるように信号出力変換手段
３５を用いて制御する。
【００３３】なお、入力モード時に、ｐＭＯＳトランジ
スタ３、ｐＭＯＳトランジスタ１３等がオンしている場
合には、パッド１、パッド１１の電圧が不安定となるこ
とがあるので、これを考慮してパッド３２から入力する
基準電圧の電圧値を適切に決定する必要がある。
スタ３、ｐＭＯＳトランジスタ１３等がオンしている場
合には、パッド１、パッド１１の電圧が不安定となるこ
とがあるので、これを考慮してパッド３２から入力する
基準電圧の電圧値を適切に決定する必要がある。
【００３４】以上のように、実施の形態２によれば、ク
ロックの立ち上がりエッジでデータをラッチする入力デ
ータ用ラッチ７とクロックの立ち下がりエッジでデータ
をラッチする入力データ用ラッチ１７とを設け、クロッ
ク周期の前半・後半で変化する信号をテスタの１つの信
号ピン３１から出力するようにしたので、テスタの１つ
の信号ピン３１からテスト対象の半導体回路４０の複数
のピンへ信号を入力することができるから、テスタの入
出力用信号ピン数を削減できるという効果を奏する。
ロックの立ち上がりエッジでデータをラッチする入力デ
ータ用ラッチ７とクロックの立ち下がりエッジでデータ
をラッチする入力データ用ラッチ１７とを設け、クロッ
ク周期の前半・後半で変化する信号をテスタの１つの信
号ピン３１から出力するようにしたので、テスタの１つ
の信号ピン３１からテスト対象の半導体回路４０の複数
のピンへ信号を入力することができるから、テスタの入
出力用信号ピン数を削減できるという効果を奏する。
【００３５】
【発明の効果】以上のように、この発明によれば、電圧
源、ゲートがテスト対象の半導体回路の出力線に接続さ
れ抵抗値が可変であるプルアップ抵抗を有する第１の半
導体スイッチ、ゲートがテスト対象の半導体回路の出力
線に接続され抵抗値が可変であるプルダウン抵抗を有す
る第２の半導体スイッチ、およびグランドを直列接続し
た回路を内蔵するバッファを形成し、一対のバッファに
おける第１の半導体スイッチと第２の半導体スイッチと
の接続点を互いに短絡するとともにテスタの１つの信号
ピンに接続するように構成したので、プルアップ抵抗お
よびプルダウン抵抗の抵抗値を適宜選定することで半導
体回路の一対の出力線の信号レベルの組み合せ毎にテス
タの１つの信号ピンにおける電圧値を異なるように設定
することができるから、テスタの１つの信号ピンの電圧
値を測定するのみで２つの出力線の出力状態を判定する
ことができるので、テスタの信号ピン数を削減できると
ともに複数のピンを同時に活性化してテストを行いテス
ト効率を向上できるという効果を奏する。また、半導体
スイッチを主要構成要素として回路を構成できるので、
トライ・ステート構造等を用いる必要もなく、装置構成
を簡略化できるという効果を奏する。
源、ゲートがテスト対象の半導体回路の出力線に接続さ
れ抵抗値が可変であるプルアップ抵抗を有する第１の半
導体スイッチ、ゲートがテスト対象の半導体回路の出力
線に接続され抵抗値が可変であるプルダウン抵抗を有す
る第２の半導体スイッチ、およびグランドを直列接続し
た回路を内蔵するバッファを形成し、一対のバッファに
おける第１の半導体スイッチと第２の半導体スイッチと
の接続点を互いに短絡するとともにテスタの１つの信号
ピンに接続するように構成したので、プルアップ抵抗お
よびプルダウン抵抗の抵抗値を適宜選定することで半導
体回路の一対の出力線の信号レベルの組み合せ毎にテス
タの１つの信号ピンにおける電圧値を異なるように設定
することができるから、テスタの１つの信号ピンの電圧
値を測定するのみで２つの出力線の出力状態を判定する
ことができるので、テスタの信号ピン数を削減できると
ともに複数のピンを同時に活性化してテストを行いテス
ト効率を向上できるという効果を奏する。また、半導体
スイッチを主要構成要素として回路を構成できるので、
トライ・ステート構造等を用いる必要もなく、装置構成
を簡略化できるという効果を奏する。
【００３６】この発明によれば、半導体回路の入力線に
接続されクロックの立ち上がりエッジでデータをラッチ
する入力データ用ラッチの入力部と、半導体回路の別の
入力線に接続されクロックの立ち下がりエッジでデータ
をラッチする入力データ用ラッチの入力部に対して、共
通に、クロック周期の前半・後半で変化する信号をテス
タの１つの信号ピンから出力するようにしたので、テス
タの１つの信号ピンからテスト対象の半導体回路の複数
の信号ピンへ信号を入力することができるから、テスタ
の入出力用信号ピン数を削減できるという効果を奏す
る。
接続されクロックの立ち上がりエッジでデータをラッチ
する入力データ用ラッチの入力部と、半導体回路の別の
入力線に接続されクロックの立ち下がりエッジでデータ
をラッチする入力データ用ラッチの入力部に対して、共
通に、クロック周期の前半・後半で変化する信号をテス
タの１つの信号ピンから出力するようにしたので、テス
タの１つの信号ピンからテスト対象の半導体回路の複数
の信号ピンへ信号を入力することができるから、テスタ
の入出力用信号ピン数を削減できるという効果を奏す
る。
【図１】 この発明の実施の形態１による半導体回路の
テスト装置の構成を示す回路図である。
テスト装置の構成を示す回路図である。
【図２】 この発明の実施の形態２による半導体回路の
テスト装置の構成を示す回路図である。
テスト装置の構成を示す回路図である。
【図３】 従来の半導体回路のテスト装置の構成を示す
回路図である。
回路図である。
２，１２ 出力線、３，１３ ｐＭＯＳトランジスタ
（第１の半導体スイッチ）、４，１４ ｎＭＯＳトラン
ジスタ（第２の半導体スイッチ）、５，１５ 出力段用
電源（電圧源）、６，１６ 差動アンプ ７，１７ 入
力データ用ラッチ、８，１８ 入力線、３１ 信号ピ
ン、３４ クロック信号入力線、４０ 半導体回路、４
１ ＤＵＴボード（テスト治具）、４２ 測定用テス
タ。
（第１の半導体スイッチ）、４，１４ ｎＭＯＳトラン
ジスタ（第２の半導体スイッチ）、５，１５ 出力段用
電源（電圧源）、６，１６ 差動アンプ ７，１７ 入
力データ用ラッチ、８，１８ 入力線、３１ 信号ピ
ン、３４ クロック信号入力線、４０ 半導体回路、４
１ ＤＵＴボード（テスト治具）、４２ 測定用テス
タ。
Claims (4)
- 【請求項１】 電圧源、ゲートがテスト対象の半導体回
路の出力線に接続され抵抗値が可変であるプルアップ抵
抗を有する第１の半導体スイッチ、ゲートがテスト対象
の半導体回路の出力線に接続され抵抗値が可変であるプ
ルダウン抵抗を有する第２の半導体スイッチ、およびグ
ランドを直列接続した回路を内蔵する複数のバッファ
と、 ２つのバッファから構成されるそれぞれのバッファ対に
ついて、バッファ対を構成する一方のバッファにおける
第１の半導体スイッチと第２の半導体スイッチとの接続
部と、バッファ対を構成する他方のバッファの該接続部
とを短絡するとともに測定用テスタの１つの信号ピンに
接続するためのテスト治具とを備えたことを特徴とする
半導体回路のテスト装置。 - 【請求項２】 バッファ対に対応した信号ピンからの出
力電圧と基準電圧との比較信号を出力する１つまたは一
対の差動アンプと、 それぞれのバッファ対に対応して一対ずつ設けられ、上
記１つまたは一対の差動アンプの出力信号を入力として
受けるとともに半導体回路のそれぞれ異なる入力線に信
号を出力する入力データ用ラッチとを備え、 それぞれのラッチ対について、該ラッチ対を構成する一
方の入力データ用ラッチはクロックの立ち上がりエッジ
でデータをラッチし、該ラッチ対を構成する他方の入力
データ用ラッチはクロックの立ち下がりエッジでデータ
をラッチすることを特徴とする請求項１記載の半導体回
路のテスト装置。 - 【請求項３】 半導体回路の入力線に出力部が接続され
た複数の入力データ用ラッチと、 ２つの該入力データ用ラッチから構成されるそれぞれの
ラッチ対について、ラッチ対を構成する一方の入力デー
タ用ラッチの入力部とラッチ対を構成する他方の入力デ
ータ用ラッチの入力部とを短絡するとともに測定用テス
タの１つの信号ピンに接続するためのテスト治具とを備
え、 それぞれのラッチ対について、該ラッチ対を構成する一
方の入力データ用ラッチはクロックの立ち上がりエッジ
でデータをラッチし、該ラッチ対を構成する他方の入力
データ用ラッチはクロックの立ち下がりエッジでデータ
をラッチすることを特徴とする半導体回路のテスト装
置。 - 【請求項４】 測定用テスタからクロック周期の前半と
後半とで異なる信号を出力し、この出力信号を半導体回
路のそれぞれ異なる入力線に接続された一対の入力デー
タ用ラッチに入力し、ラッチ対の一方の入力データ用ラ
ッチではクロックの立ち上がりエッジでデータをラッチ
し、ラッチ対の他方の入力データ用ラッチではクロック
の立ち下がりエッジでデータをラッチすることを特徴と
する半導体回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125986A JP2000315773A (ja) | 1999-05-06 | 1999-05-06 | 半導体回路のテスト装置およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125986A JP2000315773A (ja) | 1999-05-06 | 1999-05-06 | 半導体回路のテスト装置およびテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315773A true JP2000315773A (ja) | 2000-11-14 |
Family
ID=14923909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11125986A Pending JP2000315773A (ja) | 1999-05-06 | 1999-05-06 | 半導体回路のテスト装置およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000315773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107290647A (zh) * | 2017-06-29 | 2017-10-24 | 四平市吉华高新技术有限公司 | 一种通断路测试仪 |
-
1999
- 1999-05-06 JP JP11125986A patent/JP2000315773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107290647A (zh) * | 2017-06-29 | 2017-10-24 | 四平市吉华高新技术有限公司 | 一种通断路测试仪 |
| CN107290647B (zh) * | 2017-06-29 | 2024-03-22 | 四平市吉华高新技术有限公司 | 一种通断路测试仪 |
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