KR100352400B1 - 충/방전 제어 회로 및 충전가능한 전원장치 - Google Patents

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Abstract

본 발명에 의해 수명이 연장된 전원장치의 충/방전 제어회로가 제공된다. 전원인 2차전지에 전압 분할 회로, 과충전 전압 검출회로, 및 제어회로가 병렬 접속된다. 제어회로는 과충전/과방전 전압 검출회로에서 2차전지의 상태를 검출하여 외부 장비의 급전과 외부 전원에 의한 충전을 제어하는 신호 Vs를 출력하고 전압 분할 회로에 직렬로 설치된 스위칭 소자를 제어하며 전압 분할 회로에 흐르는 전류를 감소시킨다.

Description

충/방전 제어 회로 및 충전가능한 전원장치{Charge/discharge control circuit and chargeable electric power source apparatus}
본 발명은 2차전지의 충방전을 제어할 수 있는 충방전 제어회로 및 그 충방전 제어회로를 이용한 충전가능한 전원장치에 관한 것이다.
2차전지 혹은 배터리 따위가 구비된 종래의 전원장치는 도 2에 도시한 바와 같다. 이 같은 장치는 일본국 특허 공개공보 평4-75430호(명칭:충전가능형 전원장치)에 기술되어 있다. 이를 좀더 상세히 설명하면, 2차전지(101)가 스위칭 회로(103)를 통해서 외부단자 -Vo혹은 +Vo에 접속되어 있고, 이 2차전지(101)와 병렬로 충/방전 제어회로(102)가 접속되어 있다. 충/방전 제어회로(102)는 2차 전지(101)의 전압을 검출하는 기능이 있다. 2차전지(101)의 전압이 과충전 상태(전압이 소정치보다 높아지는 경우)이거나 과방전 상태(전압이 소정치보다 낮아지는 경우)가 되면, 스위칭 회로(103)를 턴 오프시키기 위한 신호가 충/방전 제어회로(102)로부터 인가된다. 따라서, 과충전 상태에서는 스위칭 회로(103)가 턴 오프 됨으로써 외부단자 -Vo및 +Vo에 접속된 1차전원에 의해 2차전지(101)에 행해지는 충전 동작이 중단된다. 과충전 상태인 경우, 스위칭 회로(103)가 턴 오프 되므로 부하(예컨대, 2차전지를 사용하는 휴대전화)로의 에너지 공급이 중단된다. 즉, 충/방전제어회로(102)가 2차전지(101)와 외부단자 간에 구성되어 있는 스위칭 회로(103)를 제어하므로 외부단자로부터 2차전지(101)에 대해 필요 이상의 전압이 충전되는 것을 방지함과 동시에 2차전지(101)의 에너지가 외부단자에 접속된 부하로 공급되는 것이 원인이 되어 발생되는 2차전지의 초과 충전능력 저하 현상을 방지할 수 있다.
도 30은 종래의 충전가능한 전원장치 블록도이다. 도 30에서, 2차전지(101)가 스위칭 회로(103) 및 전류 감지 저항(104)을 통해서 외부단자 -Vo혹은 +Vo에 접속되어 있다. 또한, 2차전지(101)와 과전류 검출회로(105)에는 충/방전 제어회로(102)가 병렬로 접속되어 있다. 충/방전 제어회로(102)는 2차전지(101)의 전압을 검출하는 기능이 있다. 2차전지(101)의 전압이 과충전 혹은 과방전 상태인 경우, 충/방전 제어회로(102)로부터 스위칭 회로(103)를 턴 오프하는 신호가 출력된다. 또한, 과전류가 흐름에 따라 부하에 이상이 발생할 경우를 대비해서 비교기(21)가 전류 감지 저항(104)의 전압과 기준전압 회로(106)의 전압을 비교한다.
VREF[V]을 기준전압 회로(106)의 전압치, R[Ω]을 전류 감지 저항(104)의 저항치(이 경우, 스위칭 회로(103)의 온-저항은 R보다 훨씬 큰 것으로 가정한다), I[A]를 전류라 가정하면, 전류 I[A]는 다음 식(1)과 같이 표현될 수 있다.
I = VREF/R [A] (1)
이 경우, 비교기의 출력이 "하이"에서 "로우"로 변경되면 트랜지스터(107)가 턴 오프 되고, 캐패시터(109)는 정전류원(108)에 의해 충전되며, 이후 일정 시간 지연되어 비교기(302)의 출력이 "로우"에서 "하이"로 변경되고 스위칭 회로(103)가 턴 오프된다. 즉, 정전류원(108), 캐패시터(109) 및 트랜지스터(107)는 비교기(302)의 출력을 지연시키기 위한 시간 지연 회로를 구성한다. 이 시간지연 회로에서 지연된 신호는 기준전압 회로(106)의 신호와 함께 비교기(302)에 입력된다. 이에 따라 비교기(302)에서는 상기 두 신호가 비교되고 그 비교출력이 스위칭 회로(103)를 턴 오프시키는 것이다.
도 37은 종래의 2차전지가 구비된 전원장치 및 충/방전 제어 회로도를 도시한 것이다. 이 같은 장치는 일본국 특허공개공보 평4-75430호 (명칭 : 충전가능형 전원장치)에 공지되어 있다. 보다 구체적으로, 2차전지(24) 및 충/방전 제어 IC(374)는 스위칭 트랜지스터(372, 373)을 통해 각각 외부 단자(+V, -V)에 접속되어 있다.
예컨대, 2차전지(24) 전압이 외부단자(+V, -V)에 접속된 충전전원에 의해 과충전 전압을 초과할 경우, 스위칭 트랜지스터(372)가 "온" 상태에서 "오프" 상태로 변함으로써 외부단자들로부터 2차전지(24)에 행해지는 충전동작이 중지된다. 이에 반하여, 외부단자에 비디오 카메라 등의 휴대용 장비가 접속되어 있고, 2차전지로부터 휴대용 장비에 충전 전압이 공급될 경우, 2차전지의 전압이 과방전 전압 이하로 떨어지면 스위칭 트랜지스터(373)가 "온" 상태에서 "오프" 상태로 변화되므로써 방전이 중지된다. 트랜지스터(372, 373) 중 하나는 트랜지스터로서의 기능을 수행하고, 또다른 하나는 다이오드로서의 기능을 수행한다. 상기 트랜지스터 및 다이오드로서의 기능은 충전 혹은 방전조건에 따라 교번적으로 행해진다. 각 트랜지스터의 기판은 다이오드로서의 기능을 수행할 수 있도록 소스에 접속되어 있다.
도 2는 종래의 충방전 제어 회로도로서, 이 회로는 전력소비가 크기 때문에 에너지 공급원인 2차전지의 수명을 단축시키는 결함이 있다. 그 결과, 2차전지에 의해 구동되는 장비의 사용 기간이 단축된다. 또한, 과방전이 되어 2차전지의 충전용량이 저하된 상태에서는 2차전지로부터 외부장비로의 에너지 공급이 스위칭 회로에 의해 중단된다 하더라도 전원장치 내에 구성된 충/방전 제어회로의 전력소비로 말미암아 전지의 열화가 가속되고 수명을 단축시키게 된다.
따라서, 본 발명은 이와 같은 종래 기술의 문제점을 감안해서 이루어진 것으로서, 충/방전 제어 회로의 전력소비를 감소시켜서 2차전지의 수명을 연장시킬 수 있는 충전가능한 전원장치를 제공하는데 그 목적이 있다.
도 30에 도시한 바와 같은 종래의 충방전 제어 회로는 다음과 같은 결점이 있다. 충전기에 단자(-Vo, +Vo)가 접속되어 2차전지가 충전되는 상태에서 이 2차전지가 충전완료될 경우 스위칭 회로(103)가 턴 오프되나, 2차전지(101) 양 단 간의 전위가 저하되어 시스템에 충전상태 즉, 스위칭 회로(103)가 턴 온된다. 이에 따라 충전완료 여부 판단이 불안정하게 행해진다.
상술한 바와 같이 종래의 시스템은 2차전지에 대한 충전동작 도중 과충전 상태가 발생할 경우, 충/방전 제어 회로는 2차전지에 대한 충전 동작을 제어하기 위해 스위칭 회로를 턴 오프시키게 된다. 그러나, 충/방전 제어회로가 2차전지에 병렬로 연결되어 있기 때문에 동작중 소비되는 전류가 2차전지로부터 공급된다. 이와 같이 전류가 공급됨에 따라 2차전지 내의 전압이 강하되고, 급기야는 과충전 검출전압 이하로 강하되므로써 스위칭 회로가 턴 온되는 것이다. 그 결과, 충전동작에 의해 2차전지의 전압이 상승되고, 과충전 전압도 상승되며, 충/방전 제어 회로의 동작에 따라 2차전지의 전압이 하강하고, 재충전 동작에 따라 2차전지의 전압이 상승된다. 이와 같은 동작을 반복함에 따라 과충전 상태에 이르지 않게 된다. 또한, 과방전된 전지가 충전되는 동안에 과방전 상태가 해제되는 경우에도 상기와같은 결점이 있다.
또한, 충방전 제어 회로가 2차전지에 처음 접속된 경우, 스위칭 회로의 논리회로가 구성되지 않으면, 초기 상태는 불안정하게 될 것이고, 2차전지의 전압치가 정상이라 하더라도 시스템은 과충전 상태 혹은 과방전 상태를 초래하게 된다.
2차전지의 과방전 상태가 초래되어 전압치가 충/방전 제어 회로 혹은 제어 회로 내 전압검출회로가 동작되는 최소전압보다 낮아질 때, 전압 검출 회로 혹은 제어회로의 출력이 불안정하게 된다. 즉, 2차전지의 전압이 과방전 상태에서 더 감소하기 때문에, 1차전원을 이용해서 2차전지를 충전하는 동작이 행하려고 하더라도 충/방전 제어 회로는 스위칭 회로를 정상적으로 동작시키지 못하기 때문에, 그 결과로 충전동작이 불가능하게 된다. 즉, 일단 2차전지의 전압이 충/방전 제어 회로의 최소 전압보다 낮아지면 충전동작이 불가능하게 되므로 2차전지라 하더라도 이 전지를 재사용하는 것이 불가능하게 되는 것이다.
종래 시스템의 또 다른 문제점을 설명한다. 충전기가 2차전지의 양단에 접속된 상태에서 이 2차전지가 충전되는 경우, 이 충전기의 극성들이 상기 2차전지의 극성들과 역으로 충/방전제어회로에 접속되어 있다면(즉, 통칭 역접속이라 함), 충방전 제어 회로를 형성하는 CMOS IC가 래치 업 되므로써 충/방전 제어 회로의 기능에 이상이 발생되고, 결과적으로 2차전지를 통해 큰 전류가 흐름으로써 전지의 질을 저하시키게 된다.
종래의 시스템의 또 다른 문제점을 설명한다. 2차전지의 양단에 접속된 부하에 이상이 발생하여 2차전지로부터 흐르는 전류량이 상당히 증가하면, 과전류 검출회로에 의해 스위칭 회로(103)를 턴 오프시키거나 혹은 이 스위칭 회로를 턴 오프시켜서 2차전지의 전압을 급속히 증가시킴으로써 충방전 제어 회로의 기준 전압치가 증가된다. 그 결과, 스위칭 회로(103)가 발진하게 된다.
이와 같은 종래 시스템의 결점을 해소하기 위해서, 본 발명의 목적은 결코 오동작하지 않는 충방전 제어 회로를 제공하는 데 있다.
또한, 두 개의 2차전지를 직렬 접속하였을 경우, 다음과 같은 결점이 있다. 즉, 두 개의 2차전지가 서로 수명이 다름에 따라 소비 레벨도 각각 다르게 된다. 그러나, 두 개의 2차전지의 전압 합계치가 일정 레벨을 유지하게 되면, 사용상 문제는 없다. 종래 시스템에 있어서, 각각의 2차전지 전압이 모니터링되므로 전압 합계치를 모니터링하는 것은 불가능하다. 비록 일부 경우에 있어서는, 좀 더 많은 전지를 사용하는 것이 가능하다 하더라도 전지들을 더 이상 사용하지는 못하도록 설계되어 있다. 이에 따라, 장비의 사용기간이 단축된다. 또한, 부분적으로 소모되는 전지가 다른 정상적인 전지에 대한 충전방법과 동일한 방법으로 충전된다면, 이와 같은 부분적인 소모가 더욱 가속화되어 전지의 수명을 상당히 단축시키게 된다.
또한, 도 37에 도시한 바와 같은 충전가능한 전원장치는 다음과 같은 결점이 있다. 이 시스템에 있어서, 두 개의 스위칭 트랜지스터가 외부단자와 2차전지 간에 구성되고, 각 기판의 전위는 외부단자측의 트랜지스터의 소스 전극의 전위와 2차전지측 트랜지스터의 소스 전극의 전위로 유지된다. 따라서, 이들 트랜지스터들은 충/방전 제어용 IC의 조립체와는 별도로 조립된다. 그 결과, 배터리를 콤팩트화하기가 곤란하고 조립원가가 상승된다.
따라서, 본 발명의 또다른 목적은, 충전가능한 배터리 장치와 충전가능한 전원장치용 충/방전 제어 회로를 갖추어서 크기가 작고 제조원가가 낮으면서도 신뢰성이 높은 장치를 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 충방전 제어회로 블록도.
도 2는 종래의 충전가능한 전원장치의 회로블록도.
도 3은 전압검출기의 회로도.
도 4는 본 발명의 다른 실시예에 따른 충방전 제어회로 블록도.
도 5는 본 발명의 또다른 실시예에 따른 충방전 제어회로 블록도.
도 6은 본 발명의 제2 실시예에 따른 배터리 충방전 제어회로도.
도 7은 전원 온/오프 기능을 갖는 에러 증폭기 회로도.
도 8은 본 발명의 다른 실시예에 따른 배터리 충방전 제어회로도.
도 9는 본 발명의 또다른 실시예에 따른 배터리 충방전 제어회로도.
도 10은 본 발명의 또다른 실시예에 따른 배터리 충방전 제어회로(전압검출기)를 도시한 도면.
도 11은 본 발명의 제3 실시예에 따른 충방전 제어회로 블록도.
도 12는 버퍼 회로도.
도 13은 본 발명의 제4 실시예에 따른 충방전 제어회로 블록도.
도 14는 기준 전압 회로도.
도 15는 두 개의 2차전지가 사용된 충방전 제어회로 블록도.
도 16은 두 개의 기준 전압을 출력하는 기준 전압 출력 회로도.
도 17은 본 발명의 제2 면의 제1 실시예에 따른 충방전 제어회로 블록도.
도 18은 본 발명의 제2 면의 제1 실시예에 따른 충방전 제어회로의 신호 타이밍도.
도 19는 본 발명의 제2 면의 제2 실시예에 따른 충방전 제어회로 블록도.
도 20은 본 발명의 제2 면의 제2 실시예에 따른 지연회로도.
도 21은 본 발명의 제2 면의 제2 실시예에 따른 다른 지연회로도.
도 22는 본 발명의 제2 면의 제2 실시예에 따른 또다른 지연회로도.
도 23은 본 발명의 제2 면의 제2 실시예에 따른 또다른 지연회로도.
도 24도는 본 발명의 제2 면의 제3 실시예에 따른 충전가능한 전원장치의 회로블록도.
도 25는 본 발명의 제2 면의 제3 실시예에 따른 충방전 제어회로 블록도.
도 26은 본 발명에 따른 제어회로의 출력부를 도시한 도면.
도 27은 본 발명의 제2 면의 제4 실시예에 따른 충방전 제어회로 블록도.
도 28은 본 발명의 제2 면의 제4 실시예에 따른 기준전압 회로도.
도 29는 본 발명의 제2 면의 제4 실시예에 따른 충전가능한 전원장치 회로도.
도 30은 종래의 충전가능한 회로도.
도 31은 본 발명에 따른 래치 기능을 가진 비교기 회로도.
도 32는 본 발명의 제3 면의 제1 실시예에 따른 충방전 제어회로 블록도.
도 33은 본 발명의 제3 면의 제2 실시예에 따른 충방전 제어회로 블록도.
도 34는 전압 검출기 회로도.
도 35는 본 발명의 제3 면의 제2 실시예에 따른 충방전 제어회로 블록도.
도 36은 본 발명의 제3 면의 제3 실시예에 따른 충방전 제어회로 및 충전가능한 전원회로 블록도.
도 37은 종래의 충전가능한 전원장치 회로블록도.
도 38은 본 발명의 제3 면에 따른 충방전 제어회로의 스위칭 회로도.
도 39는 본 발명의 제3 면에 따른 충방전 제어회로를 이용한 트랜지스터의 단면도.
도 40은 본 발명의 제3 면에 따른 충방전 제어회로를 이용한 트랜지스터의 평면도.
도 41은 도 35의 A-A'을 절취한 트랜지스터의 단면도.
도 42는 본 발명의 제3 면에 따른 충방전 제어회로의 스위칭 회로도.
도 2에 도시한 바와 같은 종래 기술의 문제점을 극복하기 위해서 본 발명에 따른 충방전 제어 회로 있어서는, 소비 전류 제한용 스위칭 수단이 2차전지의 전압을 감시하기 위해 전원 전압 검출 회로 내에 구성된다. 특히, 이 소비 전류 제한용 스위칭 수단은 전원 전압 검출 회로의 일부분을 구성하는 전압 분할 회로 내에 구성된다.
또한, 본 발명에 따르면, 에러 증폭기를 통해서 흐르는 전체 소비전류를 제한하기 위해 구성된 전류 제한 수단에 의해 소비전류가 억제된다. 예컨대, 전류 제한 수단인 과충전 검출회로의 에러 증폭기에 전력 턴 온/오프 기능이 제공되므로 과방전 검출 회로의 신호에 따라 과방전 상태하의 배터리 소비 전류를 억제하도록 에러 증폭기가 턴 온 혹은 턴 오프된다.
또한, 본 발명에 따른 충/방전 제어회로에 있어서는, 2차전지를 구성하는 각 전지의 접속점에서의 전위를 외부에 출력하는 버퍼회로에 소비 전류 제어용 스위칭수단이 구성된다. 이 스위칭 수단은 충/방전 제어 회로에 구성된 제어회로에 의해 제어된다. 특히, 2차전지의 용량이 저하되는 상태인 과방전 상태 하에서는 제어회로가 스위칭 수단이 턴 온 되게 스위칭 수단을 제어한다.
또한, 본 발명에 따른 충/방전 제어회로에 있어서는, 2차전지의 전압을 검출하기 위한 과충전 전압 검출 회로 및 과방전 전압 검출 회로에 단일 기준 전압원이 공통적으로 사용된다.
더구나, 서로 직렬 접속된 다수개의 전지로 2차전지가 구성된 경우, 과충전 검출 회로 및 과방전 검출 회로가 각 전지 전압을 검출하게 된다. 전압 검출 회로에는 각 전지의 전압을 검출하기 위한 방편으로 단일 기준 전압 발생회로에 의해 각기 다른 전압이 형성된다.
본 발명에 따른 충/방전 제어 회로에 있어서, 2차전지의 과충전 상태를 검출하기 위하여 부분적인 전압을 얻는 과충전 검출 전압 분할회로의 기능과 2차전지의 과방전 상태를 검출하기 위하여 부분적인 전압을 얻는 과방전 검출 전압 분할회로의 기능이 모두 단일 과방전/과충전 검출전압 분할회로에 의해 형성된다.
도 30에 도시한 바와 같은 종래 기술의 문제점을 극복하기 위하여 본 발명에 따른 충방전 제어 회로에 있어서, 전압 검출회로가 2차전지의 과방전/과충전 상태를 검출한 후에, 이 과방전/과충전 전압이 용이하게 검출되도록 과충전/과방전 전압으로 리세트 됨과 동시에, 이 리세트 후 스위칭 회로를 턴 오프시키기 위한 신호의 타이밍이 세트된다.
또한, 본 발명에 따른 충/방전 제어 회로에 있어서, 전압검출 비교기와 제어회로기 간에 지연회로가 구성된다. 이 지연회로는 2차전지에 접속되었을 때 일정 기간동안 논리를 확보함으로써 스위칭 회로를 턴 온 시킨다. 따라서, 충전가능한 전원장치를 초기 상태부터 사용할 수 있게 된다.
또한, 전원장치의 외부단자를 통한 전압이 본 발명에 따른 충/방전 제어 회로로 인가된다. 2차전지의 전압이 충/방전 제어 회로의 최소 허용 가능 전압을 초과하더라도, 충전기가 전원장치에 접속되어 있을 경우, 스위칭 회로는 특정 회로에 의해 제어된다.
본 발명에 따른 충/방전 제어 회로에 있어서, 2차전지의 플러스 및 마이너스극성이 반대로 접속된 경우, 스위칭 회로 턴 오프 용 출력신호가 항시 제어회로로부터 인가된다. 구체적으로, 제어회로의 출력 결정용 전압 검출 회로의 출력은 항상 스위칭 회로를 턴 오프시킨다. 좀더 상세하게 설명하면, 전압 검출 회로의 출력에 관련된 정전압 회로의 출력은 스위칭 회로에 의해 턴 오프되는 것이다.
또한, 본 발명에 따른 충/방전 제어회로에 있어서, 과전류 검출회로에 래치기능이 부여된다. 일단 과전류가 검출된 부하를 제거하지 않는 한, 래치상태가 해제되지 않는다.
도 37에 도시한 바와 같은 종래 시스템의 결점을 해소하기 위한 본 발명의 충/방전 제어 회로에 있어서는, 두 개의 2차 전지의 각 전압이 검출되고, 이 검출된 하나의 전압치에 응답해서 다른 하나의 전압 검출치는 스위치 오버된다.
본 발명에 따르면, 두 개의 전지 전압의 합계치를 검출하기 위하여 전압의 합계치를 전압 검출 회로에 인가하는 단자들 간에 저항이 구성된다.
본 발명에 따르면, 외부 단자와 2차전지 간에 직렬 접속된 트랜지스터는 하나이다. 트랜지스터 수를 하나로 감소시키기 위해서, 스위칭용 트랜지스터의 소스 전극 및 드레인 전극 간에 트랜지스터 기판이 개재된다.
또한, 충/방전 제어용 반도체 집적회로 장치로는 바람직하게 트랜지스터용 기판을 제어할 수 있는 절연막 상에 구성된 반도체 막을 갖는 반도체 기판(이후 SOI 기판이라 함)(절연체 상의 실리콘)을 사용한다.
본 발명의 제1 면에 따른 충/방전 제어 회로에 있어서, 전압 검출 회로에 구성된 소비 전류 제한용 스위칭 수단에 의해 소비전류가 감소된다.
이와 같이 구성된 충/방전 제어 회로에 있어서, 과방전 상태에서는 과충전 검출 회로를 통한 소비전류가 특히 감소되므로 과충전 상태에서의 배터리 전력 소비를 억제하는 것이 가능할 뿐만 아니라 배터리 질을 저하시키는 현상을 방지할 수 있다.
또한, 단일 복수-입력형 에러 증폭기가 다수 개의 에러 증폭기로서 사용되므로 칩 면적을 상당히 감소시킬 수 있다.
이와 같은 구조에 따라, 버퍼회로의 소비 전류가 최소 레벨로 감소되므로써 소비전류가 적은 충/방전 제어 회로와, 수명이 긴 충전가능한 전원 장치를 제공하는 것이 가능하다.
이와 같은 구조인 충/방전 제어회로에 있어서, 기준 전압원을 본체 구성성분의 개수에 절반 혹은 그 이하로 형성시킬 수 있으므로, 소비전류 및 구성성분 수(IC의 경우에는 칩 사이즈)를 감소시킬 수 있다.
이와 같은 구조인 충방전 제어회로에 있어서, 전압 검출용 전압 분할회로가 이론적으로 구성성분 수의 절반으로 형성되기 때문에, 전압 분할회로들이 개별적로 형성되는 충/방전 제어회로의 전류에 비해 전류가 절반으로 감소된다.
과충전 전압 검출회로와 과방전 전압 검출회로 용으로는 전압분할 회로가 공통적으로 사용되므로 구성성분 수를 감소시킬 수 있다. 회로가 IC로 구성된 경우 그 구성성분 수가 감소되므로 칩 사이즈도 작아진다.
본 발명의 제2 면에 따른 충/방전 제어회로에 있어서, 과충전/과방전이 검출되면, 이 과충전/과방전 검출전압은 과충전/과방전을 용이하게 검출할 수 있는 레벨로 리세트 된다. 또한, 이후 스위칭 회로가 턴 오프되고 이 스위칭 회로의 턴 오프에 의해 가변되는 2차전지 전압에 기인하여 역기능이 전압 검출 회로에 발생하게 된다.
또한, 전압 검출용 비교기가 동작된 후 일정시간 경과된 다음에 제어회로가 동작하므로 일시에 큰 량의 침투 전류는 흐르지 않게 되어 2차전지의 전압강하 현상을 방지할 수 있다. 또한, 충전동작에 있어서, 지연 기간 동안에도 역시 2차전지의 전압이 상승되므로 검출동작이 더욱 확실하게 행해진다. 또한, 이 지연회로는 2차전지가 초기에 접속된 상태에서 일정 기간 동안 논리동작이 확실하게 행해지도록 하므로 제어회로가 스위칭 회로를 턴 온 시키고, 상기 초기접속 상태부터 충전가능한 전원장치를 사용할 수 있게 된다.
또한, 2차전지 전압이 충/방전 제어 회로의 허용 가능한 최소 전압을 초과하더라도 스위칭 회로를 제어할 수 있다. 2차전지 전압이 극한적으로 감소되더라도 충전 동작은 양호하게 행해진다.
또한, 역접속된 경우, 스위칭 회로는 항상 턴 오프되므로 충전기와 2차전지가 전기적으로 분리된 상태가 된다. 따라서, 2차전지는 충전기에 영향을 끼치는상태인 역접속상태에서 해제된다.
또한, 래치기능이 상기 과전류 검출회로에 부가됨에 따라 과전류 검출 동작동안의 발진을 방지할 수 있다.
본 발명의 제 3면에 따른 충/방전 제어회로에 있어서, 전압의 합계치가 인가되는 단자 사이에 저항이 구성됨에 따라 전압검출 동작이 가능해진다.
또한, 어느 하나의 전지의 전압값에 응답해서, 다른 전지의 과충전 검출전압이 스위칭 오버되면 전압차가 작은 충/방전제어 동작을 수행할 수 있다.
또한, 기판전위를 서로 별도로 설정할 수도 있다. 또한, 트랜지스터의 사이즈도 감소시킬 수 있다.
이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1 면의 제1 실시예에 따른 충/방전 제어회로 블록도이다. 충/방전 제어회로에 전원이 인가되는 경우 전원으로서 2차전지를 동작시킨다. 즉, 이 경우 2차전지는 전원단자 -VB및 +VB에 접속된다.
전원 전압을 분할하는 전원 전압 분할 수단인 전압 분할 회로(1), 이 전원 전압 분할수단의 두 개의 출력 전압을 검출하는 전압 검출회로(2, 3), 이들 각각의 전압 검출회로(2, 3)의 출력신호들에 응답해서 최종 제어신호(Vs)를 출력하는 제어회로(4)가 상기 전원에 병렬 접속되어 있다.
좀더 상세하게는 도 3에 도시한 바와 같이, 각 전압 검출회로(2, 3)는 전원단자 -VB에 대한 기준 전압원(42)과 전압 분할용 저항기의 출력을 입력받아 비교하는 비교기 회로(41)로 구성되어 있다. 전압 검출회로(2)는 과충전을 검출하는 데 이용하며, 전압 검출회로(3)는 과방전을 검출하는 데 이용한다. 전원으로 작용하는 2차전지의 과충전 상태를 검출하는 과충전 전압 검출회로는 전압 분할 회로(1)와 전압 검출회로(2)로 구성되어 있다. 또한, 전원으로 작용하는 2차전지의 과방전을 검출하는 과방전 전압 검출회로는 전압 분할회로(1)와 전압 검출회로(3)로 구성되어 있다. 본 발명에 있어서, 전압 검출회로들의 입력들에 대해 전압 분할회로들을 개별적으로 구성시키는 것이 가능하다. 도 1은 전압 분할회로가 각각의 전압 검출회로에 공통적으로 작용할 수 있도록 구성된 충/방전 제어회로의 예를 도시한 것이다. 제어회로(4)는 각 전압 검출회로(2, 3)로부터 2차전지의 과충전/과방전에 대한 신호들을 입력받으며 전원장치의 스위칭 회로를 턴 온 및 턴 오프시키기 위한 신호(Vs)를 출력한다.
제어회로(4)는 또한 전압 분할 회로(1)를 통해 흐르는 전류를 제어하도록 구성된 스위칭 소자(5)를 제어한다. 전원 전압 분할회로를 구성하는 전압 분할 저항기는 직렬로 접속되도록 그 구성이 매우 간단하게 되어 있다. 따라서, 전압 분할 회로(1)가 어떤 수단이 개재됨이 없이 전원 라인(-VB, +VB)에 직접 접속되면, 상기 전압 분할 회로를 통해 상당히 큰 DC 전류가 흐르게 된다. 전원 라인(-VB)와 전압 분할 회로(1) 간에는 스위칭 소자(5)가 개재되어 있으며 이 스위칭 소자(5)는 제어회로(4)로부터의 신호 혹은 타 회로에 의해 생성된 신호에 의해 제어된다.
전압 분할 회로(1)에 직렬 접속된 스위칭 소자(5)의 저항치가 작아지면 작아질수록 더 좋다. 이는 스위칭 소자(5)의 저항치가 전압 분할 회로(1)의 저항치보다 훨씬 작은 값으로 설정되면, 전압 분할 회로(1)의 출력은 스위칭 소자(5)의 저항치에 의해 악영향을 받을 것이기 때문이다. 따라서, 스위칭 소자를 전압 분할 저항기들 사이에 개재하는 것보다 도 1에 도시한 바와 같이 전압 분할 회로(1)의 일단에 스위칭 소자를 직접 전원라인에 구성시키는 것이 바람직하다.
스위칭 소자가 절연 게이트형 FET(전계효과 트랜지스터)인 경우, 도 1에 도시한 바와 같이, 트랜지스터의 소스 및 게이트 전극 간 전압이 전원 전압레벨로 설정되므로 트랜지스터의 "온"저항이 억제된다. 전압 분할 회로(1)를 통해 흐르는 전류를 감소시키기 위해서는 대략 10KΩ/□의 시트저항을 갖는 고저항의 복수의 크리스탈라인 막을 전압 분할 저항기로서 사용한다. 전압 분할 회로(1)의 저항치는 비교적 고 레벨인 대략 10MΩ으로 설계한다. 스위칭 소자(5)의 "온" 저항은 높아야 대략 수 KΩ인 저 저항치를 갖도록 설계하며, 전압 분할 회로(1)의 저항치의 대략 1/1000 정도이다. 즉, 전압 검출회로의 변위를 방지할 수 있도록 "온" 저항을 억제시키는 것이다. 트랜지스터(5)의 "오프" 저항은 전압 분할 회로(1)의 저항치보다 훨씬 크기 때문에 "오프" 모드 동안의 전력 소비를 절감하는 것이 가능하다.
도 4는 본 발명에 따른 충/방전 제어회로 블록도로서, P-형 절연 게이트형 FET가 전압 분할 회로(21)와 전원 단자(+VB) 간에 직렬 접속된 것을 도시한 것이다. 과충전 전압 검출회로(22), 과방전 전압 검출회로(23) 및 제어회로(24)가 도 1에 도시한 바와 같은 제1 실시예와 동일한 방법으로 설계된다. 그러나, 스위칭 소자(25)가 P형 절연 게이트형 트랜지스터이므로, 스위칭 소자(25)가 턴 오프 되는 경우 +VB는 단자(26)에 인가된다. "온" 상태가 요망되는 경우, -VB가 단자(26)에 인가된다. -VB가 트랜지스터(25)의 게이트 전압으로 인가되므로 "온"저항이 불충분하게 낮아진다.
도 5는 스위칭 소자들이 전압 분할 저항기들의 양측에 삽입 구성된 본 발명에 따른 충/방전 제어회로 블록도이다. N-형 절연 게이트형 FET(35)와 P-형 트랜지스터(36)가 전압 분할 회로(31)의 양측에 형성되어 있다. 과충전 전압 검출회로(32), 과방전 전압 검출회로(33) 및 제어회로(34)가 도 1 및 도 4에 도시한 바와 같은 실시예와 동일한 방법으로 설계된다. 도 5에 도시한 바와 같이, 스위칭 소자(35, 36)이 전원의 양측에 삽입 구성되므로 전원 전압 분할회로가 신속하게 동작할 수 있다. 또한, 스위칭 소자가 동등하게 삽입 구성되어 있으므로 스위칭 소자의 "온" 저항은 전압 분할회로의 출력에 거의 영향을 미치지 않는다.
본 발명에 따른 충/방전 제어회로는 전압 분할 회로(1)에서 분할된 전압이 거의 변화됨이 없이 일정하게 유지되는 동일 반도체 기판에 구성된 IC에 적용될 수 있다.
본 발명의 제2 실시예를 도면을 참조하여 상세히 설명한다.
도 6에서, 배터리 전압이 다음 식(2)(여기서 Vref는 기준전압 회로(11)의 전압치)의 과방전 검출전압 VKAH보다 크지 않을 때, 이 상태는 배터리가 방전상태에 놓여진 것임을 나타낸다. 배터리 전압이 다음 식(3)의 과충전 검출전압 VKAJ보다 작지 않을 때, 단자(17)의 전압은 "하이"레벨에 있고, 이것은 배터리가 과충전 상태에 놓여진 것임을 나타낸다.
VKAH= (R1+ R2+ R3) Vref/(R2+ R3) (2)
VKAJ= (R1+ R2+ R3) Vref/(R3) (3)
즉, R1내지 R3값과 Vref값을 배터리 특성에 부합하도록 선택함으로써 VKAH와 VKAJ값을 임의의 값들로 선택하는 것이 가능하다. 과충전 검출회로의 에러 증폭기(13)는 파워 온/오프 기능을 갖는다. 에러 증폭기(12)의 출력이 "로우"이면 파워가 턴 오프 되는 반면에 에러 증폭기(12)의 출력이 "하이"이면 파워는 턴 온 된다. 파워가 턴 오프 되는 경우 에러 증폭기(13)는 소비 전류가 절약될 수 있는 정도로는 동작되지 않으며, 출력단자(17)는 "로우" 레벨에 고정된다. 즉, 에러 증폭기(13)의 동작은 에러 증폭기(12)의 출력에 의해 제어되는 것이다.
과방전 검출전압 VKAH와 과충전 검출전압 VKAJ간에는 식(2) 및 (3)으로부터 다음과 같은 관계가 성립한다.
VKAH< VKAJ(4)
즉, 과방전이 검출된 상태에선, 항상 과충전 상태라 말할 수 없으므로, 과충전 검출회로의 에러 증폭기(13)를 동작시킬 필요가 없다. 이에 따라 본 발명이 이에 적용될 수 있다. 도 7은 파워 온/오프 기능을 갖는 에러 증폭기의 회로 예이다. 입력단자(61, 62) 각각에 분할 전압과 기준전압이 각각 입력된다. "하이" 레벨 전압이 동작 제어단자(63)에 입력되는 기간 동안 에러 증폭 동작이 행해진다. 과방전 상태의 결과로, 단자(16)의 전압은 "로우" 레벨을 유지하며, 트랜지스터(M1, M2)가 턴 오프 됨으로써 소비전류가 절감되고, 트랜지스터(M3, M4)가 턴 온 되어 출력단자(17)는 "로우" 레벨에 고정된다.
본 발명의 또다른 실시예를 도 8을 참조해서 설명한다. 시스템은 배터리 접속 단자(14, 15)에 대해서 기준 전압 회로(11), 제1 에러 증폭기(M11, M12, M13 및 M14 포함), 제2 에러 증폭기(M16, M17, M18 및 M19 포함)와 트랜지스터(M15)로 구성되어 있다. 기준 전압 회로(11)의 출력은 제1 에러 증폭기의 M14 및 제2 에러 증폭기의 M18에 각각 인가된다. 도 8에 도시하지는 않았으나, 전압 분할 수단에 의해 얻어진 배터리 분할전압이 동일한 방법으로 입력(b, d)로서 트랜지스터(M13, M19)에 인가된다. 에러 증폭기의 출력(a, c)로부터 배터리의 방전상태를 의미하는 신호가 출력된다.
도 8에서, 제1 및 제2 에러 증폭기 모두의 소비전류를 제한하기 위해서 전류 제한 수단으로 기능을 행하는 각각의 증폭기들에 직렬로 전류 제한 트랜지스터(M15)가 접속되어 있다. 전류 제한 트랜지스터(M15)를 이용하면, 제1및 제2 에러 증폭기의 소비전류 합계치를 단일 에러 증폭기의 소비전류와 동일한 값으로 감소시킬 수 있다.
다수개의 에러 증폭기가 단일 복수-입력형 에러 증폭기에 집적 구성된 실시예를 도 9도를 참조하여 설명한다. 도 10은 두 개의 배터리가 서로 직렬 접속된 배터리 충전 제어기 회로도이다. 도 6에 도시한 바와 같은 회로는 배터리(18 혹은 19) 각각에 대해 배열한 구조이다. 에러 증폭기를 형성하는 한 쌍의 트랜지스터(M12, M14)는 그 다음 에러 증폭기를 형성하는 한 쌍의 트랜지스터(M16, M18)과 동일한 구성이므로, 이들 두 쌍 중 어느 하나를 제거하면, 에러 증폭기용 회로와 에러 증폭 수단으로서의 2입력형 기준 전압 회로용의 회로를 나타내는 도 9에 도시한 바와 같은 회로를 얻는 것이 가능하다.
도 9의 N1, N2, N3, N4 및 N5에 있어서, N5는 정전류원, N1 및 N2는 활성부하, N3 및 N4는 소스가 결합된 쌍인 에러 증폭기가 도시되었다. N3 게이트 입력전압(b)과 N4의 게이트 입력전압(기준전압)을 비교하여(혹은 증폭하여) 출력(a)을 얻을 수 있다.
N1 및 N2의 게이트-소스 전압이 서로 동일하므로 N3 및 N4에 흐르는 전류도 항상 동일하다고 할 수 있다. 따라서, N3의 게이트 입력전압(b)이 N4의 게이트 입력전압(즉, 기준전압)보다 높으면, N3가 N4보다 턴 온 되는 확률이 높으므로 저항 성분과 출력 a가 "로우"쪽으로 감소된다. 반면에, N3의 게이트 입력 전압(b)이 N4의 게이트 입력전압(즉, 기준전압)보다 낮으면, N3가 N4보다 턴 오프되는 확률이 높으므로 저항성분은 증가하고 출력(a)은 "하이"쪽으로 증가된다.
동일하게, N2, N6, N4, N7 및 N5에 관하여, N5는 정전류원, N2 및 N6는 활성부하, N4 및 N7는 소스가 서로 결합된 쌍인 통상적인 에러 증폭기를 구성할 수 있다. N7 게이트 입력전압(d)와 N4 게이트 입력전압(기준전압)을 비교하여(혹은 증폭하여) 출력(c)를 얻는 것이 가능하다.
N2 및 N6의 게이트-소스 전압이 동일하므로, 이 N2 및 N6에 흐르는 전류 즉, N4 및 N7에 흐르는 전류는 항상 동일하게 유지된다. 따라서, N7의 게이트 입력 전압(d)가 N4의 게이트 입력 전압(즉, 기준전압)보다 크면, N4는 N7보다 턴 온 될 확률이 높으므로 저항성분은 감소하고 출력(c)는 "로우"쪽으로 감소된다. 반면에, N7의 게이트 입력 전압(d)가 N4의 게이트 입력 전압(즉, 기준전압)보다 작으면, N7가 N4보다 턴 오프 될 확률이 높으므로 저항성분은 증가하고 출력(c)는 "하이"쪽으로 증가된다.
따라서, 서로 다른 전압이 동일한 기준전압과 비교될 경우 N4의 게이트에 기준전압을 입력하고 N3 및 N7의 게이트에 타 전압을 입력함으로써 기준전압의 비교(증폭)를 통해 각각 출력(a, c)을 얻을 수 있다.
또한, 에러 증폭기의 소비전류를 결정하는 전류 제한용 트랜지스터로서의 기능을 수행하는 트랜지스터(N5)가 2입력 시스템에 공통적으로 사용되므로, 단일 증폭기의 소비전류를 이용하여, 두 개의 에러 증폭기의 기능을 수행하는 에러 증폭 수단을 구동시킬 수 있다.
상술한 바와 같이, 본 발명이 N-채널 트랜지스터 입력형 에러 증폭기에 적용됨은 물론 P-채널 트랜지스터 입력형 에러 증폭기에도 동등하게 적용되는 것이 명백하다.
본 발명의 제3 실시예를 도면을 참조하여 상세히 설명한다.
도 11은 본 발명에 따른 충/방전 제어회로 블록도이다.
2차전지로서, 두 개의 전지(111, 112)가 충/방전 제어회로의 전원단자 +VB와 -VB간에 직렬 접속되어 있다. 전지(111)의 전압은 전압 분할회로(113)에 의해 분할된다. 이 분할된 전압은 과충전/과방전 전압 검출회로(115)에 의해 검출된다. 이 전압 검출회로(115)의 출력은 제어회로(117)에 입력된다. 각각의 전지가 과충전이나 과방전 상태하에 있을 경우, 제어회로(117)는 2차전지와 전원의 외부 단자 간 접속을 차단하기 위한 신호(Vs)를 출력한다. 따라서, 제어회로(117)는 단지 논리회로로만으로 구성되어 있다. 전지(112)에 대해서도 동일한 방식으로 과충전 및 과방전 상태가 전압 분할 회로(114) 및 전압 검출회로(116)에 의해 검출된다. 그 검출 결과는 디지털 신호 형태로 제어회로(117)에 입력된다. 따라서, 두 개의 전지(111, 112) 중 어느 하나의 전지가 과충전이나 과방전 상태 하에 있게 되면, 이 과충전이나 과방전이 더 이상 진행되지 않도록 전지와 외부전원 간 접속이 차단된다. 이들 두 개의 전지의 충전 특성 및 방전 특성은 항상 동일하지는 않으므로, 과충전 및 과방전을 검출하여 개별적으로 제어하는 것이 필요하다.
버퍼(118)는 각 전지들이 서로 접속되어 있는 상태에서 전압(VI)을 신호(B)로써 외부에 출력하는 회로이다. 각 전지들간의 충/방전 평형 조건은 신호(B)에 의해 검출된다. 버퍼회로(118)는 외부로 접속점의 전위(VI)로부터의 전류소비를 방지하기 위해서 설치된 것이다. 도 12는 버퍼회로의 상세도이다. 2차전지의 +VB및 -VB양측으로부터의 전원이 버퍼회로에 공급된다. 접속점에서의 전위(VI)는 버퍼회로의 구성성분 중 하나인 산술 증폭기의 트랜지스터(92, 93)에 입력된다. 접속점에서의 전위(VI)는 전체 2차전지 전원 전위의 중간 정도이다. 따라서, 트랜지스터(92, 93)를 통해서 큰 전류가 흐른다. 따라서, 전류 흐름을 인터럽트시키는 스위칭 트랜지스터(91)가 트랜지스터(92, 93)와 직렬 접속된다. 전류 인터럽트용 트랜지스터(91)는 과방전 상태로 턴 오프 되도록 제어회로로부터 게이트 전극(95)을 통해 제어된다. 버퍼회로를 안정하게 동작시키기 위해 정전류 회로(94)가 삽입 구성되어 있다.
상술한 바와 같이, 전지가 과방전 상태 하에 있을 경우, 중간 전위가 입력되는 버퍼회로의 동작이 정지되므로, 충/방전 제어회로의 소비전류가 감소된다.
전류 인터럽트용 트랜지스터(91)를 삽입시킴에 따라, 버퍼회로가 동작하지 않을 경우에도 단자(B)로부터 독립적인 신호가 출력될 수 있다. 예를 들면, 단자(B)로부터 과충전 상태, 정상상태 혹은 과방전 상태를 알리는 신호를 출력할 수 있는 것이다. 정상상태에서는 두 개의 전지들의 접속점에서의 전위가 출력된다. 과충전이나 과방전 상태에서는 단자 B의 연결 상태를 유지 혹은 차단시킴에 따라 +VB및 -VB에 해당하는 디지털 신호 레벨에 따른 조건을 출력할 수 있다. 즉, 버퍼회로 내에 구성된 전류 인터럽트용 트랜지스터는 버퍼회로의 전류를 인터럽트 할 뿐만 아니라 서로 다른 종류의 신호를 단자(B)를 통해 출력하는 것이다.
본 발명의 제4 실시예를 도면을 참조해서 설명한다.
도 13은 본 발명에 따른 충/방전 제어회로 블록도이다. 충전할 2차전지가 전원단자 -VB와 +VB간에 접속된다. 전원단자는 2차전지의 전압을 분할하는 전압 분할 회로(1)와, 이 전압 분할 회로(1)에서 분할된 전압을 검출하는 전압 검출 회로를 형성하는 비교기(52, 53)와, 이 비교기(52, 53)의 출력신호를 입력받아서 최종 제어신호(VS)를 출력하는 제어회로(4)에 각각 병렬 접속되어 있다.
전압 검출회로는 과충전 전압 검출회로 및 과방전 전압검출 회로인 두 개의 전압 검출회로로 구성되어 있다. 과충전 전압 검출회로는 기준 전압원(VR)과, 저항기(R1, R2)에 의해 분할된 전압을 입력받는 비교기 회로(52)로 구성되어 있다. 과방전 전압 검출회로는 기준 전압원(VR)과, 저항기(R2, R3)에 의해 분할된 전압을 입력받는 비교기 회로(53)로 구성되어 있다. 전압 분할 회로(1)에 구성된 저항(R1), (R2) 및 (R3)의 저항치들은 기준 전압원(VR)에 관련하여 설계되므로, 과방전 상태에서는 비교기(52, 53)의 출력이 역으로 된다. 2차전지의 전압이 과충전 영역 및 과방전 영역 내에 드는 경우, 제어회로(4)에는 역으로된 비교기들의 출력이 입력된다. 제어회로(4)는 비교기(52, 53)으로부터의 신호를 입력받아서 전원장치의 스위칭 회로를 턴 오프시키기 위한 신호를 스위칭 회로에 출력함으로써 과충전이나 과방전이 더 이상 진행되지 않도록 한다. 도 13도에 도시한 바와 같이, 과충전 및 과방전 비교기 회로용으로는 기준 전압(VR)이 사용된다.
도 14는 기준 전압원 회로도이다. 예를 들면, 증가형 N형 절연 게이트형 FET(61)와 공핍형 N형 절연 게이트형 FET(62)가 전압이 가변되는 2차전지를 전원으로서 사용하여 직렬로 접속되어 있다. 각각의 게이트 전극은 접속단자에 접속되어있다. 각 트랜지스터의 스레솔드 전위차에 대응하는 2차전지 전압 변동과는 관계없이 정전압(Vref)이 -VB에 관하여 접속단자로부터 출력된다. 도 14에 도시한 예로 한정되는 것은 아니나, 기준 전압원은 2차전지의 에너지를 소비한다. 따라서, 도 13에 도시한 바와 같이, 기준 전압원은 전압 검출회로들에 대해 공통으로 사용되므로 기준 전압원들이 각각의 검출회로들에 개별적으로 구성되는 회로에 비해 소비전류를 감소시킬 수 있을 뿐만 아니라 구성 성분수도 감소시킬 수 있다. 충/방전 제어회로의 소비전류는 2차전지의 수명을 결정하는 데 중요한 요인 중 하나이다. 특히, 2차전지의 전압이 과방전 상태 하에서 감소되는 경우, 소비전류의 증가로 2차전지의 전압이 급속하게 감소되므로 수명이 단축된다. 따라서, 가능한 최소 전류로 충/방전 제어회로를 동작시키도록 수명이 긴 충전가능형 전원장치를 필요로 한다.
도 15는 두 개의 2차전지(71, 72)가 서로 직렬 접속된 경우의 충/방전 제어회로도이다. 도 15에 도시한 바와 같이, 2차전지가 다수개의 전지로 구성되어 있는 경우 각각의 전지전압을 별도로 검출하고 충/방전 제어회로를 형성하는 것이 필요하다. 일반적으로, 전지 전압은 전지재료에 따라 결정된다. 따라서, 배터리 전원에 의해 구동되는 장비에 고전압이 필요한 경우에는, 도 15에 도시한 바와 같이전지들을 직렬로 접속함으로써 필요한 고전압을 얻을 수 있다. 도 15에 도시한 바와 같이, 각 전지(71, 72)에는 도 13에 도시한 바와 같은 충/방전 제어회로가 접속되어있다. 이들 전지 모두에 공통적으로 이용되는 제어회로(79)는 비교기(75, 76, 77, 78)로부터의 신호들을 입력받아서 스위칭 회로 제어용 신호(VS)를 출력한다.
도 15에 도시한 회로에서, 각 전지(71, 72)는 접지 전압레벨(G)에 대해 포지티브 전압측(+VB)과 네가티브 전압측(-VB)을 갖는다. 따라서, 도 15에 도시한 바와 같이, 두 개의 전지(71, 72)가 서로 직렬 접속된 경우, +VB및 -VB전압에 의해 전지 전압을 검출하는 것이 바람직하다. +VB에 기초한 기준 전압원(VR1)은 전지(71)에 대한 전압 검출회로를 형성하는 비교기(75, 76)에 입력된다. 반면에, -VB에 기초한 기준 전압원(VR2)은 전지(72)에 대한 전압 검출회로를 형성하는 비교기(77, 78)에 입력된다. 기준 전압원(VR1, VR1)은 서로간에 기준(+VB, -VB)이 다르다. 일반적으로 전지의 충/방전을 제어할 목적으로 과충전 및 과방전용 전압들은 동일하게 유지시킨다. 따라서, 그 기준이 서로 다르더라도 각각의 기준에 대해 동일한 값이 얻어지는 기준 전압원이 필요하다.
도 16은 +VB및 -VB로부터 정전압을 출력하는 기준 전압회로의 예를 도시한 것이다. 이 예는 하나 이상의 증가형 절연 게이트 FET가 기준 전압회로에 직렬 접속되어 있다. 즉, 트랜지스터(82, 83)의 접속라인은 도 14의 기준 전압회로의 접속라인과 동일하며 트랜지스터(81)가 추가로 접속되어 있다. 이 회로에서 VR1과 VR2는 각 트랜지스터들의 접속점으로부터 출력된다. VR1는 +VB에 대한 정전압(Vref)를 출력한다. 또한, VR2는 -VB에 대한 정전압(Vref)를 출력한다. 따라서, 추가적으로 전류를 소비하지 않고도 도 16의 기준 전압회로를 이용하여 정전압을 출력할 수 있다. 도 15에 도시한 VR1및 VR2가 도 16의 단일 기준회로에 의해 형성되면(+VB와 -VB간의 하나의 전류 경로), 2차 배터리가 다수개의 전지로 구성되어 있다하더라도 전류 소비를 증가시킴이 없이 충/방전 제어회로를 구성하는 것이 가능하다.
상술한 바와 같이 본 발명에 따르면 전압검출용 비교기 회로 수에 대응하는 다수개의 기준 전압원으로 구성된 기준 전압원을 단일 회로로 공통적으로 구성시킬 수 있다. 본 발명에 따른 충/방전 제어회로는 그 본연의 배치구성상 다수개의 비교기 회로를 필요로 하며 2차 배터리의 수명을 연장하기 위해서는 소비 전류를 감소시키는 것이 가장 중요한 요소 중 하나이다. 따라서, 본 발명은 단순화시킨 충/방전 제어회로에 기초하여 이루어지며 이와 같이 함으로써 실질적인 이득을 얻을 수 있다.
전류 제한용 트랜지스터가 본 발명에 사용된 공통 정전압 회로에 직렬로 접속되고 제어회로에 의해 트랜지스터를 제어함에 따라 전류가 인터럽트되면, 전류 소비를 더 감소시킬 수 있다. 이 경우, 단일 정전류 회로가 구성되므로 회로가 복잡해지지 않는 잇점이 있다.
도 17은 본 발명의 제2 면의 제1 실시예에 따른 충/방전 제어회로 블록도이다. 충/방전 제어회로를 전원장치에 적용하면, 2차전지를 전원으로 이용하게 된다. 즉, 2차전지가 전력을 공급 할 수 있도록 -VB및 +VB에 접속된다.
전원 전압 분할수단인 전압 분할 회로(1), 상기 전원 전압 분할수단의 두 개의 출력 전압을 검출하는 전압 검출회로(2, 3), 각각의 전압 검출회로(2, 3)의 출력신호에 응답해서 최종 제어신호(VS)를 출력하는 제어회로(4) 등이 전원에 병렬 접속되어 있다.
도 3에 관련하여 기술한 바와 같이, 각각의 전압 검출회로(2, 3)는 전원단자(-VB)에 대한 기준 전압원(42)과 전압 분할 회로의 출력을 입력받는 비교기 회로(41)로 구성되어 있다. 전압 검출회로(2)는 과충전 검출용이며, 전압 검출회로(3)는 과방전 검출용이다. 전원으로의 기능을 행하는 2차전지의 과충전 검출용 전압 검출회로는 전원 전압 분할회로(1)와 전압 검출회로(2)로 구성되어 있다. 또한 전원으로서의 기능을 행하는 2차전지의 과방전 검출용 전압 검출회로는 전압 분할 회로(1)와 전압 검출회로(3)로 구성되어 있다. 본 발명에 있어서는 상기 전압 검출회로의 입력용 전압 분할회로를 별도로 구성하는 것이 가능하다. 도 17은 전압 분할회로가 각 전압 검출회로용으로 공통적으로 구성된 충/방전 제어회로의 예를 도시한 것이다. 제어회로(4)는 전압 검출회로(2, 3)로부터 2차전지의 과충전/과방전에 대한 신호를 입력받고 전원장치의 스위칭 회로를 턴 온 및 턴 오프시키기 위한 신호(VS)를 출력한다.
예를 들면, 충전 전원이 단자 -VB와 +VB간에 접속된 2차전지에 스위칭 회로를 통해 접속되어 있는 경우, 충전 상태에서는 2차전지의 양단부에서의 전압(-VB, +VB)가 점차 증가된다. 2차전지가 과충전 상태가 될 경우 과충전 전압 검출회로의 출력신호는 역으로 된다. 이 과충전 상태를 의미하는 전압은 2차전지의 종류에 따라 가변된다. 예를 들면 리튬 이온 배터리인 경우 그 전압은 4.3V가 된다. 즉, 충/방전 제어회로(102)의 출력은 2차전지가 전압 분할회로(1)로부터 4.3V가 되는 2차 전지의 전압을 이용하여 충전되는 경우에는 역으로 되도록 설계한다. 전압 검출회로(2)에서 출력된 역신호는 전압 분할회로(1)에 피드백된다. 즉, 전압 검출회로(2)의 신호는 전압 분할회로(1)의 부분 전압을 제어하도록 분할 전압 제어 트랜지스터(175)의 게이트 전극에 입력되는 것이다. 전압 검출회로(2)의 역으로 된 출력 신호에 따라, 즉시, 트랜지스터가 턴 온 되므로 분할전압은 더욱 증가하게 되고 안정화 됨으로써 전압 검출회로(2)는 역신호를 출력하게 된다. 이에 따라, 트랜지스터(175)가 턴 온되므로, 2차전지의 전압이 예를 들면 4.0V 이하로 변화더라도 저항(R1)에서의 전압은 전압 검출회로(2)가 충분히 역으로 될 수 있는 레벨로 유지된다.
상술한 바와 같이 충/방전 제어회로를 전압 분할회로(1)와 과방전 전압 검출회로로 구성시킴으로써, 과충전 검출 후, 그 과충전 검출신호는 그 검출신호를 갖는 더 낮은 값으로 재차 설정되므로 좀 더 안정된 과충전 검출 동작을 행할 수 있다. 더 낮은 값이 재차 설정되면 스위칭 회로를 턴 오프시키는 신호(VS)가 제어회로(4)로부터 출력된다. 스위칭 회로가 턴 오프 됨에 따라 2차전지의 전압은 전지의 내부저항과 충전전류와의 곱에 해당하는 전압만큼 감소되어 리튬 이온 전지 내 고유의 화학적 전위에 의해 발생되는 전압으로 된다. 즉, 내부저항에 의한 전압 강하에 대응하는 값만큼 전압이 감소되는 것이다. 그러나, 과충전 검출전압은 4.3V에서 4.0V로 감소된 값으로 설정되며 전압 검출회로의 출력은 과충전을 검출할 수 있도록 유지된다. 따라서, 과충전 리세팅시 0.3V(4.3V - 4.0V)로 감소된 전압은 충전 도중 2차전지의 내부저항에 기인한 전압 강하치보다 큰 값으로 결정되는 것이 필요하다. 일반적으로 초기 설정량과 리세트 전압 간의 전압 차이는 0.2V 내지 0.5V 범위 이내이다. 0.5V 이상으로 설정하면 과충전 범위가 너무 커지게 된다. 그 결과 정상상태의 이용범위가 좁아지게 된다. 즉, 수명이 단축되는 것이다.
도 18은 각 회로의 타이밍 챠트도이다. 과충전에 대한 검출 전압(a)는 2차전지는 과충전 전압 4.3V로 충전됨과 아울러 4.2V로 재차 감소되어 설정된다. 4.3V에서 4.2V로 전압을 감소시킬 목적으로 분할 전압 제어용 트랜지스터(175)가 설치된다. 전압 검출회로(2)의 출력은 트랜지스터(175)의 게이트 전압으로 피드백된다. 즉, 2차전지의 전압이 4.3V일 경우, 전압 검출회로(2)의 출력은 +VB에서 -VB로 역으로 된다. -VB의 전압이 트랜지스터(175)에 입력되면 이 트랜지스터(175)가 턴 온 되고 과충전 검출 포인트에서의 전압이 4.3V에서 4.2V로 리세트되게 브리더(breeder) 저항기의 분할비가 변경된다. 제어회로의 출력신호(VS)는 리세팅 후 △t 시간동안 +VB에서 0V로 변화된다. 이에 따라 스위칭 회로 전환용 신호가 "온"에서 "오프"로 변화되어 출력된다. △t 시간을 마련하기 위해서 전압 검출회로(2)의 출력이 지연회로에 의해 지연된다.
과방전 검출에 대해서는 이미 설명된 바 있다. 과방전의 경우 유사한 구성을 이용해서 시스템을 안정하게 동작시킬 수 있다. 과방전 상태가 검출되는 경우 리세트 레벨은 과충전의 경우와 반대로 증가된다.
본 발명의 제2 면의 제2 실시예를 도면을 참조하여 설명한다.
도 19는 본 발명의 제2 면의 제2 실시예에 따른 충/방전 제어 회로도이다. 이 충/방전 제어회로는 2차전지에 의해 동작한다. 즉, 2차전지가 전력을 공급할 수 있도록 전원단자(-VB, +VB)에 접속되어 있기 때문이다. 전원전압 분할수단인 전압 분할 회로(1), 전원의 두 개의 출력 전압을 검출하는 전압 검출회로(2, 3), 일정 시간동안 전원전압 분할 수단의 출력신호를 지연시키는 지연회로(191, 192), 이 지연회로(191, 192)의 출력신호에 따라 최종 제어신호(VS)를 출력하는 제어회로(4)가 전원에 대해 병렬 접속되어 있다.
도 3에 도시한 바와 같이 각 전압 검출회로(2, 3)는 전원 단자(-VB)에 대한 기준 전압원(42)과 전압 분할 회로(1)의 출력을 입력받는 비교기 회로(41)로 구성되어 있다. 전압 검출회로(2)는 과충전 검출용이고, 전압 검출회로(3)는 과방전 검출용이다. 전원으로서의 기능을 행하는 2차전지의 과충전을 검출하는 과충전 전압 검출회로는 전압 분할 회로(1)와 전압 검출회로(2)로 구성되어 있다. 또한, 전원으로서의 기능을 행하는 2차전지의 과방전을 검출하는 과방전 검출회로는 전압분할 회로(1)와 전압 검출회로(3)로 구성되어 있다. 본 발명에서, 전압 검출회로의 입력용인 전압 분할 저항기들을 별도로 구성시키는 것이 가능하다.
도 19는 전압 분할 회로(1)가 각각의 전압 검출회로들에 대해 공통적으로 구성된 충/방전 제어회로의 예를 도시한 것이다. 전압 검출회로(2, 3)에 의해 과충전/과방전이 검출되면 지연회로(191, 192)는 시간 지연을 발생하고 출력신호는 역으로 된다. 제어회로(4)는 각 지연회로(191, 192)로부터 2차전지의 과충전/과방전에 대한 신호를 입력받아서 전원장치의 스위칭 회로를 턴 온 및 턴 오프시키기 위한 신호(VS)를 출력한다. 이와 같은 동작을 위해서 제어회로(4)는 논리회로로 구성된다. 전원장치의 스위칭 회로가 신호(VS)에 의해 턴 온 혹은 턴 오프 되더라도, 캐패시턴스 혹은 저항 성분이 스위칭 회로의 입력 단자에 존재하더라도 일정 주기동안 신호(VS)를 변경시킬 필요가 있으므로 제어회로(4)의 출력단자(VS)의 임피던스는 저 레벨로 유지시킬 필요가 있다. 예를 들면, 제어회로(4)가 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)로 이루어진 경우 논리회로를 형성하는 트랜지스터 소자 수가 증가된다. 이와 동시에 출력단자(VS)를 저 임피던스로 유지시키기 위해서는 최종 출력 단(stage)의 사이즈를 크게 할 필요가 있다. 이 때문에 제어회로(4)가 신호(VS)를 턴 온 혹은 턴 오프될 때 침투전류가 소비된다. 이 침투전류는 제어회로(4)에서 뿐만 아니라 출력이 이들 침투전류에 의해 역으로 되는 타이밍에서 전압 검출회로(2, 3)에서도 발생되어, 병렬 접속된 2차전지의 전압이 강하된다.
또한 제어회로(4)는 지연회로(191, 192)로부터 신호를 입력받음에 따라 신호(VS)에 대한 논리동작을 행한다. 그러나, 지연회로(191, 192)의 로직상태가 배터리의 초기 접속 동안 불안정하게 되면, 제어회로(4)로부터 출력된 신호(VS)는 2차전지의 전압을 정확하게 검출할 수 있을 정도의 논리를 형성하지 않는다. 따라서, 스위칭 회로(103)가 오 동작하게 된다. 이와 같은 현상이 발생되면, 정상 전압치를 갖는 2차전지가 충/방전 제어회로에 접속되어 있다 하더라도 충/방전이 강력하게 제어되게 된다.
이와 같은 오 동작을 해소하기 위해 지연회로(191, 192)가 구성된다. 특히, 전압 검출회로(2 혹은 3)의 신호가 역으로 된 이후 시간 지연이 발생되고 신호가 제어회로(4)에 입력된다. 따라서 전압을 검출하는 싯점에서 전압 검출회로(2 혹은 3)와 제어회로(4)에서 동시에 침투전류가 발생되는 것이 방지된다. 또한, 시간지연으로 인해 예를 들면 충전 중에는 2차전지가 과충전 전압으로 유지되고 제어회로(4)의 신호(VS)가 역으로 될 때까지 2차전지에 대한 충전이 계속됨에 따라 전압검출회로(3)가 정확하게 동작한다. 따라서 검출 동작이 확실하게 행해진다.
또한, 지연회로는 초기 전원 타이밍에서의 로직이 일정 기간 유지되게 구성된다. 구체적으로, 도 20에 도시한 바와 같이 전원단자 +VB와 -VB간에 CMOSFET로 구성된 인버터에 의해 출력 단자(Vout)와 전원단자(-VB) 간에 캐패시턴스(205)가 접속되어 있다. 이와 같은 경우 +VB에서 -VB로 변화된 신호가 캐패시턴스(205)에 의해 입력단자(Vin)에 인가되는 경우 CR 지연 회로는 지연시간을 발생하고, 역신호가 -VB에서 +VB로 변화할 때까지 P-채널 트랜지스터의 임피던스가 단자(Vout)에서 출력된다. 또한, 초기 전원이 공급되는 상태에서 2차전지가 연결되어 있는 한, 출력 단자(Vout)의 전위는 +VB로 유지될 때까지는 캐패시턴스(205)에 의해 시간지연이 된다. 즉, 초기 단계에서의 전압 -VB이 일정 기간 유지되는 것이다.
도 20에서, 지연시간은 입력단자(Vin)에서의 전압이 +VB에서 -VB로 변화될 때 실현된다. 그러나, 지연이 입력단자(Vin)에서의 전위가 -VB에서 +VB로 변화될 때 필요로 되는 경우에, 도 21에 도시한 바와 같이, 출력 단자(Vout)와 전원단자(+VB) 간에 캐패시턴스(205)가 접속되어 있다.
지연회로를 형성하기 위해서는 도 22도에 도시한 바와 같이, 도 20에 도시한 회로와 동일한 효과를 갖도록 정전류 회로(226), P-채널 트랜지스터(203)와 캐패시턴스(205)로 구성될 수 있다.
도 22는 출력단자(Vout)가 +VB에서 -VB로 변화되는 경우 시간지연을 제공하기 위한 회로를 도시한 것이다. 초기 전원 공급 단계에서 -VB는 일정 기간 동안 유지된다.
도 23에 도시한 바와 같은 회로를 이용하면 출력단자(Vout)가 -VB에서 +VB로변화되는 경우의 시간지연을 발생시킬 수 있다. 상술한 바와 같이 지연회로를 이용하면, 원하는 대로, 초기 전원 타이밍을 위한 로직과 시간지연을 설정할 수 있다. 또한, 본 실시예에서는 지연회로가 MOSFET로 구성된 것에 대해 설명하였으나 어떤 다른 전자성분 혹은 소자를 이용하여 동일한 효과를 발휘하게 할 수 있다. 이들 지연회로들은 단지 예로 든 것뿐이며 다른 회로를 대신하여 구성해도 상관없다.
본 발명에 따른 충/방전 제어회로는 전압 분할 저항기의 분할 전압들이 안정하게 유지될 수 있는 단일 기판에 구성된 IC용으로 적합하다.
본 발명의 제2 면의 제3 실시예를 도면을 참조하여 설명한다.
도 24는 본 발명에 따른 충/방전 제어회로 블록도이다. 단자(-VO)의 전압이 충/방전 제어회로(102)에 인가된다는 점에서 종래의 전원회로와 다르다.
도 25는 본 발명의 제2 면의 제3 실시예에 따른 충/방전 제어회로 블록도이다. 충/방전 제어회로를 전원에 연결하는 경우 이 충/방전 제어회로는 2차전지를 전원으로 하여 동작한다. 즉, 2차전지는 전력을 공급할 수 있도록 전원단자(-VB, +VB)에 접속되어 있기 때문이다. 또한, 본 발명에 따른 추가 단자(Ve)가 전원장치의 외부단자(-VO)에 접속되어 있다. 전원 전압 분할수단인 전압 분할 회로(1), 전원의 두 개의 출력의 전압을 검출하는 전압 검출회로(2, 3), 상기 전압 검출회로(2, 3)의 출력 신호에 따라 최종 제어신호(VS)를 출력하는 제어회로(4) 등이 전원에 병렬 접속되어 있다.
본 발명에 따르면, 전압 검출회로에 인가되는 분할 전압을 발생키 위해서 전압 분할 회로(1)를 별도로 구성시킬 수 있다.
도 25는 전압 분할 회로(1)가 각 전압 검출회로에 공통적으로 구성된 충/방전 제어회로의 예시도이다. 제어회로(4)는 각 전압 검출회로(2, 3)로부터 2차전지의 과충전/과방전을 의미하는 신호와 단자(Ve)로부터 전원장치의 단자(-VO)의 전압을 의미하는 신호를 입력받아서 이들 각 신호에 따라 전원장치의 스위칭 회로를 턴 온 혹은 턴 오프하기 위한 신호(VS)를 출력한다.
즉, 제어회로(4)는 로직회로로 구성되어 있고 전원은 2차전지이다. 따라서, 2차전지의 전압이 과방전 상태에서 더욱 강하되는 경우 제어회로(4)의 신호(VS)는 불안정하게 된다. 예를 들면, 제어회로(4)의 출력부가 C-MOS(상보형 금속 산화물 반도체) 인버터로 구성되어 있다면 회로를 동작시키는 데 충분한 전압은 +VB내지 -VB의 범위 내에서 주어지고, -VB와 동일 전압이 입력단자(Vin)에 인가된다면 -VB전압이 출력단자(VS)에 인가된다. +VB와 -VB간의 전압이 허용가능한 최소전압 이하로 떨어지면 -VB전압이 출력단자(VS)에 인가되지 않는다. 제어회로의 출력단자(VS)가 전원장치의 스위칭 회로에 접속되어 있으므로, 제어회로의 최소 허용 가능한 동작 전압 하에서, 전원의 충/방전을 제어하기는 곤란하다. 이 경우, 다음과 같은 문제점이 발생된다.
즉, 도 2에 도시한 바와 같은 전원장치에 있어서, 2차전지(101)는 충/방전 상태를 유지하고, 스위칭 회로(103)는 턴 오프됨으로써 외부 부하로의 에너지 공급이 인터럽트된다. 그러나, 2차전지(101)가 충/방전 제어회로(102)에 접속되어 있으므로 이 충/방전 제어회로(102)를 통한 소비 전류에 대응하는 에너지가 소비된다. 따라서, 과방전 상태로의 변경부터 비교적 긴 시간이 지난 후에 2차전지는 제어회로(4)의 허용 가능한 최소 전압 이하로 낮아지게 되고 도 25에 도시한 바와 같이 제어신호(VS)가 불안정하게 된다. 일단 전원장치가 이 상태를 유지하는 한, 주 전원에 의해 충전이 행해지더라도 스위칭 회로가 불안정하게 동작하게 된다. 최악의 경우, 전지를 충전하는 것조차 불가능하게 된다. 따라서, 본 발명에 따르면 이 같은 문제점을 극복하기 위해서 도 25에 도시한 바와 같은 제어회로(4)의 출력부는 도 26와 같이 구성되어 있다. C-MOS 인버터용 전원으로는 +VB내지 Ve간의 전압이다. 출력단자(VS)의 전압도 역시 단자(-VB)의 전압에 의해 제어된다.
도 24에 도시한 바와 같이 단자(+VB)는 2차전지의 플러스 단자에 접속되어 있고 단자(-VB)는 2차전지의 마이너스 단자에 접속되어 있으며 단자(Ve)는 외부 단자(-VO)에 접속되어 있다.
충전 동작이 전원장치에 의해 행해지는 경우 도 24의 스위칭 회로(103)가 턴 온 되므로, 단자(A)에서의 전압이 -VO와 동일하게 된다. 전원회로가 방전되는 경우 도 24의 스위칭 회로(103)가 턴 오프 되므로 단자(A)에서의 전위는 단자(-Vo)에서의 전위와 동일하게 된다. 도 26의 회로에서, 2차전지의 전압은 단자 +VB와 Ve간에 인가된다. Ve의 전위와 실질적으로 동일한 전위가 단자(-VB)에 공급되어 N-채널 트랜지스터(269)가 턴 오프된다. 그 결과, 출력단자(VS)의 출력이 단자(VIN)의 전압에 의해 제어되므로 통상적인 CMOS 인버터와 동일한 동작을 수행한다. 2차전지의 전압은 도 26의 회로의 허용 가능한 최소 전압 이하로 감소되고 출력단자(VS)의 신호가 불안정하게 되지만 주 전원에 의해 충전이 행해지는 경우 회로는 안정한 동작을 행하게 된다. 충전이 행해지는 동안 2차전지의 전압보다 높은 전압이 도 24의 회로에 구성된 단자 -VO와 +VO간에 공급된다. 이때, 2차전지의 플러스단자(B)와, 충전기의 플러스 전압이 인가되는 외부단자(+VO)에 공통 전압이 인가되므로, 2차전지의 마이너스 단자(A)에서의 전위는 외부단자(-VO)의 전위보다 높아진다. 이와 같은 상태에서 도 26에서 충전기로부터의 전압은 단자(+VB)와 (VO) 사이에 공급된다. 이 경우, 단자(+VB)와 (-VB) 간의 전위치가 작으므로 N-채널 트랜지스터(269)가 턴 온 되어 C의 전위는 단자(Ve)의 전위와 동일한 레벨을 유지하게 된다. 따라서, 충전기가 2차전지에 접속되어 있을 경우 이 2차전지의 전압이 낮다하더라도 제어회로의 출력단자(VS)에서의 전위는 단자(+VB)에서의 전위와 동일한 값을 유지하게 되어 스위칭 회로 제어가 확실하게 행해진다.
도 26에서, 2차전지의 전압(+VB와 -VB사이)이 충전기의 전압(+VB와 Ve사이)보다 작을 경우 인버터 회로(266)는 N-채널 트랜지스터(269)를 턴 온시킨다. 인버터 회로(266)의 스레솔드 전압(역전압)은 P-채널 혹은 N-채널 트랜지스터의 크기에 따라 변화된다. 스레솔드 전압이 제어회로(4)의 최소 동작가능 전압보다 높게 설정되면 전술한 동작이 확실하게 행해진다.
제어회로의 출력부를 설명의 편의상 CMOS에 기초해서 상술하였으나 기타 다른 요소로도 가능하다는 것은 당연한 것이다. 또한, 통상적인 시스템에 내재되었던 문제점을 해결하기 위한 출력부에 대해 기타 적절한 회로를 이용할 수도 있다.
본 발명의 제2 면의 제4 실시예를 첨부 도면을 참조해서 설명한다.
도 27은 본 발명의 제4 실시예에 따른 충/방전 제어회로 블록도이다. 충/방전 제어회로가 전원장치에 구성되는 경우 이 충/방 제어회로는 2차전지에 의해 동작된다. 즉, 2차전지가 전원을 형성할 수 있도록 전원단자(-VB, +VB)에 접속되기 때문이다.
전원 전압 분할 수단인 전압 분할 회로(1), 상기 전원 전압 분할 수단의 두 개의 출력전압을 검출하는 전압 검출회로(2, 3), 상기 전압 검출회로(2, 3)의 출력신호에 응답해서 최종 제어신호(VS)를 출력하는 제어회로(4)가 상기 전원에 병렬 접속되어 있다.
전압 검출회로(2)는 과충전 상태 검출용이고, 전압 검출회로(3)는 과방전 상태 검출용이다. 전원으로서의 기능을 수행하는 2차전지의 과충전 상태를 검출하는 과충전 전압 검출회로는 전압 분할 회로(1)와 전압 검출회로(2)로 구성되어 있다. 또한 전원으로서의 기능을 수행하는 2차전지의 과방전 상태를 검출하는 과방전 전압 검출회로는 전압 분할 회로(1)와 전압 검출회로(3)로 구성되어 있다. 본 발명에 있어서, 전압 검출회로의 입력용인 전압 분할 회로를 별도로 구성시킬 수 있다. 도 27는 전압 분할 회로가 각 전압 검출회로에 공통적으로 구성된 충/방전 제어회로의 예시도이다. 제어회로(4)는 각 전압 검출회로(2, 3)로부터 2차전지의 과충전/과방전에 대한 신호를 입력받고, 전원장치의 스위칭 회로를 턴 온 및 턴 오프시키기 위한 신호(VS)를 출력한다.
도 28은 전압 검출회로(2, 3)의 비교기 회로로 입력되는 기준 전압을 발생하는 기준 전압회로를 도시하는 회로도이다. 2차전지의 전압은 기준 전압의 양 단자들에 인가된다. 기준 전압회로는 2차전지의 전압변동에 따르지 않는 기준 전압(VR)을 트랜지스터(201)과 트랜지스터(202) 간 접속점에서 출력하는 회로이다. 트랜지스터(201)는 공핍형 MOS-FET이고, 트랜지스터(202)는 증가형 MOS-FET이다. 트랜지스터(201, 202)는 둘 다 N형 트랜지스터이다. 두 트랜지스터의 게이트 전극은 기준전압 출력 단자에 연결된다.
또한, 충/방전 제어회로를 형성하는 반도체 IC가 CMOS 회로로 구성되는 경우, 전원에 플러스/마이너스 역접속이 되면, 충/방전 제어회로는 래치 업(latch up) 된다. 래치 업의 경우, 기준 전압회로의 출력을 중간 전위로 설정하기 위해 기준 전압 출력단자(VR)에 중간 전위 설정수단이 설치된다. 도 28도에 도시한 실시예에서, 전압 분할 회로의 중간 분할 전압 출력(IN2)이 다이오드(283)를 통해 기준 전압 회로에 인가된다. 중간 분할 전압 출력(IN2)은 2차전지의 전압 +VB과 -VB사이의 중간점에 설정된다. 따라서 충/방전 제어회로의 래치 업의 경우, 기준 전압 출력은 중간 분할 전압 출력(IN2)에서 다이오드의 순방향 전압강하인 약 0.6V만큼 감소된다. 이 값은 2차전지 전압의 중간 전압이기 때문에, 전압 검출회로는 제어회로(4)를 통해 스위칭 회로를 턴 오프하는 신호를 출력한다.
도 28에 도시한 실시예의 경우, 전압 검출회로의 기준 전압회로의 출력을 설정하기 위한 수단이 래치 업에 의한 스위칭 회로의 오기능을 방지하기 위해 제공된다. 래치업에 의해 스위칭 회로가 턴 오프되면, 제어 불가능 상태를 방지하는 것이 가능하다. 따라서, 제어회로(4)의 출력이 자체적으로 래치 업 될 때 스위칭 회로가 턴 오프되도록 회로를 수정하는 것이 가능하다.
본 발명은 전원이 역극성 접속상태에 있을 때 래치 업으로 인해 오동작하는 CMOS IC에 대해서 필연적이다.
도면을 참조하여 발명의 제2 면의 제5 실시예를 설명한다.
도 29는 발명의 제2 면의 제5 실시예에 따른 충방전 제어회로를 도시하는 회로 블록도이다. 도 29에서, 도 30과 같이 외부단자(-VO, +VO), 스위칭 회로(103), 전류 감지 저항기(104), 2차전지(101), 기준 전압회로(106), 트랜지스터(107), 정전류원(108), 캐패시터(109), 풀다운 고 저항기(110)가 구성되어 있다.
도 30에 도시한 바와 동일하게, 도 29에서, 전류가 식(1)로 주어진 레벨을 초과하면, 비교기(301)의 출력은 "하이"에서 "로우"로 바뀌어 트랜지스터(107)를 턴 오프하고 정전류원(108)에 의해 캐패시터(109)를 충전한다. 캐패시터(109)의 전압이 기준 전압 회로(106)의 전압치(VREF)를 초과하면, 비교기(292)의 출력은 "하이"에서 "로우"로 변환되어 스위칭 회로(103)는 차단된다. 이때 비교기는 래치 기능을 갖는다. 이에 따라 비교기(292)의 출력은 이러한 상태가 유지되도록 "로우"상태로 유지된다.
래치 기능은 비교기(301)의 출력에 의해서 릴리즈 된다.
도 31은 래치기능을 가진 비교기(292)를 도시하는 회로도이다. 마이너스 입력 단자(314)에서의 전압이 플러스 입력 단자(313)의 전압을 초과하면, 출력 단자(315)의 출력은 "로우"로 유지된다. 이때 마이너스측의 입력이 "하이" 상태를 유지하는 한, 인버터(317)의 출력은 "하이"상태로 유지된다. 따라서, 플러스 입력 단자의 전압이 어느 정도 변화할지라도, 래치 기능을 가진 비교기(292)의 출력은 "로우"로 래치된다.
비디오 테이프 레코더와 같은 전자장비의 부하와의 접속시, 스위칭 회로(103)가 턴 오프되기 때문에 마이너스측에서 비교기(301)의 입력 단자는 부하로 인해 +VO까지 풀 업 되므로, 과전류 상태가 유지된다.
이후, 부하가 제거될 때 풀 다운 고 저항기(110)에 의해 비교기의 마이너스 입력 전압은 "로우"로 감소되어, 비교기(301)의 출력은 "하이"상태로 유지된다. 래치 기능을 가진 비교기(301)의 래치 릴리즈 단자(316)가 "하이"이므로 래치 기능이 구비된 비교기(292)의 출력은 "하이"로 되어 그에 따라 래치를 릴리즈하게 된다.
도 29에서, 과전류 검출회로는 외부단자(-VO)와 스위칭 회로(103)사이에 제공된 과전류 검출저항(104)의 양단자 간 전압을 검출하는 전압 검출기, 전압 검출기의 출력을 시간지연시키는 지연회로와, 지연회로의 출력 전압을 검출하는 래치 업 기능이 구비된 전압 검출회로로 구성된다. 전압 검출회로는 기준전압 발생회로(106)와 비교기 회로(301)로 구성된다. 지연회로는 정전류원(108), 캐패시터(109) 및 트랜지스터(107)로 구성된다. 상기 설명에서, 충/방전 제어회로(102)와 과전류 검출회로(105)를 예에 의해 개별적으로 설명한다.
그러나, 충/방전 제어회로는 전술한 실시예에서 설명한 충/방전 회로(102)와 과전류 검출회로(105)를 모두 포함하는 것으로 할 수 있다.
도 32는 본 발명의 제3 면의 제1 실시예에 따른 충/방전 제어회로를 도시하는 회로 블록도이다. 충/방전 제어회로가 전원에 적용되는 경우, 충/방전 제어회로는 2차전지를 전원으로 하여 동작한다. 즉, 이 경우 두 개의 2차전지가 전원으로서 전원 단자(-VB, +VB)에 직렬로 연결된다. 전원전압을 분할하는 전원전압 분할수단인 전압 분할 회로(1)와 전원전압 분할 수단의 출력 전압을 검출하는 전압 검출회로(2)가 전원에 접속되어 있다.
전압검출 회로(2)는 도 34(b)에 도시한 바와 같이, 전원단자(-VB)용 기준 전압원(43)과, 전압 분할 회로(1)의 출력을 입력으로 하는 비교기(44)로 구성된다. 전원으로 사용되는 2차전지들의 전압의 합을 검출하는 회로는 전압 분할 회로(1)와 전압 검출회로(2)로 구성된다. 전압 검출회로(2)는 전원장치의 스위칭 회로를 턴 온, 턴 오프하는 신호(VS)를 출력한다.
본 발명에 따른 충/방전 제어회로는 전압 분할 회로(1)의 분할 전압이 좁은 범위에서 가변되는 단일 반도체 기판에 설치된 IC에 적합하다. 본 발명은 세 개 이상의 2차전지가 서로 직렬로 접속되는 경우에 적용될 수 있음은 당연하다.
전술한 바와 같이, 2차전지로 형성된 전지들의 전압의 합이 검출됨으로써 각 전지들이 국부적으로 소비되는 상태하에서도 적절한 충/방전 제어가 가능하게 된다. 그 결과, 2차전지의 수명을 연장하는 것이 가능하다.
본 발명의 제3 면의 제2 실시예를 도면을 참고하여 설명한다. 도 33에 도시한 회로에서, 전압 검출회로(3)는 2차전지(6)의 과충전 전압(V1)을 검출하며, 전압 검출회로(332)는 2차전지(7)의 과충전 전압(V2)을 검출하고, 제어회로는 출력 신호(VS)를 출력한다. 동시에 2차전지(6)의 전압은 전압 검출회로(2)로 검출되며, 검출전압(V3)은 과충전 전압(V1)보다 작은 것으로 가정한다. 또한, 동일하게 2차전지(7)의 전압이 전압 검출회로(333)에 의해 검출되며, 검출전압(V4)은 과충전 전압(V2)보다 작은 것으로 가정한다. 전압 검출회로(2, 333)의 출력신호는 전압 검출회로(332, 3)의 과충전 검출전압(V2, V1)의 전압치를 변경하기 위해 전압 검출회로(332, 3)에 입력된다.
구체적으로, 충전기가 외부에서 단자(+VB, -VB)로 접속되고, 2차전지(6, 7)가 충전될 때 전압 검출회로(3, 332)의 본연의 과충전 검출전압(V1, V2)는 4.2V이다. 그러나, 예를 들어 2차전지(6)에 장애가 있어 2차전지의 충전 성능이 현저히 저하된 경우, 두 전지(6, 7) 사이의 전압차가 증가되도록 2차전지(7)만이 충전된다. 이것을 피하기 위해 전압 검출회로(2)의 검출전압(V3)이 약 3.2V로 설정되면, 2차전지(6)의 전압이 3.2V를 초과하지 않는 경우, 전압 검출회로(332)의 검출 전압(V2)은 4.2V 이하의 값으로 설정되고, 2차전지의 전압이 3.2V를 초과하는 경우, 전압 검출회로(332)의 검출 전압(V2)은 4.2V의 검출 전압 값으로 설정된다. 설정은 전압 검출회로(2)의 출력신호에 따라서 행해진다.
동일하게, 2차전지(7)의 성능저하는 전압 검출회로(333)의 출력신호에 따라서 감시된다. 2차전지(7)의 전압이 전지의 성능저하로 인해 3.2V를 초과하지 않는 경우, 전압 검출회로(3)의 검출 전압(V1)은 4.2V 이하의 값으로 설정되고, 2차전지(7)의 전압이 3.2V를 초과하는 경우, 검출 전압(V1)은 4.2V로 설정된다. 설정은 전압 검출회로(333)의 출력신호에 따라서 실행된다.
상기 설명에서, 3.2V 및 4.2V의 전압값들이 예로서 사용되었다. 그러나, 이들 값들은 전지 특성에 따르며 여기서 사용된 값에 한정되지 않는 것은 명백하다.
도 35 및 도 33에 도시한 블럭도를 실현하는 구체적인 회로들이 설명될 것이다. 전압 검출회로(333)의 출력은 저항기(R3)에 병렬로 접속된 트랜지스터(9)의 게이트로 입력된다. 전압 검출회로(3)의 과충전 검출 전압치(V1)는 트랜지스터(9)를 턴 온, 오프함으로써 변경된다.
동일하게, 전압 검출회로(2)의 출력은 2차전지(7)에 병렬로 접속된 저항기에 병렬로 접속된 트랜지스터(10)를 턴 온, 오프하여 전압 검출회로(332)의 과충전 검출전압(V2)를 변경하는 데 사용된다.
도 36은 본 발명에 따른 충/방전 제어회로와 충전가능한 유형의 전원장치를 도시하는 블럭도이다. 2차전지(101), 2차전지(101)의 전압을 검출하는 전압 검출회로(2) 및 스위칭 회로(5)의 임피던스를 제어하는 제어회로(4)가 외부단자(+V, -V)에 병렬로 접속되어 있다. 전기적 제어에 따라서 2차전지(101)와 외부단자가 전기적으로 접속이 되도록 2차전지(101)와 외부단자(-V) 사이에 스위칭 회로(5)가 직렬접속된다. 제어회로(4)는 전압 검출회로의 출력을 수신하고, 논리적으로 처리하며, 스위칭 회로(5)를 턴 온, 오프하는 신호를 출력한다.
예를 들어, 2차전지(101)를 충전하기 위해 외부단자에 전원이 연결되는 경우, 2차전지(101)의 전압이 2차전지(101)의 과충전 전압레벨을 초과하면, 제어회로(4)로 입력되도록 전압 검출회로(2)의 신호가 반전된다. 제어회로(4)는 충전을 중지하도록 스위칭 회로(5)를 턴 오프하는 신호를 송출한다. 역으로, 전원을 소비하는 비디오 카메라와 같은 전기장비가 외부단자(+V, -V)에 연결되고, 2차전지(101)에서 전기장비로 전원이 공급되는 경우, 2차전지(101)의 전압이 과방전 전압레벨보다 낮으면, 전압 검출회로(2)의 신호는 정규 전압 범위와는 반대의 신호로 반전된다. 그러면, 제어회로(4)는 방전을 중지하기 위해 스위칭 회로(5)를 턴 오프하는 신호를 출력한다. "정규 전압 범위"란 과충전 상태와 과방전 상태 사이의 중간 상태를 의미한다.
전술한 충/방전 제어회로에서, 전압 검출회로(2), 제어회로(4) 및 스위칭 회로(5)는 단일 기판 상에 배치된 반도체 IC로 형성될 수 있다.
도 38는 본 발명의 실시예에 따른 충/방전 제어회로에 사용된 스위칭 회로를 도시하는 회로도이다. 스위칭 회로는 2차전지의 외부단자(-V)와 마이너스 단자(384) 사이에 형성된다. 스위칭 회로의 외부 단자(-V)와 마이너스 단자(384) 사이에는 N형 절연 게이트 전계효과 트랜지스터(이후, N형 MISFET라 함)가 설치된다. 2차전지의 외부단자 -V/마이너스 단자(384)와 N형 MISFET(381)의 기판 사이에는 N형 MISFET(382)와 N형 MISFET(383)가 설치된다. 세 개의 N형 MISFET의 게이트 전극(381G, 382G, 383G)은 제어회로에 의해 제어된다.
예를 들면, 전원이 2차전지를 충전하기 위해 외부단자에 연결되는 경우, 트랜지스터(381, 382)는 턴 온되고, 트랜지스터(383)는 턴 오프된다. 과충전 상태하에서, 스위칭 회로를 턴 오프하는 신호가 제어회로에 의해서 출력되도록 전압 검출회로의 출력이 반전된다. 즉, 트랜지스터(381, 383)는 턴 오프 되고, 트랜지스터(382)는 턴 온 상태를 유지한다.
비디오 카메라 등과 같은 휴대장비가 2차전지로부터 휴대장비로 전원이 공급되도록 외부 단자에 연결되는 경우, 도 38에 도시한 스위칭 회로는 턴 온 되도록 제어된다. 트랜지스터(381, 383)는 턴 온 되나, 트랜지스터(382)는 턴 오프된다. 과방전 상태 하에서 전압 검출회로의 출력 신호는 반전되고 스위칭 회로를 턴 오프하는 신호가 제어 회로로부터 공급된다. 즉, 트랜지스터(381, 382)는 턴 오프되나, 트랜지스터(383)는 턴 온 상태를 유지한다.
정규 상태 하에서, 시스템이 충전상태 또는 방전상태에 있는지를 검출하기 위하여, 외부단자(-V)의 전압과 2차전지의 마이너스 단자(384)가 서로 비교된다. 충전상태와 방전상태가 검출되며 제어회로에 의해서 트랜지스터(382, 383)의 임피던스가 제어된다. 즉, 제어회로는 방전/충전을 검출하는 기능을 가진다.
도 38와 관련하여 기술한 스위칭 회로에서, 전류가 흐르는 트랜지스터의 수는 하나(트랜지스터(381)만)이다. 따라서, 일반적으로, 대전류 구동능력을 가진 트랜지스터는 스위칭 회로를 통한 전압 강하를 줄이기 위해 종래의 구성요소의 반으로 구성된다. 본 발명에 따라 방전/충전을 제어하는 IC의 스위칭 회로의 각각의 트랜지스터(382, 383)는 전류 구동 트랜지스터(381)의 기판을 외부단자와 2차전지의 마이너스 단자 중 한 단자에 선택적으로 연결하는 스위칭 트랜지스터이다. 따라서 기판 전위를 스위칭하는 트랜지스터(382, 383)의 소전류 구동능력으로 충분하다. 통상, 트랜지스터(381)의 전류 구동능력은 수 암페어를 필요로 하는 반면에, 트랜지스터(382, 383)의 전류 구동능력은 트랜지스터(381)의 1000분의 1이다. 회로가 IC로 형성되는 경우, 트랜지스터(382, 383)의 면적은 무시할 수 있을 정도로 작다.
상기한 바와 같이, 도 38에 도시한 스위칭 회로로 종래 시스템의 약 2배까지 전류 구동 트랜지스터의 전류 구동능력을 증대시키는 것이 가능하다. 따라서, 종래 시스템의 약 반까지 소전류 구동용 트래지스터의 면적을 축소하는 것이 가능하다. 이는 회로의 콤팩트화를 용이하게 하며, 각 트랜지스터의 기판 전위는 N웰에 의해 전기적으로 분리된다. 따라서, 동일 반도체 기판 상에 트랜지스터를 설치하는 것이 용이하다. 그러나, 트랜지스터들이 별개의 트랜지스터들로 구성되었을지라도 트랜지스터(381, 382, 383)는 동일하게 동작한다.
도 39는 본 발명에 따른 충/방전 제어회로용 트랜지스터를 도시하는 단면도이다. 트랜지스터는 실리콘 기판(391)의 절연막(392) 위에 놓여진 단결정 실리콘막(393, 394, 395)으로 형성된다. 통상, 절연막 위에 형성된 단결정 실리콘막을 가진 기판을 SOI 기판이라고 한다. 도 39에 도시한 바와 같은 단면을 가진 트랜지스터를 형성하기 위해 SIP 기판이 사용된다. 즉, 채널 형성 영역(394)의 양측 위에 N형 소스 영역(393)과 N형 드레인 영역(395)이 배치되고, 채널 형성 영역(394) 상에 게이트 절연막(396)을 통해 게이트 전극(397)이 배치된다. 도 39에 도시한 바와 같은 트랜지스터의 구조를 가짐에 따라, 트랜지스터의 기판의 일부인 채널 형성 영역(394)의 전위는 동일 기판 상에 형성된 트랜지스터와는 전기적으로 무관하게 형성된다. 즉, 스위칭 회로를 가진 충/방전 제어회로용 IC가 용이하게 제조되도록 트랜지스터들의 기판 전위는 서로 전기적으로 분리된다.
도 40은 기판인 채널 형성 영역의 전위가 소스영역의 전위와 동일한 트랜지스터를 도시하는 평면도이다. N형 소스 영역(403), 드레인 영역(402), 이들 영역(402, 403) 사이의 채널 형성 영역은 절연막 위에 형성된 단결정 반도체 막(401) 내에 형성되고, 게이트 절연막을 통과하여 채널 형성 영역 위에는 게이트 전극(407)이 배치된다. 소스 영역(403)의 일부에 P형 소스 영역(404)이 형성되므로, 소스 영역(403)의 전위는 소스전극(405)에 의해 채널 형성 영역과 동일한 전위로 유지된다.
도 41은 도 40의 A-A' 선에서의 단면도이다. 단결정 반도체 막(401)은 절연막(418)을 통해 실리콘 기판(411) 상에 설치된다. 단결정 실리콘 반도체 막(401)에는 P형 소스 영역(414), P형 채널 형성 영역(419) 및 N형 드레인 영역(412)이 형성된다. 게이트 전극(417)은 게이트 절연막(413)을 통해 채널 형성 영역(419) 위에 제공된다. P형 소스 영역(414)과 N형 소스 영역은 소스 전극(415)에 연결된다. N형 드레인 영역(412)은 드레인 전극(416)에 연결된다.
도 42는 본 발명에 따른 충/방전 제어회로의 스위칭 회로를 도시하는 회로도이며, 이 스위칭 회로는 도 41에 도시한 바와 같이 트랜지스터형 MISFET로 구성된다. SOI 기판을 사용한 N형 MISFET(421, 422)는 외부단자(-V)와 2차전지의 마이너스단자(420) 사이에 직렬로 연결된다. 트랜지스터(421, 422)의 기판들은 각각 외부단자와 2차전지의 단자와 동일 전위를 유지하도록 연결된다. SOI 기판을 사용함으로써 기판들의 각각의 전위를 상이한 레벨들로 설정하는 것이 가능하다.
전술한 바와 같이, 본 발명에 의해 스위칭 회로가 동일 기판 위에 배치된 충/방전 제어회로가 구현된다.
본 발명에 따른 충/방전 제어회로에서, 소비 전류 감소 스위칭 소자가 충/방전 제어회로에 내장된 과충전/과방전 검출회로용의 전압 분할 저항기들에 설치된 구조에 의해 소비 전류를 줄이는 것이 가능하다. 또한, 충/방전 제어회로, 2차전지 및 스위칭 회로에 의해 전원장치를 제공하는 것이 가능하다.
과충전 검출회로의 에러 증폭기에 흐르는 소비 전류가 과방전 상태에서 차단됨으로, 방전 상태에서 전지의 전력소비를 억제하는 것과 전지의 성능저하를 방지하는 것이 가능하다.
또한, 과충전 검출회로의 에러 증폭기에 흐르는 소비 전류가 차단되기 때문에, 방전상태에서 전지의 전력소비를 억제하는 것과, 전지의 성능저하를 방지하는 것이 가능하다.
다수의 비교기 회로들이 집적되기 때문에, IC 칩의 크기와 소비전류를 줄이고, 낮은 제조단가로 고성능의 전지 충/방전 제어회로를 만들 수 있다.
또한, 전류소비가 억제될 수 있도록 내장된 2차전지의 전지들 사이의 전압을 검출하기 위해 전류 차단 트랜지스터가 버퍼회로와 직렬로 연결된다. 특히, 2차전지의 능력이 급격히 저하되는 방전상태에서 소비전류를 절약하는 것이 가능하다. 더 나아가, 전류 차단 트랜지스터를 삽입함으로써, 버퍼회로의 출력단자인 접속된 전지 전압 검출 단자에, 과충전/과방전 및 정상 상태들을 나타내는 신호를 출력하는 것이 가능하다.
또한, 과방전을 검출하는 기준 전압원이, 내장된 2차전지의 과충전 검출에 공통으로 사용되는 구조이므로, 낮은 제조단가로 시스템을 제조하기 위해 충/방전 제어회로의 구성요소 수를 줄이는 것과, 동일 방법으로 충/방전 제어회로를 통해 소비전류를 줄임으로써 충전가능한 전원장치의 수명을 증대하는 것이 가능하다.
또한, 2차전지의 전압을 검출하는 전압 분할 저항기들 과방전 전압 검출 및 과충전 검출에 공통으로 사용되는 구조이므로, 2차전지에 병렬 접속되는 회로의 수가 축소되고 그에 따라 전류소비가 억제된다. 또한 충/방전 제어회로를 흐르는전류소비가 감소되는데, 이에 따라 2차전지의 수명이 증대된다. 또한, 전압 분할 저항기들이 과충전과 과방전용으로 공통으로 사용되기 때문에, 충/방전 제어회로가 집적되면 낮은 제조단자로 칩을 콤팩트하게 제조하는 것이 가능하다.
전술한 바와 같이, 충/방전 제어회로에서, 전압 검출 회로가 과충전 또는 과방전을 검출하는 즉시, 그 검출신호는 피드팩되고 과충전 또는 과방전 레벨이 과충전 또는 과방전을 검출할 수 있도록 재설정된다. 이에 따라 오기능을 없앨 수 있다. 또한, 재설정 후 2차전지와 충전 전원 간에 스위칭 회로가 스위칭됨으로써, 스위칭 회로의 임피던스 변화로 인해 2차전지의 전압변화로 인한 전압 검출 회로의 불안정한 발진이 피해진다.
내장된 과충전/과방전 회로와 제어회로 사이에 지연회로 개재되는 구조를 가짐으로써, 검출 동작 중에 오기능을 피할 수 있다. 또한, 2차전지의 초기 접속 단계 동안에 오기능을 방지할 수 있다. 충/방전 제어회로, 2차전지, 스위칭 회로에 의해, 동작이 안정한 전원장치가 구현된다.
전원장치의 외부단자 전압은 충/방전 제어회로로 공급된다. 충/방전 제어회로의 전원이 되는 2차전지의 전압이 충/방전 제어회로의 최소 동작가능 전압 이하 일지라도, 충전기가 접속되어 있으면 스위칭 회로를 제어하는 것이 가능하다. 따라서, 2차전지의 전압과 무관하게 포지티브 충전가능한 전원장치를 제공할 수 있다.
전술한 바와 같이, 본 발명에 따른, CMOSIC로 구성된 충/방전 제어회로에서, 정상 접속과는 반대의 역전압이 충/방전 제어회로에 인가될 때, 제어회로의 출력은 2차전지의 제한되지 않은 동작을 방지하도록 스위칭 회로를 턴 오프한다.
또한, 본 발명에 따른 충/방전 제어회로의 과전류 검출회로에 래치 기능이 제공된다. 따라서 과전류 검출 간 발진 현상을 피할 수가 있다.
본 발명에 따른 충/방전 제어회로에서, 전압 분할 저항기와 전압 검출회로는 직렬 연결된 두 개 이상의 2차전지의 합이 인가되는 단자들 사이에 설치된다. 따라서 긴 수명을 가진 전원장치를 제공하는 것이 가능하다.
2차 전지가 서로 직렬 연결되고 충전이 행해지는 경우, 2차전지들 중 하나가 충전 특성을 현저히 저하하는 결함 또는 사고가 있을지라도 정상 전지만이 충전됨으로써 두 셀 간의 전압차가 억제된다.
또한, 본 발명에 따른 충/방전 제어회로와 충전가능 전원장치가 스위칭 회로를 포함하는 집적된 구성요소로 구성됨으로써 다음에 열거되는 잇점을 가진다.
(1) 조립 제조단가의 절감
(2) 크기의 콤팩트화
(3) 시스템으로서의 신뢰성 증대
본 발명의 각종 변형 및 수정은 본 발명의 사상 및 범위를 벗어나지 않고 행해질 수 있다. 또한, 본 발명에 따른 전술한 실시예들은 예시 목적으로 제공되었으며, 첨부된 청구범위에 정한 발명을 제어하는 것은 아니다.

Claims (4)

  1. 충/방전 제어회로에 있어서,
    배터리에서 공급된 전압을 수신하여 기준 전압을 출력하는 기준 전압 발생수단;
    상기 배터리에 접속되어 상기 배터리의 전압을 복수의 분할된 전압으로 분할하는 전압 분할 수단;
    상기 기준전압 및 상기 전압 분할 수단으로부터의 복수 분할된 전압 출력들을 수신하여 상기 기준 전압과 상기 복수의 분할 전압들간 전압차를 나타내는 전압들을 증폭하는 에러 증폭 수단; 및
    전류 제한 신호를 수신하여 상기 에러 증폭 수단에 흐르는 소비전류를 제한시키는 전류 제한 수단을 포함하는 것을 특징으로 하는 충/방전 제어회로.
  2. 제1항에 있어서, 상기 에러 증폭 수단은 다입력형 에러 증폭기를 포함하며, 상기 전류 제한 수단은 상기 다입력형 에러 증폭기에 직렬연결된 전류 제한 트랜지스터를 포함하는 것을 특징으로 하는 충/방전 제어회로.
  3. 제1항에 있어서, 상기 에러 증폭 수단은 상기 기준 전압 및 상기 복수의 분할된 전압들을 각각 수신하는 복수의 에러 증폭기를 포함하며,
    상기 전류 제한 수단은 상기 복수의 에러 증폭기들 중 일부의 출력에 따라서, 상기 복수의 에러 증폭기들 중 그 일부와는 다른 출력 증폭기의 동작을 제어하는 회로 수단을 포함하는 것을 특징으로 하는 충/방전 제어회로.
  4. 제1항에 있어서, 상기 에러 증폭 수단은 상기 기준 전압 및 상기 복수의 분할된 전압들을 각각 수신하는 복수의 에러 증폭기를 구비하며, 상기 전류 제한 수단은 상기 복수의 에러 증폭기들과 직렬로 제공된 공통 전류 제한 트랜지스터를 포함하는 것을 특징으로 하는 충/방전 제어회로.
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