TWI616875B - 記憶體儲存電路及驅動記憶體儲存電路之方法 - Google Patents

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Abstract

一種記憶體儲存電路，係包括揮發性記憶體單元、控制單元以及非揮發性記憶體單元。該揮發性記憶體單元係包括第一節點與第二節點以儲存一對互補性邏輯資料。該控制單元係包括第一電晶體與第二電晶體，該第一與第二電晶體之柵極電極係耦接以接收儲存信號，且該第一與第二電晶體之第一電極係耦接以接收控制信號。該非揮發性記憶體單元係包括第一電阻式記憶體元件與第二電阻式記憶體元件以儲存該對互補性邏輯資料，該第一電阻式記憶體元件係耦接於該第一電晶體之第二電極與該第一節點之間，且該第二電阻式記憶體元件係耦接於該第二電晶體之第二電極與該第二節點之間。

Description

記憶體儲存電路及驅動記憶體儲存電路之方法
本揭露係針對一種儲存電路，特別是指一種記憶體儲存電路及驅動記憶體儲存電路之方法。
正反器(flip-flop)電路係為一種廣泛地使用於數位電子系統(如電腦、電信系統及許多其他類型的系統)內之儲存電路，正反器電路能保留經計算得到之邏輯資料。目前，低功耗是數位電子系統之一般性要求。然而，當具有正反器電路之系統處於待機狀態時，漏電流可能流經正反器電路，因而導致系統消耗過多的電力。
為了達成低功耗，正反器電路可用配置為固接栓鎖(retention latch)之低漏電晶體(low leakage transistor)取代之。另外，一般性的正反器電路可用非揮發性正反器電路取代之，其即使在無電力供應至該系統時亦能保持邏輯資料。
依據本揭露之一實施例，係提供一種記憶體儲存電路，其包括揮發性記憶體單元、控制單元以及非揮發性記 憶體單元。該揮發性記憶體單元係包括第一節點與第二節點，用於儲存一對互補性邏輯資料以作為各自不同的電位。該控制單元係包括第一電晶體與第二電晶體，且該第一電晶體與該第二電晶體皆具有柵極電極、第一電極及第二電極，該第一電晶體之柵極電極與該第二電晶體之柵極電極係耦接以接收儲存信號，該第一電晶體之第一電極與該第二電晶體之第一電極係耦接以接收控制信號。該非揮發性記憶體單元係包括第一電阻式記憶體元件與第二電阻式記憶體元件以儲存該對互補性邏輯資料作為各自不同的電阻狀態，該第一電阻式記憶體元件係耦接於該第一電晶體之第二電極與該第一節點之間，且該第二電阻式記憶體元件係耦接於該第二電晶體之第二電極與該第二節點之間。
依據本揭露之再一實施例，係提供一種記憶體儲存電路，其包括揮發性記憶體單元、控制單元以及非揮發性記憶體單元。該揮發性記憶體單元係包括第一節點與第二節點，用於儲存一對互補性邏輯資料以作為各自不同的電位。該控制單元係包括第一電晶體與第二電晶體，且該第一電晶體與該第二電晶體皆具有柵極電極、第一電極及第二電極，該第一電晶體之柵極電極與該第二電晶體之柵極電極係接收不同之儲存信號，該第一電晶體之第一電極與該第二電晶體之第一電極係耦接以接收控制信號。該非揮發性記憶體單元係包括第一電阻式記憶體元件與第二電阻式記憶體元件以儲存該對互補性邏輯資料作為各自不同的 電阻狀態，該第一電阻式記憶體元件係耦接於該第一電晶體之第二電極與該第一節點之間，且該第二電阻式記憶體元件係耦接於該第二電晶體之第二電極與該第二節點之間。
依據本揭露之另一實施例，其係提供一種驅動記憶體儲存電路之方法，該方法係包括執行儲存操作以將一對具有不同電位之互補性邏輯資料儲存至非揮發性記憶體單元內之第一電阻式記憶體元件以及該非揮發性記憶體單元內之第二電阻式記憶體元件，以作為不同的電阻狀態。該儲存操作包括：第一操作，係依據揮發性記憶體單元內之第一節點與該揮發性記憶體單元內之第二節點之電位，以將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第一者配置為低電阻狀態(low resistance state；LRS)，其中，該第一電阻式記憶體元件係耦接至該第一節點，且該第二電阻式記憶體元件耦接至該第二節點；以及第二操作，係依據該第一節點與該第二節點之電位，以將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第二者配置為高電阻狀態(high resistance state；HRS)。
依據本揭露之又一實施例，其係提供一種驅動記憶體儲存電路之方法，該方法係包括於揮發性記憶體單元接收邏輯資料，儲存該邏輯資料於該揮發性記憶體單元內，並輸出所儲存之邏輯資料。該方法亦包括判斷待機狀態是否為待決(pending)，而當該待機狀態為待決時，將儲存於該揮發性記憶體單元內之該邏輯資料儲存至第一電阻式記憶 體元件及第二電阻式記憶體元件。該方法也包括判斷是否需要還原操作，而當需要該還原操作時，將儲存於該第一電阻式記憶體元件及該第二電阻式記憶體元件內之該邏輯資料還原至該揮發性記憶體單元。將儲存於該揮發性記憶體單元內之該邏輯資料儲存至該第一電阻式記憶體元件及該第二電阻式記憶體元件，係包括將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第一者配置為低電阻狀態，並將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第二者配置為高電阻狀態。
應瞭解到上述一般的說明與下列詳細的說明，兩者僅是示例性與解釋性而非用以限制本揭露之請求項。
10‧‧‧電子系統
10a‧‧‧記憶體儲存裝置
12‧‧‧儲存控制器
12a‧‧‧處理器
12b‧‧‧第一儲存單元
12c‧‧‧第二儲存單元
14‧‧‧非揮發性正反器電路
16‧‧‧主機
300‧‧‧主控閂鎖電路
310‧‧‧從屬閂鎖電路
320‧‧‧傳輸閘
330‧‧‧揮發性記憶體單元
340‧‧‧控制單元
350‧‧‧非揮發性記憶體單元
400‧‧‧電阻式隨機存取記憶體裝置
410‧‧‧底電極
420‧‧‧氧氣吸收層
420a‧‧‧氧化鉿層
420b‧‧‧鈦層
430‧‧‧頂電極
800‧‧‧流程圖
810~870‧‧‧步驟
CLK‧‧‧時脈信號
CLK_B‧‧‧反相時脈信號
CTRL‧‧‧控制信號
CVDD‧‧‧電源信號
D‧‧‧輸入資料
H‧‧‧高位準
HRS‧‧‧高電阻狀態
IN_EN‧‧‧輸入致能信號
IN_EN_B‧‧‧反相輸入致能信號
IV1,IV2,IV3‧‧‧反相器
L‧‧‧低位準
LRS‧‧‧低電阻狀態
M1,M2,M9‧‧‧PMOS電晶體
M3,M4,M5,M6,M7,M8,M10‧‧‧NMOS電晶體
N1,N2,N3,N4‧‧‧節點
Q‧‧‧輸出資料
R1,R2‧‧‧電阻式記憶體元件
STORE,STORE_A,STORE_B‧‧‧儲存信號
所附圖式係併入且構成本說明書之一部分以說明與本揭露相符之實施例，而連同其說明將有助於解釋本揭露之原理。
第1圖係顯示示例性之電子系統之方塊圖。
第2圖係依據示例性實施例所構成之記憶體儲存裝置之方塊圖。
第3圖係依據示例性實施例所構成之非揮發性正反器電路之電路圖。
第4圖係構成示例性實施例之基於氧化鉿(HfO2)之電阻式隨機存取記憶體(RRAM)裝置之剖視圖。
第5圖係依據示例性實施例顯示第3圖之非揮發性正反器電路之正常操作之例子之時序圖。
第6圖係依據示例性實施例顯示第3圖之非揮發性正反器電路之儲存操作之例子之時序圖。
第7圖係依據示例性實施例顯示第3圖之非揮發性正反器電路之還原操作之例子之時序圖。
第8圖係依據示例性實施例繪示用以操作第3圖之非揮發性正反器電路之方法之流程圖。
第9圖係依據示例性實施例所構成之非揮發性正反器電路之另一電路圖。
現請參照詳細的示例性實施例，其例子係繪示於所附圖式中。下列說明請參考所附圖式，除非另有表示，不同圖式之相同編號係表示相同或相似的元件。下列示例性實施例之說明所記載之實作並不表示所有實作皆與本揭露相符，反而他們僅是關於本揭露所附之申請專利範圍而與其各方面相符之系統及方法之例子。
(電子系統之構造)
第1圖係顯示示例性之電子系統10之方塊圖，其中本揭露之實施例可予以運用。第1圖所顯示之電子系統10係為筆記型電腦，其包括記憶體儲存裝置10a。應理解到，該電子系統10可以平板電腦、智慧型手機等代替之。
第2圖係依據示例性實施例所構成之記憶體儲存裝置10a之方塊圖。該記憶體儲存裝置10a係包括儲存控制器12以及非揮發性(non-volatile)正反器電路14。該儲存控制器12係介接位於該電子系統10內之主機16，例如該儲存 控制器12接收來自該主機16之邏輯資料，並藉由提供輸入資料D至該非揮發性正反器電路14以儲存該邏輯資料於該非揮發性正反器電路14內。該儲存控制器12亦藉由提供各種信號至該非揮發性正反器電路14以管理該非揮發性正反器電路14之不同操作，例如該儲存控制器12提供輸入致能信號IN_EN、反向輸入致能信號IN_EN_B、電源信號CVDD、時脈信號CLK、反相時脈信號CLK_B、控制信號CTRL及儲存信號STORE至該非揮發性正反器電路14。該儲存控制器12係包括處理器12a、第一儲存單元12b與第二儲存單元12c，其皆包含於單一裝置內及/或分別提供之。該處理器12a可包括一或多個已知的處理裝置，例如微處理器來自由IntelTM製造之PentiumTM或XeonTM家族、AMDTM製造之TurionTM家族、或任何其他類型之處理器，且其具有對該非揮發性正反器電路14之控制操作之能力而能響應於來自該主機16之各種輸入。該第一儲存單元12b係包括一或多個儲存裝置以配置為儲存該儲存控制器12所使用之資訊而執行某些關於本揭露之實施例之功能。該第二儲存單元12c係包括揮發性(volatile)或非揮發性、磁性、半導體、磁帶、光學、可拆卸式、非可拆卸式、或其他類型之儲存裝置或可讀式電腦之媒體，該第二儲存單元12c係配置為儲存程式及/或其他資訊，例如關於來自該主機16所接收之處理資料之資訊。各種其他電路可與該儲存控制器12相關聯，包括電源供應電路、信號調節電路等。
(非揮發性正反器電路之構造)
第3圖係依據示例性實施例所構成之非揮發性正反器電路14之電路圖。該非揮發性正反器電路14係包括串列耦接於從屬閂鎖電路(slave latch circuit)310之主控閂鎖電路(master latch circuit)300。該主控閂鎖電路300係接收來自該儲存控制器12之輸入資料D，該從屬閂鎖電路310係接收來自該主控閂鎖電路300之輸出與來自該儲存控制器12之時脈信號CLK，並依據該時脈信號CLK輸出該輸出資料Q。
該主控閂鎖電路300係包括傳輸閘320、揮發性記憶體單元330、控制單元340與非揮發性記憶體單元350。該傳輸閘320係包括耦接之PMOS電晶體M9與NMOS電晶體M10，使得該電晶體M9與M10兩者可被開啟或關閉，以響應於由該儲存控制器12所提供並施加至該電晶體M9與M10之柵極(gate)之輸入致能信號IN_EN及反向輸入致能信號IN_EN_B之狀態。該傳輸閘320之輸入端係耦接以接收該輸入資料D。當該輸入致能信號IN_EN位於低位準且該反向輸入致能信號IN_EN_B位於高位準時，該電晶體M9與M10兩者被關閉，而該輸入資料D不會經由該傳輸閘320傳輸。當該輸入致能信號IN_EN位於該高位準且該反向輸入致能信號IN_EN_B位於該低位準時，該電晶體M9與M10兩者被開啟，而該輸入資料D會經由該傳輸閘320傳輸。
該揮發性記憶體單元330係包括電力存在時配置為儲 存邏輯資料之組件，該非揮發性記憶體單元350係包括電力存在與不存在時配置為儲存邏輯資料之組件，該控制單元340係包括配置為控制該非揮發性記憶體單元350之操作之組件。
具體而言，該揮發性記憶體單元330係包括交叉耦合之反相器IV1與IV2。亦即，該反相器IV1之輸出端與該反相器IV2之輸入端係連接至節點N1，而該反相器IV2之輸出端與該反相器IV1之輸入端係連接至節點N2。該反相器IV1係包括PMOS電晶體M1與NMOS電晶體M3，該反相器IV2係包括PMOS電晶體M2與NMOS電晶體M4。該PMOS電晶體M1與M2之源極(source)電極係連接以接收電源信號CVDD，該NMOS電晶體M3與M4之源極係連接至參考點或接地。該PMOS電晶體M1與該NMOS電晶體M3之汲極(drain)電極係連接至該節點N1，而該PMOS電晶體M2與該NMOS電晶體M4之汲極電極係連接至該節點N2，該節點N2亦可連接至該從屬閂鎖電路310之輸入。
該揮發性記憶體單元330復包括反相器IV3、以及為傳輸型電晶體(pass transistor)之NMOS電晶體M5與M6以饋入該輸入資料D至該反相器IV1及IV2，該反相器IV3之輸入端係連接至該傳輸閘320之輸出端以接收該輸入資料D。該NMOS電晶體M5係具有柵極電極以接收反相時脈信號CLK_B、第一電極(例如源極或汲極電極)以連接至該反相器IV3之輸出端而接收反向輸入資料D_B、與第二電極(例如汲極或源極電極)以連接至該節點N1而提供該 反向輸入資料D_B至該節點N1。該NMOS電晶體M6係具有柵極電極以接收該反相時脈信號CLK_B、第一電極以連接至該傳輸閘320之輸出端而接收該輸入資料D、與第二電極以連接至該節點N2而提供該輸入資料D至該節點N2。藉此，該節點N1與N2可具有不同的電位以對應至儲存於該揮發性記憶體單元330內之一對互補性邏輯資料。在本揭露中，該節點N1與N2係於該反相器IV1之輸出端與該反相器IV2之輸入端間、以及於該反相器IV2之輸出端與該反相器IV1之輸入端間分別形成電性連接，在該節點N1與N2之電位係表示儲存於該揮發性記憶體單元330內之邏輯資料。因此，在此所述之節點N1與N2係作為記憶體節點以儲存該對互補性邏輯資料。
當該輸入資料D為“0”時，該節點N1具有高電位且該節點N2具有低電位，所以該邏輯資料“1”會儲存於該節點N1，而該邏輯資料“0”會儲存於該節點N2。另外，當該輸入資料D為“1”時，該節點N1具有低電位且該節點N2具有高電位，所以該邏輯資料“0”會儲存於該節點N1，而該邏輯資料“1”會儲存於該節點N2。
該控制單元340係包括NMOS電晶體M7與M8。該NMOS電晶體M7與M8之柵極電極係連接以接收儲存信號STORE，該NMOS電晶體M7與M8之第一電極係連接在一起並用以接收控制信號CTRL，該NMOS電晶體M7與M8之第二電極係連接至該非揮發性記憶體單元350。
該非揮發性記憶體單元350係包括電阻式記憶體元件 R1與R2，該電阻式記憶體元件R1係耦接於該節點N1與該NMOS電晶體M7之第二電極之間，該電阻式記憶體元件R2係耦接於該節點N2與該NMOS電晶體M8之第二電極之間。該電阻式記憶體元件R1與R2之每一者係包括頂電極及底電極，該電阻式記憶體元件R1之頂電極與該NMOS電晶體M7之第二電極係於節點N3連接在一起，該電阻式記憶體元件R1之底電極係連接至該節點N1。同樣地，該電阻式記憶體元件R2之頂電極與該NMOS電晶體M8之第二電極係於節點N4連接在一起，該電阻式記憶體元件R2之底電極係連接至該節點N2。
(基於氧化鉿之電阻式隨機存取記憶體裝置之構造)
在本實施例中，該電阻式記憶體元件R1與R2之每一者係為基於氧化鉿(HfO2)之電阻式隨機存取記憶體(resistive random access memory；RRAM)裝置。
第4圖係構成示例性實施例之基於氧化鉿之電阻式隨機存取記憶體裝置之剖視圖。該基於氧化鉿之電阻式隨機存取記憶體裝置400係由底電極410、氧氣吸收層420與頂電極430所構成，該底電極410與該頂電極430兩者係由氮化鈦(TiN)所形成，該氧氣吸收層420係包括形成於該底電極410上之氧化鉿層420a與形成於該氧化鉿層420a上之鈦層420b。該基於氧化鉿之電阻式隨機存取記憶體裝置400之電阻可依據施加至其上之電壓偏壓之方向而改變。換言之，該基於氧化鉿之電阻式隨機存取記憶體裝置400之電阻係依據是否有正向偏壓或反向偏壓施加至其上 而改變。當該正向偏壓施加至該基於氧化鉿之電阻式隨機存取記憶體裝置400時，施加至該頂電極430之電位會高於施加至該底電極410之電位。而當該反向偏壓施加至該基於氧化鉿之電阻式隨機存取記憶體裝置400時，施加至該頂電極430之電位會低於施加至該底電極410之電位。
(基於氧化鉿之電阻式隨機存取記憶體裝置之操作)
下列係為該基於氧化鉿之電阻式隨機存取記憶體裝置400之操作之說明。在該基於氧化鉿之電阻式隨機存取記憶體裝置400用以作為電阻式記憶體元件之前，先執行電阻式隨機存取記憶體之形成操作。於該形成操作之期間，第一正向偏壓會施加至該基於氧化鉿之電阻式隨機存取記憶體裝置400。當該基於氧化鉿之電阻式隨機存取記憶體裝置400用以儲存資料時，設定(set)操作或重置(reset)操作之任一者可以被執行。在該設定操作之期間，第二正向偏壓會施加至該基於氧化鉿之電阻式隨機存取記憶體裝置400，結果是該基於氧化鉿之電阻式隨機存取記憶體裝置400會設定為低電阻狀態LRS。而在該重置操作之期間，反向偏壓會施加至該基於氧化鉿之電阻式隨機存取記憶體裝置400，結果是該基於氧化鉿之電阻式隨機存取記憶體裝置400會重置為高電阻狀態HRS。
(非揮發性正反器電路之操作)
下列係為該非揮發性正反器電路14之操作之說明，該非揮發性正反器電路14之操作係包括正常操作、儲存操作以及還原操作。
第5圖係依據一實施例顯示該非揮發性正反器電路14之正常操作之例子之時序圖。在該正常操作之期間，由該儲存控制器12所提供之儲存信號STORE係保持於低位準，使得該NMOS電晶體M7與M8被關閉，而無電流流於該節點N1、電阻式記憶體元件R1及NMOS電晶體M7之間。同樣地，無電流流於該節點N2、電阻式記憶體元件R2及NMOS電晶體M8之間。因此，該控制單元340與該非揮發性記憶體單元350不會影響作為揮發性記憶體裝置之揮發性記憶體單元330之操作。在整個正常操作之期間，該輸入致能信號IN_EN係設定為高位準，且該反向輸入致能信號IN_EN_B係設定為低位準，藉此允許該揮發性記憶體單元330接收該輸入資料D。在時間t0時，該時脈信號CLK轉換至低位準，且該反相時脈信號CLK_B轉換至高位準。響應於該高位準之反相時脈信號CLK_B，NMOS電晶體M5與M6被開啟，使得該輸入資料D由該反相器IV1及IV2所接收。在時間t1時，該輸入資料會轉換至“1”(如高位準)，響應於該高位準之輸入資料D，在該節點N1之電位為低(L)，而在該節點N2之電位為高(H)。
在時間t2時，該時脈信號CLK轉換至該高位準，且該反相時脈信號CLK_B轉換至該低位準。響應於該低位準之反相時脈信號CLK_B，NMOS電晶體M5與M6被關閉，使得無輸入資料被該反相器IV1及IV2所接收。因此，在節點N1與N2之電位會保持不變。在此期間，響應於該高位準之時脈信號CLK，被連接至具有該高電位之節點N2 之從屬閂鎖電路310會輸出高位準之輸出資料Q。在時間t3時，該時脈信號CLK轉換至該低位準，且該反相時脈信號CLK_B轉換至該高位準。響應於該高位準之反相時脈信號CLK_B，NMOS電晶體M5與M6被開啟，使得該輸入資料D由該反相器IV1及IV2所接收。在時間t4時，該輸入資料D係轉換至“0”，例如低位準。響應於該低位準之輸入資料D，在該節點N1之電位為高，而在該節點N2之電位為低。在時間t5時，該時脈信號CLK轉換至該高位準，且該反相時脈信號CLK_B轉換至該低位準。響應於該低位準之反相時脈信號CLK_B，NMOS電晶體M5與M6被關閉，使得無輸入資料被該反相器IV1及IV2所接收。因此，該節點N1與N2之電位會保持不變。在此期間，響應於該高位準之時脈信號CLK，被連接至具有該低電位之節點N2之從屬閂鎖電路310會輸出低位準之輸出資料Q，結果是該輸入資料D儲存於該節點N2，而該反向輸入資料D_B儲存於該節點N1。當該時脈信號CLK轉換至高位準時，該從屬閂鎖電路310會接收被儲存於該節點N2之輸入資料D，並輸出該輸入資料D作為該輸出資料Q。
第6圖係依據一實施例顯示非揮發性正反器電路14之儲存操作之例子之時序圖。在本例子中，假設邏輯資料“1”係儲存於該節點N1以使該節點N1具有高電位，而邏輯資料“0”係儲存於該節點N2以使該節點N2具有低電位。在整個儲存操作之期間，該輸入致能信號IN_EN係設定為低位準，使得無輸入資料D被該揮發性記憶體單元330 所接收。在該儲存操作之開始時，該電阻式記憶體元件R1與R2之電阻狀態係為未確定。在本例子中，該儲存操作係包括設定操作然後是重置操作，以依序地改變電阻式記憶體元件R2而後R1之電阻狀態。首先，在該設定操作之期間，在時間t10時，由該儲存控制器12所提供之儲存信號STORE會轉換至高位準，使得該NMOS電晶體M7與M8被開啟。此外，由該儲存控制器12所提供之控制信號CTRL會轉換至高位準。響應於該高位準之控制信號CTRL，在該節點N3與N4之電位係為高電位。因為該節點N1具有該高電位，故該電阻式記憶體元件R1之頂端及底端兩者之電位均為高電位。所以，該電阻式記憶體元件R1之電阻不會被改變。另一方面，因為該節點N2具有該低電位，故正向偏壓會施加至該電阻式記憶體元件R2，結果是該電阻式記憶體元件R2之電阻在時間t11時會轉換至(例如設定為)低電阻狀態LRS，亦即該電阻式記憶體元件R2會儲存邏輯資料“0”於低電阻狀態LRS。在時間t11與時間t10間之間隔係由於該電阻式記憶體元件R2內之裝置切換時間(device switching time)。當施加至該電阻式記憶體元件R2之正向偏壓增加時，在時間t11與時間t10間之間隔會減少。因此，為了在短時段內將邏輯資料儲存在電阻式記憶體元件R2中，該控制信號CTRL之位準應相對高。在某些實施例中，在該設定操作之期間，由該儲存控制器2所提供之電源信號CVDD亦會增加至某種程度，以便將該電阻性記憶體電極R2設定至低電阻狀態LRS。
接著，在該重置操作之期間，該控制信號CTRL在時間t12時會轉換至低位準。響應於該低位準之控制信號CTRL，在該節點N3與N4之電位皆為low。因為該節點N1具有該高電位，故反向偏壓會施加至該電阻式記憶體元件R1，結果是該電阻式記憶體元件R1之電阻在時間t13時會轉換至(例如重置至)高電阻狀態HRS，亦即該電阻式記憶體元件R1會儲存邏輯資料“1”於高電阻狀態HRS。再者，在時間t13與時間t12間之間隔係由於該電阻式記憶體元件R1內之裝置切換時間。另一方面，由於該節點N2具有該低電位，故該電阻式記憶體元件R2之頂端及底端兩者之電位均為low，因此該電阻式記憶體元件R2之電阻不會改變，結果是儲存於該節點N1與N2之邏輯資料會以不同的電阻狀態儲存至電阻式記憶體元件R1及R2。在該重置操作之後，該電子系統10可以進入待機狀態(關機)。例如，該電源信號CVDD與該儲存信號STORE可以在時間t14時轉換至低位準。結果是在該節點N1之電位可以變成low，但是該電阻式記憶體元件R1與R2之電阻狀態則保持不變。
在該儲存操作之另一例子中(圖中未繪示)，該控制信號CTRL係先設定至低位準，然後至高位準。響應於該控制信號CTRL，該電阻式記憶體元件R1會重置至高電阻狀態HRS，然後該電阻式記憶體元件R2會重置至低電阻狀態LRS。在這種方式下，該控制信號CTRL會控制該重置操作然後是設定操作，以依序地改變電阻式記憶體元件R1 而後R2之電阻狀態。
第7圖係依據一實施例顯示非揮發性正反器電路之還原操作之例子之時序圖。當包括該非揮發性正反器電路14之電子系統10自待機狀態(關機)還原至開機狀態時，該還原操作被執行，亦即該電源信號CVDD會自低位準(參考點或接地位準)轉換至高位準。在本例子中，在進入該待機狀態之前，假設該電阻式記憶體元件R1儲存邏輯資料“1”於高電阻狀態HRS，且該電阻式記憶體元件R2儲存邏輯資料“0”於低電阻狀態LRS。在時間t20時，該電子系統10係於該待機狀態，該電源信號CVDD係於該低位準，而在該節點N1與N2之電位係為low。在時間t21時，該電子系統10轉換至開機狀態，該電源信號CVDD會轉換至該高位準，而該儲存信號STORE會轉換至該高位準，但該控制信號CTRL則保持在該低位準。響應於該高位準之儲存信號STORE，該NMOS電晶體M7與M8被開啟，且電流會流經該電阻式記憶體元件R1及R2兩者，此將導致節點N1與N2兩者之電位在時間t22時會增加至介於該高位準及該低位準之間的中間位準。在該節點N1與N2之電位係分別依據流經該電阻式記憶體元件R1及R2每一者之電流大小而改變，因為該電阻式記憶體元件R1係於高電阻狀態HRS，且該電阻式記憶體元件R2係於低電阻狀態LRS，故流經該電阻式記憶體元件R1之電流大小會小於流經該電阻式記憶體元件R2之電流大小。於是，在節點N1之電位會大於在節點N2之電位。該節點N1與N2間之電位差 係藉由該交叉耦合之反相器IV1及IV2之正向放大效應(forward amplifying effect)而放大。因此，在時間t23時，在節點N1之電位會增加至該高位準，而在節點N2之電位會減少至該低位準。結果是在該關機狀態之前，儲存於該電阻式記憶體元件R1與R2之邏輯資料會立即地還原至該節點N1及N2。
第8圖係依據一實施例繪示用以操作非揮發性正反器電路14之方法之流程圖800。本方法可藉由用以控制該非揮發性正反器電路14之電腦或處理器而實施。首先，電阻式隨機存取記憶體裝置(RRAM)之形成操作係執行於該電阻式記憶體元件R1與R2上(步驟810)。在此步驟中，正向偏壓之電位會施加至電阻式記憶體元件R1與R2之每一者。在該形成操作之後，該非揮發性正反器電路14會操作於正常操作(步驟820)。在此步驟中，該儲存信號STORE會保持在低位準，而該輸入資料D會儲存於該節點N1及N2並輸出為該輸出資料Q。然後，判斷待機狀態是否為待決，例如含有該非揮發性正反器電路14之系統是否在短期內將設定於待機狀態(關機狀態)(步驟830)。當該系統在短期內將不會設定於該待機狀態時(步驟830，否)，則該流程返回至步驟820之正常操作。否則，該系統將在短期內設定於該待機狀態(步驟830，是)，該非揮發性正反器電路14會操作於儲存操作(步驟840)。在此步驟中，儲存於該節點N1與N2之邏輯資料會儲存至該電阻式記憶體元件R1及R2。接著，該系統會被關機以設定於該待機狀態(步 驟850)。在某段時間之後，判斷是否需要還原操作(步驟860)，例如當該系統自該待機狀態返回至開機狀態時，則需要該還原操作。當不需要該還原操作時，則該流程返回至步驟850，使該系統保持於該待機狀態。否則，當需要該還原操作時，則該非揮發性正反器電路14會被操作以執行該還原操作(步驟870)。在此步驟中，儲存於該電阻式記憶體元件R1與R2之邏輯資料會還原至該節點N1及N2。
雖然本實施例中包含於該非揮發性正反器電路14之電阻式記憶體元件R1及R2為基於氧化鉿之電阻式隨機存取記憶體裝置，但應瞭解到本揭露並不限於本實施例，且該電阻式記憶體元件R1與R2可以其他裝置形成之，例如磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)裝置、以及自旋傳輸力矩(spin transfer torque；STT)之磁阻式隨機存取記憶體。該磁阻式隨機存取記憶體裝置之電阻會依據電流流經該磁阻式隨機存取記憶體裝置之方向而改變。
第9圖係依據示例性實施例所構成之非揮發性正反器電路之另一電路圖。第9圖與上述第3圖之非揮發性正反器電路大致相同，其主要差異在於：第9圖之NMOS電晶體M7之柵極電極與NMOS電晶體M8之柵極電極係分別接收儲存信號STORE_A及儲存信號STORE_B，以分別控制該NMOS電晶體M7與該NMOS電晶體M8，可使該NMOS電晶體M7與該NMOS電晶體M8於不同時間被開啟或關閉，亦可使該NMOS電晶體M7與該NMOS電晶體M8於 相同時間被開啟或關閉。
本揭露之其他實施例自揭示之說明書之考量與本揭露之實作，對本領域之技術人員而言將是顯而易知的。本揭露之範圍意旨在涵蓋任何的變化、使用或改編，其依循本揭露的一般原則並包括偏離本揭露而屬於本領域中已知或習慣的作法。本說明書與例子之目的係僅作為示例性之考量，而本揭露之真正範圍及精神為下列申請專利範圍所示。
應理解到，本揭露並未受限於上述說明及所附圖式，而各種修改與變化將不脫離其範圍，本揭露之範圍僅由所附之申請專利範圍作限定。
14‧‧‧非揮發性正反器電路
300‧‧‧主控閂鎖電路
310‧‧‧從屬閂鎖電路
320‧‧‧傳輸閘
330‧‧‧揮發性記憶體單元
340‧‧‧控制單元
350‧‧‧非揮發性記憶體單元
CLK‧‧‧時脈信號
CLK_B‧‧‧反相時脈信號
CTRL‧‧‧控制信號
CVDD‧‧‧電源信號
D‧‧‧輸入資料
IN_EN‧‧‧輸入致能信號
IN_EN_B‧‧‧反相輸入致能信號
IV1,IV2,IV3‧‧‧反相器
M1,M2,M9‧‧‧PMOS電晶體
M3,M4,M5,M6,M7,M8,M10‧‧‧NMOS電晶體
N1,N2,N3,N4‧‧‧節點
Q‧‧‧輸出資料
R1,R2‧‧‧電阻式記憶體元件
STORE‧‧‧儲存信號

Claims (18)

  1. 一種記憶體儲存電路，其包括：揮發性記憶體單元，係包括第一節點與第二節點，用於儲存一對互補性邏輯資料以作為各自不同的電位；控制單元，係包括第一電晶體與第二電晶體，該第一電晶體與該第二電晶體皆具有柵極電極、第一電極及第二電極，該第一電晶體之柵極電極與該第二電晶體之柵極電極係耦接以接收儲存信號，且該第一電晶體之第一電極與該第二電晶體之第一電極係直接耦接以接收控制信號；以及非揮發性記憶體單元，係包括第一電阻式記憶體元件與第二電阻式記憶體元件，用以儲存該對互補性邏輯資料作為各自不同的電阻狀態，該第一電阻式記憶體元件係耦接於該第一電晶體之第二電極與該第一節點之間，該第二電阻式記憶體元件係耦接於該第二電晶體之第二電極與該第二節點之間，且該控制信號係經由該第一電晶體與該第二電晶體分別控制該第一電阻式記憶體元件與該第二電阻式記憶體元件之電阻狀態。
  2. 如申請專利範圍第1項所述之記憶體儲存電路，其中，該第一電阻式記憶體元件與該第二電阻式記憶體元件均為含有頂電極及底電極之電阻式隨機存取記憶體(RRAM)裝置，該第一電阻式記憶體元件之底電極係耦 接至該第一電晶體之第二電極，且該第一電阻式記憶體元件之頂電極係耦接至該第一節點，該第二電阻式記憶體元件之底電極係耦接至該第二電晶體之第二電極，且該第二電阻式記憶體元件之頂電極係耦接至該第二節點，而該電阻式隨機存取記憶體裝置之電阻狀態係依據施加至該電阻式隨機存取記憶體裝置之電壓偏壓之方向而改變。
  3. 如申請專利範圍第2項所述之記憶體儲存電路，其中，該電阻式隨機存取記憶體裝置係為基於氧化鉿(HfO2)之電阻式隨機存取記憶體裝置。
  4. 如申請專利範圍第1項所述之記憶體儲存電路，其中，該第一電阻式記憶體元件與該第二電阻式記憶體元件均為磁阻式記憶體裝置。
  5. 如申請專利範圍第1項所述之記憶體儲存電路，其中，該揮發性記憶體單元係包括彼此交叉耦合之第一反相器與第二反相器，該第一反相器之輸出端與該第二反相器之輸入端係連接至該第一節點，且該第二反相器之輸出端與該第一反相器之輸入端係連接至該第二節點。
  6. 如申請專利範圍第5項所述之記憶體儲存電路，其中，該第一反相器與該第二反相器均包括PMOS電晶體及NMOS電晶體。
  7. 如申請專利範圍第5項所述之記憶體儲存電路，其中，該揮發性記憶體單元復包括： 第三反相器，係耦接以接收輸入資料；第一傳輸型電晶體，係耦接以自該第三反相器接收反向輸入資料並提供該反向輸入資料至該第一節點；以及第二傳輸型電晶體，係耦接以接收該輸入資料並提供該輸入資料至該第二節點。
  8. 如申請專利範圍第1項所述之記憶體儲存電路，其中，該第一電晶體與該第二電晶體均為NMOS電晶體。
  9. 如申請專利範圍第1項所述之記憶體儲存電路，復包括從屬閂鎖電路，係耦接至該揮發性記憶體單元之該第二節點，並響應於時脈信號而輸出該第二節點所儲存之邏輯資料。
  10. 一種記憶體儲存電路，其包括：揮發性記憶體單元，係包括第一節點與第二節點，用於儲存一對互補性邏輯資料以作為各自不同的電位；控制單元，係包括第一電晶體與第二電晶體，該第一電晶體與該第二電晶體皆具有柵極電極、第一電極及第二電極，該第一電晶體之柵極電極與該第二電晶體之柵極電極係接收不同之儲存信號，且該第一電晶體之第一電極與該第二電晶體之第一電極係直接耦接以接收控制信號；以及非揮發性記憶體單元，係包括第一電阻式記憶體元件與第二電阻式記憶體元件，用以儲存該對互補性 邏輯資料作為各自不同的電阻狀態，該第一電阻式記憶體元件係耦接於該第一電晶體之第二電極與該第一節點之間，該第二電阻式記憶體元件係耦接於該第二電晶體之第二電極與該第二節點之間，且該控制信號係經由該第一電晶體與該第二電晶體分別控制該第一電阻式記憶體元件與該第二電阻式記憶體元件之電阻狀態。
  11. 一種驅動記憶體儲存電路之方法，該方法係包括：執行儲存操作以儲存一對具有不同電位之互補性邏輯資料至非揮發性記憶體單元內之第一電阻式記憶體元件與該非揮發性記憶體單元內之第二電阻式記憶體元件作為不同的電阻狀態，該儲存操作係包括：第一操作，係依據揮發性記憶體單元內之第一節點與該揮發性記憶體單元內之第二節點之電位，以將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第一者配置為低電阻狀態，其中，該第一電阻式記憶體元件係耦接至該第一節點且該第二電阻式記憶體元件耦接至該第二節點；以及第二操作，係依據該第一節點與該第二節點之電位，以將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第二者配置為高電阻狀態；其中，該記憶體儲存電路包括具有第一電晶體與第二電晶體之控制單元，該第一電晶體之柵極電極與該第二電晶體之柵極電極係接收相同或不同之儲存信 號，該第一電晶體之第一電極與該第二電晶體之第一電極係直接耦接以接收控制信號，且該控制信號係經由該第一電晶體與該第二電晶體分別控制該第一電阻式記憶體元件與該第二電阻式記憶體元件之電阻狀態。
  12. 如申請專利範圍第11項所述之驅動記憶體儲存電路之方法，其中，該第一操作之後為該第二操作。
  13. 如申請專利範圍第11項所述之驅動記憶體儲存電路之方法，其中，該第二操作之後為該第一操作。
  14. 如申請專利範圍第11項所述之驅動記憶體儲存電路之方法，其中，該儲存操作復包括：藉由提供低位準之輸入致能信號至耦接於該揮發性記憶體單元之傳輸閘以禁能(disable)於該揮發性記憶體單元之輸入資料之接收；藉由提供高位準之儲存信號至該第一電晶體之柵極電極與該第二電晶體之柵極電極以開啟該控制單元內之該第一電晶體及該控制單元內之該第二電晶體，其中，該第一電阻式記憶體元件係耦接於該第一電晶體與該第一節點之間，且該第二電阻式記憶體元件係耦接於該第二電晶體與該第二節點之間；藉由施加正向偏壓至該第一電阻式記憶體元件與該第二電阻式記憶體元件之第一者以執行該第一操作；以及藉由施加反向偏壓至該第一電阻式記憶體元件與 該第二電阻式記憶體元件之第二者以執行該第二操作。
  15. 如申請專利範圍第14項所述之驅動記憶體儲存電路之方法，其中，施加該正向偏壓至該第一電阻式記憶體元件與該第二電阻式記憶體元件之第一者係包括提供高位準之控制信號至該第一電晶體之第一電極及該第二電晶體之第一電極；以及施加該反向偏壓至該第一電阻式記憶體元件與該第二電阻式記憶體元件之第二者係包括提供低位準之控制信號至該第一電晶體之第一電極及該第二電晶體之第一電極。
  16. 如申請專利範圍第11項所述之驅動記憶體儲存電路之方法，復包括還原操作，係將儲存於該第一電阻式記憶體元件與該第二電阻式記憶體元件之該對互補性邏輯資料還原至該揮發性記憶體單元之該第一節點及該第二節點，該還原操作係包括：提供高位準之電源信號至該揮發性記憶體單元；藉由提供高位準之儲存信號至該第一電晶體之柵極電極與該第二電晶體之柵極電極以開啟該控制單元內之該第一電晶體及該控制單元內之該第二電晶體，其中，該第一電阻式記憶體元件係耦接於該第一電晶體與該第一節點之間，且該第二電阻式記憶體元件係耦接於該第二電晶體與該第二節點之間；以及藉由提供低位準之控制信號至該第一電晶體之第 一電極與該第二電晶體之第一電極以使電流流經該第一電阻式記憶體元件及該第二電阻式記憶體元件之每一者。
  17. 如申請專利範圍第11項所述之驅動記憶體儲存電路之方法，復包括正常操作，係接收於該揮發性記憶體單元之輸入資料，儲存該輸入資料於該揮發性記憶體單元之第一節點與第二節點，並響應於時脈信號以將儲存於該揮發性記憶體單元之第二節點之資料輸出，該正常操作係包括：藉由提供低位準之儲存信號至該第一電晶體之柵極電極與該第二電晶體之柵極電極以關閉控制單元內之該第一電晶體及該控制單元內之該第二電晶體，其中，該第一電阻式記憶體元件係耦接於該第一電晶體與該第一節點之間，且該第二電阻式記憶體元件係耦接於該第二電晶體與該第二節點之間。
  18. 一種驅動記憶體儲存電路之方法，該方法係包括：於揮發性記憶體單元接收邏輯資料，儲存該邏輯資料於該揮發性記憶體單元內，並將儲存於該揮發性記憶體單元內之該邏輯資料輸出；判斷待機狀態是否為待決，而當該待機狀態為待決時，將儲存於該揮發性記憶體單元內之該邏輯資料儲存至第一電阻式記憶體元件及第二電阻式記憶體元件；以及判斷還原操作是否需要，而當該還原操作為需要 時，將儲存於該第一電阻式記憶體元件及該第二電阻式記憶體元件內之該邏輯資料還原至該揮發性記憶體單元，其中，將儲存於該揮發性記憶體單元內之該邏輯資料儲存至該第一電阻式記憶體元件及該第二電阻式記憶體元件係包括：將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第一者配置為低電阻狀態；以及將該第一電阻式記憶體元件及該第二電阻式記憶體元件之第二者配置為高電阻狀態；其中，該記憶體儲存電路包括具有第一電晶體與第二電晶體之控制單元，該第一電晶體之柵極電極與該第二電晶體之柵極電極係接收相同或不同之儲存信號，該第一電晶體之第一電極與該第二電晶體之第一電極係直接耦接以接收控制信號，且該控制信號係經由該第一電晶體與該第二電晶體分別控制該第一電阻式記憶體元件與該第二電阻式記憶體元件之電阻狀態。
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