TW201328096A - 電源保護電路 - Google Patents

Abstract

一種電源保護電路包括一控制器、一開關電路、一記憶體控制晶片及一延時電路；當一電腦處於開機模式時，該控制器輸出高電平的控制訊號；當電腦處於深度休眠或關機模式時，該控制器輸出低電平的控制訊號；當開關電路接收到高電平的控制訊號時，該開關電路導通；當該開關電路接收到低電平的控制訊號時，該開關電路斷開；該記憶體控制晶片包括一電源引腳及一使能引腳，當接收到高電平的控制訊號時，該延時電路輸出高電平的使能訊號；當接收到低電平的控制訊號時，該延時電路延時一定的時間之後輸出低電平的使能訊號。

Description

電源保護電路

本發明涉及一種電源保護電路。

習知的電腦電源都符合高級配置與電源管理介面(Advanced Configuration and Power Management Interface, ACPI)。ACPI規範定義了S0~S5六種系統工作模式，其中S0表示系統正常工作；S1表示待機模式(standby)，此狀態下CPU停止工作，其他的晶片及匯流排設備都處於工作狀態；S2表示電源待機模式(power standby)，此狀態下CPU與匯流排設備停止工作，其他晶片都處於工作狀態；S3表示淺休眠模式(suspend to RAM)，此狀態下除了記憶體需要電源來保持資料外，其他的設備、裝置全部停止供電；S4表示深度休眠(suspend to disk)模式，此狀態下系統將所有位於記憶體中的資料存放到硬碟當中；S5表示關機(shutdown)模式，此狀態下系統的所有設備、裝置全部停止工作。在不同的系統工作模式下，電腦電源輸出的電源類型是不一樣的，如在S3狀態下，電腦電源只輸出Standby電壓，在S0狀態下，電腦電源的所有電壓均正常輸出。

電腦運行時都是透過從記憶體中獲取資料，如果在電腦啟動時無法從記憶體中獲取資料，則直接導致電腦無法啟動。例如，當電腦從S0狀態到S4或S5狀態時，由於某些原因將導致電腦主板上的記憶體控制晶片記錄一些錯誤資訊，如UVP（Understand Voltage Protect）保護，如此則可能導致電腦後續無法正常開機。具體來說，如果記憶體控制晶片的電源還未關閉，而記憶體控制晶片由於接收到使能訊號後已停止工作，如此將使得記憶體控制晶片在下次啟動時出現錯誤。

鑒於以上內容，有必要提供一種對記憶體控制晶片進行保護的電源保護電路。

一種電源保護電路，包括：

一控制器，當一電腦處於開機模式時，輸出高電平的控制訊號；當電腦處於深度休眠或關機模式時，輸出低電平的控制訊號；

一開關電路，包括一第一電子開關及一第二電子開關，該第一電子開關的第一端用於接收該控制器發出的控制訊號，第二端接地，第三端連接於一電源，還連接於該第二電子開關的第一端，該第二電子開關的第二端連接於該電源，當該開關電路接收到高電平的控制訊號時，該第一電子開關的第二端與第三端導通，該第二電子開關的第二端與第三端導通；當該開關電路接收到低電平的控制訊號時，該第一電子開關及第二電子開關均截止；

一記憶體控制晶片，包括一透過該開關電路連接至一電源的電源引腳及一使能引腳，當使能引腳接收到高電平時，該記憶體控制晶片工作；當使能引腳接收到低電平時，該記憶體控制晶片不工作；以及

一延時電路，包括一延時晶片及一第一電容，該延時晶片的訊號輸入引腳用於接收該控制器發出的控制訊號，該延時晶片的電壓檢測引腳及電源引腳均與該電源相連，接地引腳接地，該延時晶片的延時引腳透過該第一電容接地，當延時晶片的電壓檢測引腳及訊號輸入引腳均為高電平時，其復位輸出引腳經過一段延時時間之後輸出高電平的使能訊號至該記憶體控制晶片的使能引腳。

上述電源保護電路透過透過該開關電路有效的保證了該記憶體控制晶片的電源引腳在開機模式直接與該電源接通；在深度休眠或關機模式下時透過該延時電路的延時作用，使得該記憶體控制晶片在電腦退出深度休眠或關機模式時保證該記憶體控制晶片的電源引腳先斷電，如此避免了該記憶體控制晶片從深度休眠或關機模式返回開機模式時發生工作錯誤的可能。

請參考圖1，本發明電源保護電路的較佳實施方式包括一記憶體控制晶片10、一開關電路20、一延時電路30及一控制器40。

該控制器40用於根據電腦當前的工作模式來輸出對應的控制訊號，如當電腦處於S4、S5工作模式下時，該控制器40則輸出低電平的控制訊號；當該電腦處於在S0-S3工作模式下時，該控制器40則輸出高電平的控制訊號。本實施方式中，該控制器40為一複雜可編程邏輯控制器（Complex programmable logic device，CPLD）。

該開關電路20包括場效應電晶體Q1、Q2及電阻R1-R3。該場效應電晶體Q1的閘極透過該電阻R1來接收該控制器40輸出的控制訊號，該場效應電晶體Q1的源極接地，汲極透過該電阻R2與一電源P5V_AUX相連，還與該場效應電晶體Q2的閘極相連。該場效應電晶體Q2的源極透過該電阻R3與該電源P5V_AUX相連。該場效應電晶體Q2的汲極連接於該記憶體控制晶片10的電源引腳VCC。本實施方式中，該場效應電晶體Q1為N溝道場效應電晶體，該場效應電晶體Q2為P溝道場效應電晶體。

該延時電路30包括電阻R4-R7、電容C1-R3及一延時晶片300。本實施方式中，該延時晶片300包括一電壓檢測引腳SENSE、一延時引腳CT、一訊號輸入引腳MR、一復位輸出引腳RESET、一電壓引腳VDD及一接地引腳GND。該訊號輸入引腳MR用於接收該控制器40輸出的控制訊號，還透過上拉電阻R6連接至該電源P5V_AUX，該延時引腳CT透過該電容C2接地，該電源P5V_AUX還依次透過電阻R4、R5接地，該復位輸出引腳RESET透過電阻R7連接至該電源P5V_AUX，還與該記憶體控制晶片10的使能引腳EN相連。該電容C1與該電阻R5並聯，該電壓偵測引腳SENSE連接於該電阻R4、R5之間的節點處，該接地引腳GND接地，該電源P5V_AUX還透過電容C3接地。

當該延時晶片300的電壓檢測引腳SENSE和訊號輸入引腳MR中只有一個接收到高電平訊號時，其重定輸出引腳RESET則輸出低電平的使能訊號；當該延時晶片300的電壓檢測引腳SENSE與訊號輸入引腳MR均接收到高電平訊號時，經過該延時晶片300設定的延時時間後，其復位輸出引腳RESET將在經過延時時間後輸出高電平訊號。其中，該延時晶片300的延時時間與連接於其延時引腳CT的電容C2的大小有關，如當該電容C2的容量為0.1uF時，該延時晶片300將延時1ms。

當電腦從S0工作模式進入S4或S5工作模式時，即記憶體從正常工作狀態到停止工作狀態轉變時，因電腦進入S4或S5工作模式，該控制器40將輸出低電平的控制訊號。此時，該場效應電晶體Q1的閘極接收到低電平的控制訊號，該場效應電晶體Q1截止，該場效應電晶體Q2的閘極為高電平，使得該場效應電晶體Q2也截止。同時，該延時晶片300的訊號輸入引腳MR接收到低電平的控制訊號，而該延時晶片300的電壓檢測引腳SENSE為高電平，因此，該延時晶片300經過一定的延時（如1ms）後才透過其復位輸出引腳RESET輸出低電平的使能訊號。因此，當電腦從S0工作模式進入S4或S5模式時，透過該延時電路30的延時作用，使得該記憶體控制晶片10的電源引腳先被斷開，之後才使得該延時電路30輸出低電平的使能訊號至該記憶體控制晶片10，如此避免了可能由於該記憶體控制晶片10先接收到低電平的使能訊號，後使其電源引腳的電源斷開而導致該記憶體控制晶片10發生工作錯誤的可能。

當電腦從S4或S5工作模式返回S0的工作模式時，即記憶體從停止工作狀態轉變為正常工作狀態。在S0的工作模式下，該控制器40輸出高電平的控制訊號，此時，該場效應電晶體Q1的閘極接收到高電平的控制訊號，使得該場效應電晶體Q1導通，該場效應電晶體Q1的汲極輸出低電平訊號，該場效應電晶體Q2的閘極變為低電平，此時，該場效應電晶體Q2導通，如此使得該記憶體控制晶片10的電源引腳VCC與該電源引腳P5V_AUX相連。同時，該延時晶片300的訊號輸入引腳MR接收到高電平的控制訊號，該延時晶片300的電壓檢測引腳SENSE也為高電平，此時，該延時晶片300透過其重定輸出引腳RESET繼續輸出高電平的使能訊號至該記憶體控制晶片10的使能引腳EN，使得該記憶體控制晶片10保持正常工作狀態。由於電腦從S0工作模式進入S4或S5工作模式時，已經對該記憶體控制晶片10進行了重定操作，使得該記憶體控制晶片10不會進入UVP保護。如此使得當電腦從S4或S5狀態返回S0狀態時，不會出現電腦無法啟動的現象。

由上述的描述可知，該場效應電晶體Q1、Q2在電路中均起到電子開關的作用。因此，其他實施方式中，該場效應電晶體Q2為P溝道場效應電晶體，該場效應電晶體Q1為N溝道場效應電晶體亦可採用其他類型的電晶體來代替，甚至其他的具有電子開關功能的電子元件均可。比如，當使用NPN型三極體來代替該場效應電晶體Q1，PNP型三極體來代替該場效應電晶體Q2時，該NPN型三極體的基極、射極、集極分別相當於該場效應電晶體Q1的閘極、源極、汲極，該PNP型三極體的基極、射極、集極分別相當於該場效應電晶體Q2的閘極、源極、汲極。

上述電源保護電路透過透過該開關電路20有效的保證了該記憶體控制晶片10的電源引腳VCC在S0狀態直接與該電源P5V_AUX接通；在S4、S5狀態下時透過該延時電路30的延時作用，使得該記憶體控制晶片10在電腦退出S0的工作模式時保證其電源引腳VCC先斷電，如此避免了該記憶體控制晶片10在從深度休眠或關機模式返回開機模式時發生工作錯誤的可能。

綜上所述，本發明確已符合發明專利的要件，爰依法提出專利申請。惟，以上所述者僅為本發明的較佳實施方式，本發明的範圍並不以上述實施方式為限，舉凡熟悉本案技藝的人士援依本發明的精神所作的等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

10．．．記憶體控制晶片

20．．．開關電路

30．．．延時電路

40．．．控制器

Q1、Q2．．．場效應電晶體

C1-C3．．．電容

R1-R7．．．電阻

P5V_AUX．．．電源

300．．．延時晶片

圖1是本發明電源保護電路的較佳實施方式的電路圖。

10．．．記憶體控制晶片

20．．．開關電路

30．．．延時電路

40．．．控制器

Q1、Q2．．．場效應電晶體

C1-C3．．．電容

R1-R7．．．電阻

P5V_AUX．．．電源

300．．．延時晶片

Claims (9)

1. 一種電源保護電路，包括：
   一控制器，當一電腦處於開機模式時，輸出高電平的控制訊號；當電腦處於深度休眠或關機模式時，輸出低電平的控制訊號；
   一開關電路，包括一第一電子開關及一第二電子開關，該第一電子開關的第一端用於接收該控制器發出的控制訊號，第二端接地，第三端連接於一電源，還連接於該第二電子開關的第一端，該第二電子開關的第二端連接於該電源，當該開關電路接收到高電平的控制訊號時，該第一電子開關的第二端與第三端導通，該第二電子開關的第二端與第三端導通；當該開關電路接收到低電平的控制訊號時，該第一電子開關及第二電子開關均截止；
   一記憶體控制晶片，包括一透過該開關電路連接至一電源的電源引腳及一使能引腳，當使能引腳接收到高電平時，該記憶體控制晶片工作；當使能引腳接收到低電平時，該記憶體控制晶片不工作；以及
   一延時電路，包括一延時晶片及一第一電容，該延時晶片的訊號輸入引腳用於接收該控制器發出的控制訊號，該延時晶片的電壓檢測引腳及電源引腳均與該電源相連，接地引腳接地，該延時晶片的延時引腳透過該第一電容接地，當延時晶片的電壓檢測引腳及訊號輸入引腳均為高電平時，其復位輸出引腳經過一段延時時間之後輸出高電平的使能訊號至該記憶體控制晶片的使能引腳。
2. 如申請專利範圍第1項所述之電源保護電路，其中該第一電子開關為一N溝道場效應電晶體或一NPN三極體，當該第一電子開關為N溝道場效應電晶體時，其閘極、源極以及汲極分別對應第一電子開關的第一端、第二端及第三端，當該第一電子開關為一NPN三極體時，其基極、射極及集極分別對應第一電子開關的第一端、第二端及第三端。
3. 如申請專利範圍第1項所述之電源保護電路，其中該第二電子開關為一P溝道場效應電晶體或一PNP三極體，當該第二電子開關為P溝道場效應電晶體時，其閘極、源極以及汲極分別對應第二電子開關的第一端、第二端及第三端，當該第二電子開關為PNP三極體時，其基極、射極及集極分別對應第二電子開關的第一端、第二端及第三端。
4. 如申請專利範圍第1項所述之電源保護電路，其中該開關電路還包括一第一電阻、一第二電阻及一第三電阻，該第一電子開關的第一端透過該第一電阻來接收該控制器發送的控制訊號，第三端透過該第二電阻連接於該電源，該第二電子開關的第二端透過該第三電阻連接於該電源。
5. 如申請專利範圍第1項所述之電源保護電路，其中該延時電路還包括一第二電容、一第四電阻及一第五電阻，該第五電阻的一端接地，另一端透過該第四電阻連接於該電源，該第四與第五電阻的節點處連接於該延時晶片的電壓檢測引腳，還透過該第二電容接地。
6. 如申請專利範圍第1項所述之電源保護電路，其中該延時電路還包括一第三電容，該電源透過該第三電容接地。
7. 如申請專利範圍第1項所述之電源保護電路，其中該延時電路還包括一第六電阻，該延時晶片的訊號輸入引腳還透過該第六電阻連接於該電源。
8. 如申請專利範圍第1項所述之電源保護電路，其中該延時電路還包括一第七電阻，該延時晶片的重定輸出引腳透過該第七電阻連接於該電源。
9. 如申請專利範圍第1項所述之電源保護電路，其中該控制器為一複雜可編程邏輯器。