JP2003257186A - 不揮発性メモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源起動直後から記憶情報を常に確実に読み
出すことができ、且つ電力の無駄な消費をしないように
する。 【解決手段】 第１の不揮発性メモリ素子２１のソース
端子を第１の電源線１６に、第２の不揮発性メモリ素子
２２のソース端子を第２の電源線１７にそれぞれ接続
し、その各不揮発性メモリ素子２１，２２のドレイン端
子同士を接続して、その接続経路２３にデータ出力端子
２４を設ける。その第１，第２の不揮発性メモリ素子２
１，２２のソース端子とドレイン端子間の導通状態を相
異なる状態（一方をＯＦＦ状態、他方をＯＮ状態）にし
て情報を記憶させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性メモリ
素子に情報を記憶させ、その記憶情報を正確に読み出せ
るようにするための不揮発性メモリ回路に関する。

【０００２】

【従来の技術】水晶振動子を用いた水晶発振器に温度補
償回路を設けた温度補償型発振器（ＴＣＸＯ）が、携帯
電話機等の携帯型移動通信機器に多用されている。その
温度補償回路には補償データ記憶回路が設けられてお
り、そこに水晶振動子の温度特性に応じた補償データを
記憶させておく。例えば、図７に示すように、その補償
データ記憶回路として不揮発性メモリ回路１が用いら
れ、Ｄ／Ａ変換回路２及び温度検出回路３と共に、水晶
発振回路４に対する温度補償回路を構成する。そして、
温度検出回路３による水晶発振回路４の水晶振動子の近
傍の検出温度に応じて、Ｄ／Ａ変換回路２がその不揮発
性メモリ回路１から補償データを読み出して制御電圧Ｖ
ｓを出力し、その制御電圧Ｖｓによって水晶発振回路４
の電圧制御型可変容量の発振容量等を制御して、その発
振周波数を一定に保つ。

【０００３】その不揮発性メモリ回路１は、一般に多数
の不揮発性メモリ素子１１を備えている。そして、水晶
発振回路４等がＣＭＯＳで構成される場合には、その各
不揮発性メモリ素子１１もソース（Ｓ）とドレイン
（Ｄ）とゲート（Ｇ）の３端子を有するＭＯＳトランジ
スタ型が採用されることが一般的である。そして、この
図７に示す従来の不揮発性メモリ回路１では、この不揮
発性メモリ素子１１のソースを第１の電源線（例えばグ
ランド電位ＧＮＤ）１６に接続し、ドレインをメモリ制
御ゲート用のＭＯＳトランジスタ１２とプルアップ抵抗
用のＭＯＳトランジスタ１３の直列回路を介して第２の
電源線（例えば所定の正電圧Ｖcc）１７に接続してい
る。

【０００４】そのＭＯＳトランジスタ１２と１３の接続
点Ｐから出力端子１４を引き出し、その出力端子の電位
をラッチ回路１５でラッチすることによって、不揮発性
メモリ素子１１の記憶情報（ＯＦＦ状態かＯＮ状態か）
を読み出す。実際にはこのような回路が多数設けられて
おり、それらをアドレスデータによって選択し、その一
連の不揮発性メモリ素子１１の記憶情報の組み合わせに
よってデジタルの補償データを示し、それをＤ／Ａ変換
回路２へ出力することになる。

【０００５】

【発明が解決しようとする課題】温度補償型発振器（Ｔ
ＣＸＯ）は、電源起動直後から温度補償された正しい周
波数の信号を出力しなければならないため、電源起動時
にラッチ回路１５を作動させる必要がある。しかしなが
ら、上述のような従来の不揮発性メモリ回路において
は、電源の立ち上げ時にラッチ回路１５によって出力端
子１４のデータをラッチすると、動作が不安定になって
正しいデータをラッチできないことがあった。そのた
め、電源をＯＮにした後、ＭＯＳトランジスタ１２，１
３もＯＮにしてデータを出力し続けるようにすることも
行われている。

【０００６】しかし、そのようにすると、不揮発性メモ
リ素子１１がＯＮ状態になっている直列回路では電流が
流れ続けることになり、消費電力が増加するという問題
が生じる。この問題は、温度補償型発振器の温度補償用
データを記憶する不揮発性メモリ回路に限らない。この
発明は、このような問題を解決するためになされたもの
であり、不揮発性メモリ回路における不揮発性メモリ素
子の記憶情報を常に正確に読み出すことができ、しかも
無駄な電力を消費しないようにすることを目的とする。

【０００７】

【課題を解決するための手段】この発明による不揮発性
メモリ回路は、上記の目的を達成するため、次のように
構成する。２つの端子間の導通状態を相異なる２状態の
いずれか一方となるように記憶させることが可能な第１
と第２の不揮発性メモリ素子を有し、その第１の不揮発
性メモリ素子の一方の端子を第１の電源線に直接又は間
接的に接続し、第２の不揮発性メモリ素子の一方の端子
を第１の電源線とは異なる電位の第２の電源線に直接又
は間接的に接続する。そして、上記第１の不揮発性メモ
リ素子の他方の端子と第２の不揮発性メモリ素子の他方
の端子とを直接又は間接的に接続し、その第１の不揮発
性メモリ素子の他方の端子と第２の不揮発性メモリ素子
の他方の端子の接続経路にデータ出力端子を設ける。

【０００８】さらに、上記第１の不揮発性メモリ素子と
第２の不揮発性メモリ素子とを、異なる導通状態になる
ように情報を記憶させるための書込み手段を有するのが
望ましい。その上記書込み手段は、上記第１の不揮発性
メモリ素子の上方の端子と前記第２の不揮発性メモリ素
子の上記他方の端子との間に直列に挿入された第１のス
イッチング素子を有し、その第１のスイッチング素子
が、上記各不揮発性メモリ素子の書き込み時には非導通
状態となり、その記憶情報を出力する時には導通状態と
なるスイッチング素子であるとよい。

【０００９】また、上記第１の不揮発性メモリ素子と第
２の不揮発性メモリ素子はそれぞれゲート端子を有し、
上記書込み手段が、その第１の不揮発性メモリ素子のゲ
ート端子及び第２の不揮発性メモリ素子の上記他方の端
子に第１のレベルの書込み信号を供給し、上記第２の不
揮発性メモリ素子のゲート端子及び上記第１の不揮発性
メモリ素子の上記他方の端子に第２のレベルの書込み信
号を供給する手段を有するようにするとよい。

【００１０】さらに、その書込み手段を、上記第１の不
揮発性メモリ素子のゲート端子と第２の不揮発性メモリ
素子の上記他方の端子との間、及び上記第２の不揮発性
メモリ素子のゲート端子と第１の不揮発性メモリ素子の
上記他方の端子との間にそれぞれ配設され、その第１ま
たは第２の不揮発性メモリ素子の書き込み時には導通状
態となり、その記憶情報を出力する時には非導通状態と
なる第２のスイッチング素子の対を有するように構成す
るとよい。

【００１１】また、上記書込み手段は、上記第２の不揮
発性メモリ素子の上記一方の端子と上記第２の電源線と
の間に直列に配設された第３のスイッチング素子を有
し、その第３のスイッチング素子が、上記第２の不揮発
性メモリ素子の書き込み時には非導通状態となり、その
記憶情報を読み出す時には導通状態となるスイッチング
素子であるようにしてもよい。

【００１２】その書込み手段は、さらに上記第２の不揮
発性メモリ素子の上記一方の端子と上記第１の電源線と
の間に直列に配設された第４のスイッチング素子を有
し、その第４のスイッチング素子が、上記第２の不揮発
性メモリ素子の書き込み時には導通状態となり、その記
憶情報を出力する時には非導通状態となるスイッチング
素子であるとよい。上記第１の不揮発性メモリ素子と第
２の不揮発性メモリ素子が、ともに書き換え可能な不揮
発性メモリ素子であるとよく、それがともにＭＯＮＯＳ
型の不揮発性メモリ素子であるとなおよい。

【００１３】

【発明の実施の形態】以下、この発明の好ましい実施の
形態を図面を参照して説明する。図１はこの発明による
不揮発性メモリ回路の第１の実施形態であり、最も基本
的な回路構成を示す。この不揮発性メモリ回路は、第１
の電源線１６と第２の電源線１７との間に、第１の不揮
発性メモリ素子２１と第２の不揮発性メモリ素子２２と
を直列に接続している。第１の電源線１６と第２の電源
線１７は異なる電位の電源線であり、この例では、第１
の電源線１６はグランド電位ＧＮＤであり、第２の電源
線１７は所定の正電圧Ｖccである。

【００１４】第１，第２の不揮発性メモリ素子２１，２
２は、いずれもソース（Ｓ）とドレイン（Ｄ）とゲート
（Ｇ）の３端子を有するＭＯＳトランジスタ型のメモリ
素子であり、ソース（Ｓ）とドレイン（Ｄ）の２つの端
子間の導通状態を相異なる２状態（ＯＦＦ状態とＯＮ状
態）のいずれか一方となるように記憶させることが可能
である。その第１の不揮発性メモリ素子２１の一方の端
子であるソース端子を第１の電源線１６に接続し、第２
の不揮発性メモリ素子２２の一方の端子であるソース端
子を第２の電源線１７に接続している。その第１の不揮
発性メモリ素子２１の他方の端子であるドレイン端子と
第２の不揮発性メモリ素子２２の他方の端子であるドレ
イン端子とを接続し、その接続経路２３にデータ出力端
子２４を設ける。

【００１５】この不揮発性メモリ回路によれば、第１の
不揮発性メモリ素子２１と第２の不揮発性メモリ素子２
２の各ゲート端子への入力端子Ｔ１，Ｔ２への書込み信
号によって、一方をＯＦＦ状態に他方をＯＮ状態にして
情報を記憶させることができる。すなわち、書込み時に
は出力端子２４すなわち第１，第２の不揮発性メモリ素
子２１，２２のドレイン端子を基準電位にして、入力端
子Ｔ１，Ｔ２の一方にはその基準電位より高い電位の書
込み信号を、他方には基準電位より低い電位の書込み信
号をそれぞれ印加する。そして、記憶情報出力時には、
第１の不揮発性メモリ素子２１がＯＮ状態であれば、出
力端子２４のレベルがグランド電位ＧＮＤ（“０”）と
なり、第２の不揮発性メモリ素子２２がＯＮ状態であれ
ば、出力端子２４のレベルが正電位Ｖcc（“１”）にな
る。これを読み取って記憶情報として出力することがで
きる。

【００１６】その記憶状態は電源起動後ずっと継続する
ことができるので、常に正確に読み出すことができ、し
かも、第１の電源線１６と第２の電源線１７の間に直列
に接続されている第１の不揮発性メモリ素子２１と第２
の不揮発性メモリ素子２２の内の一方は必ずＯＦＦ状態
であるから、この回路に電流が流れることはなく、無駄
な電力を全く消費しない。実際には、第１の電源線１６
と第２の電源線１７の間に、このような第１の不揮発性
メモリ素子２１と第２の不揮発性メモリ素子２２との直
列回路が多数設けられており、複数ビットからなる多数
の情報を記憶させることができるが、そのいずれにおい
ても、第１，第２の不揮発性メモリ素子２１，２２の内
の一方はＯＦＦ状態であるから、そこに電流が流れるこ
とはない。

【００１７】図２はこの発明による不揮発性メモリ回路
の第２の実施形態であり、図１の第１の実施形態と異な
るのは、第１の不揮発性メモリ素子２１の他方の端子で
あるドレイン端子と第２の不揮発性メモリ素子２２の他
方の端子であるドレイン端子とを接続する接続経路２３
に直列に第１のスイッチング素子２５を挿入している点
だけである。この第１のスイッチング素子２５はＭＯＳ
トランジスタであり、入力端子Ｔ３からゲートに印加す
る制御信号により、各不揮発性メモリ素子２１，２２の
書き込み時には非導通状態（ＯＦＦ状態）となり、その
記憶情報を出力する時には導通状態（ＯＮ状態）とな
る。

【００１８】第１の不揮発性メモリ素子２１のドレイン
端子と第２の不揮発性メモリ素子２２のドレイン端子と
を、図１の実施形態のように直接接続する代わりに、こ
の図２の実施形態のように、第１のスイッチング素子２
５あるいは他の素子を介して間接的に接続してもよい。
この第１のスイッチング素子２５としては、不揮発性メ
モリ素子と同一チャネルのＭＯＳトランジスタを使用す
るとよい。

【００１９】図３はこの発明による不揮発性メモリ回路
の第３の実施形態であり、図２に示した不揮発性メモリ
回路における第１の不揮発性メモリ素子２１と第２の不
揮発性メモリ素子２２とを、異なる導通状態になるよう
に情報を記憶させるための書込み手段を有する。その書
込み手段は、前記第１の不揮発性メモリ素子２１のゲー
ト端子及び第２の不揮発性メモリ素子２２の前記他方の
端子であるドレイン端子に、入力端子Ｔ１から第１のレ
ベルの書込み信号を供給する信号線Ｌ１，Ｌ２と、第２
の不揮発性メモリ素子２２のゲート端子及び第１の不揮
発性メモリ素子２１の他方の端子であるドレイン端子
に、入力端子Ｔ２から第２のレベルの書込み信号を供給
する信号線Ｌ３，Ｌ４からなる手段を有する。

【００２０】この実施形態によれば、不揮発性メモリ素
子２１，２２の書込み時には第１のスイッチング素子２
５を非導通状態にして、入力端子Ｔ１とＴ２に異なる電
位レベルの書込み信号を印加すると、第１の不揮発性メ
モリ素子２１のドレイン・ゲート間と第２の不揮発性メ
モリ素子２１のドレイン・ゲート間の電位の高低関係を
逆にすることができる。それによって、第１の不揮発性
メモリ素子２１と第２の不揮発性メモリ素子２２の一方
をＯＦＦ状態に、他方をＯＮ状態にして情報を記憶させ
ることができる。入力端子Ｔ１とＴ２に印加する書込み
信号の電位の高低関係を逆転することにより、記憶情報
の“１”／“０”が逆転する。

【００２１】図４はこの発明による不揮発性メモリ回路
の第４の実施形態であり、図３に示した不揮発性メモリ
回路における書込み手段を変更したものである。この実
施形態の書込み手段は、第１の不揮発性メモリ素子２１
のゲート端子と第２の不揮発性メモリ素子２２のドレイ
ン端子との間を接続する信号線Ｌ２に第２のスイッチン
グ素子２６を介挿し、第２の不揮発性メモリ素子２２の
ゲート端子と第１の不揮発性メモリ素子２１のドレイン
端子との間を接続する信号線Ｌ４に第２のスイッチング
素子２７を介挿している。この第２のスイッチング素子
２６，２７は対をなしており、第１，第２の不揮発性メ
モリ素子２１，２２の書き込み時には入力端子Ｔ４から
ゲートにイネーブル信号が印加されることによっていず
れも導通状態となり、その記憶情報を出力する時には入
力端子Ｔ４からゲートにディスイネーブル信号が印加さ
れて、いずれも非導通状態となる。

【００２２】この第２のスイッチング素子２６，２７と
しては、不揮発性メモリ素子と同一チャネルのＭＯＳト
ランジスタを使用するとよい。この実施形態によれば、
第１のスイッチング素子２５を非導通状態にして、入力
端子Ｔ１とＴ２に異なる電位レベルの書込み信号を印加
した状態で、入力端子Ｔ４にイネーブル信号を印加する
と、第１の不揮発性メモリ素子２１と第２の不揮発性メ
モリ素子２２のソース・ドレイン間を同時に相異なる導
通状態（一方をＯＮ状態、他方をＯＦＦ状態）にして、
情報を記憶させることができる。

【００２３】図５はこの発明による不揮発性メモリ回路
の第５の実施形態であり、図４に示した不揮発性メモリ
回路における書込み手段をさらに一部変更したものであ
る。この実施形態の書込み手段は、第２の不揮発性メモ
リ素子２２の前記一方の端子であるソース端子と第２の
電源線１７との間に、直列に配設された第３のスイッチ
ング素子２８を有する。この第３のスイッチング素子２
８は、入力端子Ｔ５からゲート端子に印加される制御信
号によって、第２の不揮発性メモリ素子２２の書き込み
時には非導通状態となり、その記憶情報を出力する時に
は導通状態となる。

【００２４】このようにすれば、書込み時に第２の電源
線１７の電圧の影響を受けずに、第２の不揮発性メモリ
素子２２を所要の導通状態にすることができる。このよ
うに、第２の不揮発性メモリ素子２２のソース端子と第
２の電源線１７とを直接接続せずに、第３のスイッチン
グ素子２８等を介して間接的に接続するようにしてもよ
い。この第３のスイッチング素子２８は、Ｎチャネルま
たはＰチャネルのＭＯＳトランジスタを使用するとよ
い。

【００２５】図６はこの発明による不揮発性メモリ回路
の第６の実施形態であり、図５に示した不揮発性メモリ
回路における書込み手段をさらに一部変更したものであ
る。この実施形態の書込み手段は、第２の不揮発性メモ
リ素子２２のソース端子と第１の電源線１６との間に直
列に配設された第４のスイッチング素子２９を有する。
この第４のスイッチング素子２９は、入力端子Ｔ６から
ゲート端子に印加される制御信号によって、第２の不揮
発性メモリ素子２２の書き込み時には導通状態となり、
その記憶情報を出力する時には非導通状態となる。この
第４のスイッチング素子２９は、ＮチャネルまたはＰチ
ャネルのＭＯＳトランジスタを使用するとよい。

【００２６】この実施形態によれば、書込み時には第３
のスイッチング素子２８を非導通状態にし、第４のスイ
ッチング素子２９を導通状態にして、第２の不揮発性メ
モリ素子のソース端子を第１の電源線１６のグランド電
位にすることによって、第１，第２の不揮発性メモリ素
子２１，２２を確実に所要の導通状態にすることができ
る。なお、この第３のスイッチング素子を第１の不揮発
性メモリ素子２１の一方の端子であるソース端子と第１
の電源線１６との間に直列に配設し、第４のスイッチン
グ素子を第１の不揮発性メモリ素子２１のソース端子と
第２の電源線１７との間に直列に配設するようにしても
よい。この場合、第１の不揮発性メモリ素子２１のソー
ス端子を第３のスイッチング素子を介して間接的に第１
の電源線１６に接続することになる。

【００２７】書込み手段は、これらの実施形態に示した
回路に限るものではなく、種々の回路を採用することが
できる。第１，第２の不揮発性メモリ素子２１，２２
は、上述の各実施例に示したようなＭＯＳトランジスタ
型の書き換え可能な不揮発性メモリ素子であるのが望ま
しいが、いずれも書き換え不能なヒューズメモリ等のワ
ンタイムメモリであってもよい。

【００２８】また、上述の各実施形態では、第１の不揮
発性メモリ素子２１と第２の不揮発性メモリ素子２２と
して、ドレインとゲートとの間の電位差のみで書込みを
行なうタイプのフローティングケート型メモリを想定し
ているが、第１，第２の不揮発性メモリ素子はいずれ
も、ソースとドレインとが対称形であるＭＯＮＯＳ型の
不揮発性メモリ素子であってもよい。ＭＯＮＯＳ型の不
揮発性メモリ素子は書込み電位が低いので、書込み回路
等の周辺回路を作りやすい利点がある。この発明による
不揮発性メモリ回路は、電源起動直後からその記憶情報
を確実に読み出せ、しかも殆ども電力を消費しないの
で、温度補償型発振器の補償データ記憶回路として好適
であるが、それに限るものではなく、種々の情報の記憶
回路として使用できる。

【００２９】

【発明の効果】以上説明してきたように、この発明によ
る不揮発性メモリ回路は、電位が異なる２つの電源線の
間に第１の不揮発性メモリと第２の不揮発性メモリとを
直列に接続して配設し、その第１のメモリ素子と第２の
メモリ素子とを、異なる導通状態になるように情報を記
憶させることにより、その記憶情報を電源起動直後から
常に正確に読み出すことができ、しかもその記憶情報の
出力状態では各不揮発性メモリ素子に電流が流れないの
で、無駄な電力を消費することがない。

【図面の簡単な説明】

【図１】この発明による不揮発性メモリ回路の第１の実
施形態を示す回路図である。

【図２】この発明による不揮発性メモリ回路の第２の実
施形態を示す回路図である。

【図３】この発明による不揮発性メモリ回路の第３の実
施形態を示す回路図である。

【図４】この発明による不揮発性メモリ回路の第４の実
施形態を示す回路図である。

【図５】この発明による不揮発性メモリ回路の第５の実
施形態を示す回路図である。

【図６】この発明による不揮発性メモリ回路の第６の実
施形態を示す回路図である。

【図７】従来の不揮発性メモリ回路を使用した温度補償
型発振器のブロック回路図である。

【符号の説明】

１６：第１の電源線 １７：第２の電源線 ２１：第１の不揮発性メモリ素子 ２２：第２の不揮発性メモリ素子 ２４：出力端子 ２５：第１のスイッチング素子 ２６，２７：第２のスイッチング素子 ２８：第３のスイッチング素子 ２９：第４のスイッチング素子 Ｔ１〜Ｔ６：入力端子 Ｌ１〜Ｌ４：信号線

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ２つの端子間の導通状態を相異なる２状
   態のいずれか一方となるように記憶させることが可能な
   第１と第２の不揮発性メモリ素子を有し、 その第１の不揮発性メモリ素子の一方の端子を第１の電
   源線に直接又は間接的に接続し、 前記第２の不揮発性メモリ素子の一方の端子を前記第１
   の電源線とは異なる電位の第２の電源線に直接又は間接
   的に接続し、 前記第１の不揮発性メモリ素子の他方の端子と前記第２
   の不揮発性メモリ素子の他方の端子とを直接又は間接的
   に接続し、 該第１の不揮発性メモリ素子の他方の端子と該第２の不
   揮発性メモリ素子の他方の端子の接続経路にデータ出力
   端子を設けたことを特徴とする不揮発性メモリ回路。
2. 【請求項２】 前記第１の不揮発性メモリ素子と前記第
   ２の不揮発性メモリ素子とを、異なる導通状態になるよ
   うに情報を記憶させるための書込み手段を有することを
   特徴とする請求項１に記載の不揮発性メモリ回路。
3. 【請求項３】 前記書込み手段は、前記第１の不揮発性
   メモリ素子の前記他方の端子と前記第２の不揮発性メモ
   リ素子の前記他方の端子との間に直列に挿入された第１
   のスイッチング素子を有し、 該第１のスイッチング素子は、前記各不揮発性メモリ素
   子の書き込み時には非導通状態となり、その記憶情報を
   出力する時には導通状態となるスイッチング素子である
   ことを特徴とする請求項２に記載の不揮発性メモリ回
   路。
4. 【請求項４】 前記第１の不揮発性メモリ素子と前記第
   ２の不揮発性メモリ素子はそれぞれゲート端子を有し、 前記書込み手段は、前記第１の不揮発性メモリ素子のゲ
   ート端子及び前記第２の不揮発性メモリ素子の前記他方
   の端子に第１のレベルの書込み信号を供給し、前記第２
   の不揮発性メモリ素子のゲート端子及び前記第１の不揮
   発性メモリ素子の前記他方の端子に第２のレベルの書込
   み信号を供給する手段を有することを特徴とする請求項
   ３に記載の不揮発性メモリ回路。
5. 【請求項５】 前記書込み手段は、前記第１の不揮発性
   メモリ素子のゲート端子と前記第２の不揮発性メモリ素
   子の前記他方の端子との間、及び前記第２の不揮発性メ
   モリ素子のゲート端子と前記第１の不揮発性メモリ素子
   の前記他方の端子との間にそれぞれ配設され、該第１ま
   たは第２の不揮発性メモリ素子の書き込み時には導通状
   態となり、その記憶情報を出力する時には非導通状態と
   なる第２のスイッチング素子の対を有することを特徴と
   する請求項４に記載の不揮発性メモリ回路。
6. 【請求項６】 前記書込み手段は、前記第２の不揮発性
   メモリ素子の前記一方の端子と前記第２の電源線との間
   に直列に配設された第３のスイッチング素子を有し、 該第３のスイッチング素子は、前記第２の不揮発性メモ
   リ素子の書き込み時には非導通状態となり、その記憶情
   報を出力する時には導通状態となるスイッチング素子で
   あることを特徴とする請求項１乃至請求項５のいずれか
   １に記載の不揮発性メモリ回路。
7. 【請求項７】 前記書込み手段は、前記第２の不揮発性
   メモリ素子の前記一方の端子と前記第１の電源線との間
   に直列に配設された第４のスイッチング素子を有し、 該第４のスイッチング素子は、前記第２の不揮発性メモ
   リ素子の書き込み時には導通状態となり、その記憶情報
   を出力する時には非導通状態となるスイッチング素子で
   あることを特徴とする請求項６に記載の不揮発性メモリ
   回路。
8. 【請求項８】 前記第１の不揮発性メモリ素子と前記第
   ２の不揮発性メモリ素子が、ともに書き換え可能な不揮
   発性メモリ素子であることを特徴とする請求項１乃至７
   のいずれか一項に記載の不揮発性メモリ回路。
9. 【請求項９】 前記第１の不揮発性メモリ素子と前記第
   ２の不揮発性メモリ素子が、ともにＭＯＮＯＳ型の不揮
   発性メモリ素子であることを特徴とする請求項８に記載
   の不揮発性メモリ回路。