以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図1は、本実施例の送信装置100及び受信装置200の構成を含むブロック図である。送信装置100は、近距離の無線通信を用いてID(Identification)情報を送信するRFID(Radio Frequency Identification)の送信装置であり、ID情報を含む情報データを受信装置200に向けて送信する。
送信装置100は、半導体通信装置としてのIC(Integrated Circuit)タグから構成されている。送信装置100は、制御部11、記憶部12、クロック生成部13、通信部14及び容量センサ回路15を含む。
制御部11は、例えばマイクロプロセッサから構成される処理制御部である。制御部11は、例えば記憶部12から制御プログラムを読み出して実行することにより、送信装置100の各部の制御を行うことができる。
記憶部12は、例えばフラッシュメモリ等の不揮発性メモリから構成されている。また記憶部12は、送信装置100の制御プログラムを記憶し、送信装置100を識別するためのID情報を記憶することができる。
クロック生成部13は、発振回路等から構成され、送信装置100の各部の動作に用いるクロック信号を生成する。例えば、クロック生成部13は、クロック信号CLKINを生成して容量センサ回路15に供給する。
通信部14は、アンテナ(図示せず)を含み、例えばRFID規格に準拠した無線通信によりデータを送信する。通信部14は、記憶部12から読み出した送信装置100のID情報及び容量センサ回路15によるセンサ結果を示す2値のデータによって無線用の搬送波信号を変調し、ID情報及びセンサ結果を表す無線送信波を受信装置200に向けて送信する。
容量センサ回路15は、温度変化に応じて静電容量が変化するコンデンサを含み、当該コンデンサの静電容量の変化を検出して検出結果を出力する回路である。
図2は、容量センサ回路15の構成を示すブロック図である。容量センサ回路15は、半導体集積回路の内部に設けられた内部回路15Aと、半導体集積回路の外部の基板上に設けられた外部回路15Bと、から構成されている。内部回路15Aは、アンプ回路30及びコンデンサCAP1から構成されている。外部回路15Bは、コンデンサCAP0及び吸収部ASから構成されている。
コンデンサCAP0は、一端がノードn0(第1のノード)を介してアンプ回路30に接続されるとともに、他端が接地されている。コンデンサCAP0の両電極の間の領域(以下、電極間と称する)には、比誘電率が1.0よりも十分に高い誘電体DE(例えば、比誘電率2.0以上)が設けられている。誘電体DEは、例えば蝋から構成されており、所定の融点に達すると状態変化を起こし、固体から液体に変化する。
吸収部ASは、液体を吸収する紙等の材料から構成されている。誘電体DEは、融解して固体から液体に変化すると、吸収部ASに吸収される。これにより、コンデンサCAP0の電極間は空気で満たされる。空気の比誘電率は約1.0であり、誘電体DEの比誘電率よりも低い。従って、誘電体DEが固体から液体に変化することにより、コンデンサCAP0の静電容量(すなわち、容量値)が減少する。以下の説明では、コンデンサCAP0の電極間が誘電体DEの固体で満たされている状態の静電容量を第1容量、コンデンサCAP0の電極間が空気で満たされている状態の静電容量を第2容量と称する。
本実施例においてコンデンサCAP0の電極間に設けられる誘電体DEは、いったん固体から液体に変化すると、吸収部ASに吸収されるため、再び固体に変化したとしても、コンデンサCAP0の電極間には戻らない。すなわち、コンデンサCAP0は、電極間が誘電体DEで満たされた状態から空気で満たされた状態へといったん変化すると、元には戻らないように構成されている。従って、コンデンサCAP0の静電容量の変化(すなわち、物質の誘電体DE(固体)の融解による電極間の誘電率の変化)は不可逆的である。
このように、コンデンサCAP0は、環境の変化(例えば、本実施例では温度変化)に応じて静電容量が第1容量(電極間が誘電体DEの固体で満たされている状態の静電容量)から第2容量(電極間が空気で満たされている状態の静電容量)に不可逆的に変化する容量変動コンデンサである。
コンデンサCAP1は、一端がノードn1(第2のノード)を介してアンプ回路30に接続されるとともに、他端がコンデンサCAP0の他端とともに接地されている。コンデンサCAP1は、静電容量が固定値を有する固定コンデンサである。コンデンサCAP1の静電容量は、第1容量と第2容量との間の容量値(例えば、中間の容量値)である第3容量に設定されている。コンデンサCAP1の静電容量は、コンデンサCAP0の静電容量が変化したか否かを判定するための基準容量値としての性質を有する。
なお、コンデンサCAP0の周辺温度が誘電体DEの融点付近の所定温度となり、電極間を満たす固体状の誘電体DEがある程度(例えば、半分程度)融解した場合、誘電体DEの一部が吸収部ASに吸収され、コンデンサCAP0の静電容量が、コンデンサCAP1の静電容量である第3容量とほぼ同じ容量値となる場合がある。すなわち、誘電体DEが固体状態から液体状態に変化するまでの過渡的な期間において、コンデンサCAP0及びコンデンサCAP1は、一時的にほぼ同じ静電容量を有する状態となる。
アンプ回路30は、第1のノードであるノードn0を介してコンデンサCAP0に接続されるとともに、第2のノードであるノードn1を介してコンデンサCAP1に接続されている。アンプ回路30は、ノードn0を介してコンデンサCAP0の一端に接続されるCIN0端子と、ノードn1を介してコンデンサCAP1の一端に接続されるCIN1端子と、を有する。また、アンプ回路30は、クロック信号CLKINの入力を受ける入力端子IN、及びセンサ結果を示す検出信号COUTを出力する出力端子QNを有する。
アンプ回路30は、CIN0端子及びノードn0を介してコンデンサCAP0を充放電する。また、アンプ回路30は、CIN1端子及びノードn1を介してコンデンサCAP1を充放電する。アンプ回路30は、コンデンサCAP0及びCAP1の充放電のタイミングに基づいて、コンデンサCAP0の電極間の誘電体DEが融解しているか否かを示す検出信号COUTを出力する。すなわち、アンプ回路30は、クロック信号CLKINの供給に応じてコンデンサCAP0及びコンデンサCAP1を充電し、ノードn0の電位及びノードn1の電位に基づいて、コンデンサCAP0の静電容量が第1容量又は第2容量のいずれであるかを判定する判定部である。
図3は、アンプ回路30の構成を示す回路図である。アンプ回路30は、複数の論理ゲート、複数のトランジスタ、及びラッチ回路から構成されている。アンプ回路30は、制御部31、バイアス信号生成部32、第1の電流供給部33、第2の電流供給部34、差動アンプ部35、排他的論理ゲート回路36、インバータ部37及びデータラッチ部38を有する。
制御部31は、NAND0、NAND1、NAND2及びインバータINV0から構成されている。
NAND0、NAND1及びNAND2は、否定論理積を出力する2入力のNANDゲート回路である。NAND0の入力端の一方は、アンプ回路30の入力端子INに接続されており、クロック信号CLKINの入力を受ける。
NAND1及びNAND2は、フリップフロップ回路を構成している。NAND1の入力端の一方は、アンプ回路30の入力端子INに接続されている。NAND1の出力端は、NAND0の入力端の他方に接続されている。NAND2の入力端の一方は、ノードn9を介して、NAND1の出力端とともにNAND0の入力端の他方に接続されている。NAND2の出力端子は、ノードn10を介してNAND1の入力端の他方に接続されている。
インバータINV0は、入力端がノードn2を介してNAND0の出力端子に接続されている。インバータINV0は、入力端に入力されたNAND0の出力信号を反転して、出力端から出力する。
バイアス信号生成部32は、インバータINV0の出力信号に基づいて差動アンプ部35に供給するバイアス信号を生成する信号生成部である。バイアス信号生成部32は、生成したバイアス信号を差動アンプ部35に供給する。かかるバイアス信号の供給により、差動アンプ部35の動作電流が制御される。バイアス信号生成部32は、トランジスタPM6、トランジスタNM9及びトランジスタNM10を含む。
トランジスタPM6は、第1導電型のトランジスタであるPチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)から構成されている。トランジスタPM6は、ソースが電源に接続され、ゲートが接地され、ドレインがノードn3に接続されている。
トランジスタNM9及びNM10は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM9は、ゲートがインバータINV0の出力端に接続され、ドレインがノードn3に接続されている。トランジスタNM10は、ソースが接地され、ゲートがノードn3に接続されている。トランジスタNM9のソース及びトランジスタNM10のドレインは、互いに接続されている。
第1の電流供給部33は、CIN0端子を介してノードn0に電流を供給することにより、コンデンサCAP0の充放電を制御する充電制御部である。第1の電流供給部33は、トランジスタPM2及びトランジスタNM2を含む。
トランジスタPM2は、第1導電型のトランジスタであるPチャネル型MOSFETから構成されている。トランジスタPM2は、ソースが電源に接続され、ゲートがノードn2に接続されている。
トランジスタNM2は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM2は、ソースが接地され、ゲートがノードn2に接続されている。トランジスタPM2のドレイン及びトランジスタNM2のドレインは、CIN0端子を介して、コンデンサCAP0の一端に接続されている。
第2の電流供給部34は、CIN1端子を介してノードn1に電流を供給することにより、コンデンサCAP1の充放電を制御する充電制御部である。第2の電流供給部34は、トランジスタPM3及びトランジスタNM3を含む。
トランジスタPM3は、第1導電型のトランジスタであるPチャネル型MOSFETから構成されている。トランジスタPM3は、ソースが電源に接続され、ゲートがノードn2に接続されている。
トランジスタNM3は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM3は、ソースが接地され、ゲートがノードn2に接続されている。トランジスタPM3のドレイン及びトランジスタNM3のドレインは、CIN1端子を介して、コンデンサCAP1の一端に接続されている。
差動アンプ部35は、コンデンサCAP0及びCAP1の充電電位の電位差を増幅して出力する差動増幅回路である。差動アンプ部35は、トランジスタPM0、PM1、NM0、NM1及びNM8を含む。
トランジスタPM0及びPM1は、第1導電型のトランジスタであるPチャネル型MOSFETから構成されている。トランジスタPM0及びPM1は、各々のソースが電源に接続され、ゲート同士が互いに接続されるとともに共通して接地されている。
トランジスタNM0及びNM1は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM0のドレインは、トランジスタPM0のドレインと接続されている。トランジスタNM0のゲートは、トランジスタPM2のドレイン及びトランジスタNM2のドレインに接続されるとともに、CIN0端子を介してコンデンサCAP0の一端に接続されている。
トランジスタNM1のドレインは、トランジスタPM1のドレインと接続されている。トランジスタNM1のゲートは、トランジスタPM3のドレイン及びトランジスタNM3のドレインに接続されるとともに、CIN1端子を介してコンデンサCAP1の一端に接続されている。
トランジスタNM8は、ソースが接地され、ドレインがトランジスタNM0及びNM1のソースに接続されている。トランジスタNM8のゲートはノードn3に接続され、ノードn3を介してトランジスタNM10のゲート、トランジスタPM6のドレイン及びトランジスタNM9のドレインに接続されている。トランジスタNM8は、定電流源回路としての機能を有する。定電流源回路としてのトランジスタNM8が送出する定電流(テイル電流)は、バイアス信号生成部32からのバイアス信号(すなわち、ノードn3の電位)によって制御される。
排他的論理ゲート回路36は、ノードn6及びn7上の信号を入力としてその排他的論理和をノードn8に出力する論理ゲート回路である。排他的論理ゲート回路36は、NOR0、NOR1、NOR2、NAND3、インバータINV1、インバータINV2及びインバータINV3を含む。
インバータINV1は、入力端がノードn7に接続されている。インバータINV1は、入力端に入力されたノードn7上の信号を反転して、出力端から出力する。インバータINV2は、入力端がノードn6に接続されている。インバータINV2は、入力端に入力されたノードn6上の信号を反転して、出力端から出力する。
NOR1及びNOR2は、否定論理和を出力する2入力のNORゲート回路である。NOR1の入力端の一方は、インバータINV2の入力端と共通してノードn6に接続されている。NOR1の入力端の他方は、インバータINV1の出力端に接続されている。NOR1は、ノードn6上の信号とインバータINV1の出力端から出力された信号との否定論理和の信号を出力端から出力する。
NOR2の入力端の一方は、インバータINV1の入力端と共通してノードn7に接続されている。NOR2の入力端の他方は、インバータINV2の出力端に接続されている。NOR2は、ノードn7上の信号とインバータINV2の出力端から出力された信号との否定論理和の信号を出力端から出力する。
NAND3は、否定論理積を出力する2入力のNANDゲート回路である。NAND3の入力端の一方は、NOR1の入力端の一方及びインバータINV2の入力端と共通してノードn6に接続されている。NAND3の入力端の他方は、インバータINV1の入力端及びNOR2の入力端の他方と共通してノードn7に接続されている。NAND3は、ノードn6上の信号及びノードn7上の信号の否定論理積の信号を出力端から出力する。
インバータINV3は、入力端がNAND3の出力端に接続され、出力端がノードn11に接続されている。インバータINV3は、入力端に入力されたNAND3の出力信号を反転して、出力端から出力する。
NOR0は、否定論理和を出力する3入力のNORゲート回路である。NOR0の第1入力端は、NOR1の出力端に接続されている。NOR0の第2入力端は、NOR2の出力端に接続されている。NOR0の第3入力端は、ノードn11を介してインバータINV3の出力端に接続されている。NOR0の出力端は、ノードn8を介して制御部31のNAND2の入力端の他方に接続されている。NOR0は、NOR1の出力信号とNOR2の出力信号とノードn11上の信号との否定論理和を出力端から出力する。
インバータ部37は、差動アンプ部35からの出力信号を反転して出力する回路部である。インバータ37は、トランジスタPM4、PM5、NM4、NM5、NM6及びNM7を含む。
トランジスタPM4は、第1導電型のトランジスタであるPチャネル型MOSFETから構成されている。トランジスタPM4は、ソースが電源に接続され、ゲートがノードn4に接続されている。
トランジスタNM4は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM4は、ゲートが電源に接続され、ドレインがトランジスタPM4のドレインと共通してノードn6に接続されている。
トランジスタNM5は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM5は、ソースが接地され、ドレインがノードNM4のソースに接続され、ゲートがノードn4に接続されている。
トランジスタPM5は、第1導電型のトランジスタであるPチャネル型MOSFETから構成されている。トランジスタPM5は、ソースが電源に接続され、ゲートがノードn5に接続されている。
トランジスタNM6は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM6は、ゲートが電源に接続され、ドレインがトランジスタPM5のドレインと共通してノードn7に接続されている。
トランジスタNM7は、第2導電型のトランジスタであるNチャネル型MOSFETから構成されている。トランジスタNM7は、ソースが接地され、ドレインがノードNM6のソースに接続され、ゲートがノードn5に接続されている。
なお、トランジスタPM0及びPM1は、同じディメンション(ゲート長、ゲート幅等)で形成されている。同様に、トランジスタPM2とPM3、PM4とPM5、NM0とNM1、NM2とNM3、NM4とNM6、及びNM5とNM7は、それぞれ同じディメンションで形成されている。
データラッチ部38は、ラッチ回路LTから構成されている。ラッチ回路LTは、クロック端子CLK、信号入力端子Q、及び出力端子QNを有する。ラッチ回路LTは、クロック端子CLKに入力されるクロック信号がLレベル(すなわち、接地電位レベル)のとき、信号入力端子Qに入力されたデータを取り込む。また、ラッチ回路LTは、クロック端子CLKに入力されるクロック信号がLレベルからHレベル(すなわち、電源電位レベル)に遷移したとき、クロック信号がLレベルのときに取り込んだデータの反転信号を出力端子QNから出力する。そして、ラッチ回路LTは、クロック端子CLKに入力されるクロック信号が再度LレベルからHレベルに遷移するまで、同じ出力データを出力し続ける(すなわち、出力データが保持される)。このように、ラッチ回路LTは、差動アンプ部35により増幅された電位差に基づいて、コンデンサCAP0の静電容量が第1容量から第2容量に変化したか否かを示す2値の判定信号を出力及び保持する出力部である。
再び図1を参照すると、受信装置200は、制御部21、通信部22及び記憶部23を含む。
制御部21は、例えばマイクロプロセッサから構成される処理制御部である。制御部21は、例えば記憶部23から制御プログラムを読み出して実行することにより、受信装置200の各部の制御を行うことができる。
通信部22は、アンテナ(図示せず)を含み、例えばRFID規格に準拠した無線通信によりデータを受信する。通信部22は、送信装置100から受信した信号(無線送信波)を復調し、送信装置100のID情報及び送信装置100におけるセンサ結果の情報を得る。
記憶部23は、例えばフラッシュメモリ等の不揮発性メモリから構成されている。記憶部23は、例えば受信装置200の制御プログラムを記憶し、通信部22が受信した信号から抽出された各種データを記憶することができる。例えば、記憶部23は、送信装置100のID情報及び送信装置100におけるセンサ結果の情報を記憶する。
次に、図2及び図3の回路図と、図4のタイムチャートとを参照して、本実施例の容量センサ回路15の動作について説明する。以下の説明では、図2のコンデンサCAP0の電極間の誘電体DEが融解していない期間(すなわち、周囲の温度が未だ誘電体DEの融点に達していない期間)を期間T1とする。また、誘電体DEがある程度(例えば、半分程度)融解し、コンデンサCAP0の静電容量とCAP1の静電容量とがほぼ同じ容量値を有する状態となっている期間を期間T2とする。また、誘電体DEがすべて融解した後の期間(すなわち、誘電体DEの融解が進んで、吸収部ASに吸収された後の期間)を期間T3とする。
なお、ここで「誘電体DEが融解していない」とは、全く融解していない場合だけでなく、わずかに融解していてもコンデンサCAP0の静電容量がまだ第1容量に近く、コンデンサCAP1の静電容量である第3容量に近い状態にまでは至っていない場合を含む。また、「誘電体DEがすべて融解した」とは、誘電体DEが完全に融解した場合だけでなく、融解しきっていない部分がわずかに残っていたとしてもコンデンサCAP0の静電容量が第2容量に近い容量値となる程度に誘電体DEの融解が進んだ場合を含む。
まず、期間T1(すなわち、誘電体DEが融解していない状態)における容量センサ回路15の動作について説明する。
[第1の初期状態IS1]
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベル、ノードn11の電位はLレベルとなる。図4では、この状態の期間を第1の初期状態IS1として示している。
第1の初期状態IS1では、ノードn2の電位がHレベルであるため、ラッチ回路LTの出力端子QNから出力される検出信号COUTの値は、前のデータ値が保持されることになる。すなわち、コンデンサCAP0の電極間の誘電体DEが融解前の状態であるため、Lレベルの検出信号COUTが出力される。
[第1の充電期間CP1]
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxのレベルのバイアス信号が供給される。
また、ノードn2の電位がLレベルであるため、トランジスタNM2及びトランジスタNM3はいずれもOFF状態となり、トランジスタPM2及びPM3はいずれもON状態となる。これにより、CIN0端子及びCIN1端子を介して、コンデンサCAP0及びCAP1がそれぞれ充電される。
期間T1では誘電体DEが融解していないため、コンデンサCAP0の容量値は第1容量であり、コンデンサCAP1の容量値である第3容量よりも大きい。従って、コンデンサCAP0よりもコンデンサCAP1の方が早く充電され、ノードn0よりもノードn1の方が先に電位が上昇する。
ノードn1の電位はトランジスタNM1のゲートに印加され、差動アンプ部35の動作により、ノードn5の電位が低下する。一方、ノードn0はノードn1よりも電位が遅れて上昇するため、差動アンプ部35の機能により、ノードn4の電位はほとんど低下しない。図4では、かかる状態の期間を第1の充電期間CP1として示している。
[第1の充電検出期間CDP1]
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなり、Hレベルの入力信号が信号入力端子Qからラッチ回路LTに取り込まれる。また、ノードn6の電位がLレベルであるため、ノードn7の電位がHレベルとなっても、ノードn11の電位はLレベルのまま維持される。図4では、かかる状態の期間を第1の充電検出期間CDP1として示している。
第1の充電検出期間CDP1では、ノードn8、n10、及びn9の電位が時間差で順次変化する。具体的には、ノードn7の電位がHレベルとなることにより、ノードn8の電位はLレベルとなる。ノードn8の電位の変化に応じて、ノードn10の電位はHレベルとなる。ノードn10の電位の変化に応じて、ノードn9の電位はLレベルとなる。
[第1の放電期間DP1]
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルへと変化する。これにより、ラッチ回路LTのクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はHレベルであるため、信号入力端子QにはHレベルの信号が取り込まれている。従って、ラッチ回路LTは、Lレベルの反転信号QNを出力信号COUTとして、出力端子QNから出力する。
また、ノードn2の電位がHレベルになることで、ノードn2の電位を反転したLレベルの反転信号が、トランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32はOFF状態(すなわち、動作しない状態)となり、ノードn3の電位はHレベルとなる。これにより、トランジスタNM8のゲートにはHレベルのバイアス信号が供給され、定電流源としてのトランジスタNM8はオン状態となる。また、トランジスタNM2及びNM3がON状態となり、トランジスタPM2及びPM3がOFF状態となるため、CIN0端子及びCIN1端子を介してコンデンサCAP0及びCAP1が放電される。図4では、かかる状態の期間を第1の放電期間DP1として示している。
[第1の放電検出期間DDP1]
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図4では、かかる状態の期間を第1の放電検出期間DDP1として示している。
次に、期間T2(すなわち、誘電体DEがある程度融解して吸収部ASに一部が吸収され、コンデンサCAP0の静電容量とCAP1の静電容量とがほぼ同じ容量値になった状態)における容量センサ回路15の動作について説明する。
[第2の初期状態IS2]
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図4では、この状態の期間を第2の初期状態IS2として示している。
第2の初期状態IS2では、ノードn2の電位がHレベルであるため、ラッチ回路LTの出力端子QNから出力される検出信号COUTとして、前のデータ値であるLレベルが保持されることになる。
[第2の充電期間CP2]
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
また、ノードn2の電位がLレベルであるため、トランジスタNM2及びトランジスタNM3はいずれもOFF状態となり、トランジスタPM2及びPM3はいずれもON状態となる。これにより、CIN0端子及びCIN1端子を介して、コンデンサCAP0及びCAP1がそれぞれ充電される。
期間T2では誘電体DEがある程度融解しており、コンデンサCAP0とコンデンサCAP1とがほぼ同じ容量値(すなわち、第3容量)を有する。このため、コンデンサCAP0及びコンデンサCAP1はほぼ同じスピードで充電され、ノードn0及びノードn1は同程度の上昇率(すなわち、上昇度の差異が所定未満の状態)で電位が上昇する。
ノードn0の電位はトランジスタNM0のゲートに印加され、差動アンプ部35の動作により、ノードn4の電位が低下する。一方、ノードn1の電位はトランジスタNM1のゲートに印加され、差動アンプの動作により、ノードn5の電位が低下する。ノードn0及びノードn1の電位の上昇率がほぼ同じであるため、ノードn4及びノードn5もほぼ同じ低下率(すなわち、低下度の差異が所定未満の状態)で電位が低下する。図4では、かかる状態の期間を第2の充電期間CP2として示している。
[第2の充電検出期間CDP2]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなる。ノードn4及びノードn5の電位の低下率がほぼ同じであるため、ノードn6及びノードn7の電位はほぼ同時にHレベルとなる。
ノードn6及びn7の電位がHレベルとなることにより、ノードn11の電位はHレベルとなる。また、ノードn8、n10、及びn9の電位が時間差で順次変化する。具体的には、ノードn6及びn7の電位がHレベルとなり、さらにノードn11の電位がHレベルとなることにより、ノードn8の電位はLレベルとなる。ノードn8の電位の変化に応じて、ノードn10の電位はHレベルとなる。ノードn10の電位の変化に応じて、ノードn9の電位はLレベルとなる。図4では、かかる状態の期間を第2の充電検出期間CDP2として示している。
[第2の放電期間DP2]
クロック信号CLKINがHレベルであり、ノードn9の電位がLレベルとなるため、これらの否定論理積であるノードn2はHレベルとなる。このとき、ノードn7がHレベルであるため、Hレベルの入力信号がラッチ回路LTの信号入力端子Qに取り込まれている。従って、ラッチ回路LTは、これを反転したLレベルの反転信号QNを出力信号COUTとして、出力端子QNから出力する。
また、ノードn2の電位がHレベルになることで、ノードn2の電位を反転したLレベルの反転信号が、トランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32はOFF状態(すなわち、動作しない状態)となり、ノードn3の電位はHレベルとなる。これにより、トランジスタNM8のゲートにはHレベルのバイアス信号が供給され、定電流源としてのトランジスタNM8はオン状態となる。また、トランジスタNM2及びNM3がON状態となり、トランジスタPM2及びPM3がOFF状態となるため、CIN0端子及びCIN1端子を介してコンデンサCAP0及びCAP1が放電される。図4では、かかる状態の期間を第2の放電期間DP2として示している。
[第2の放電検出期間DDP2]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなる。これにより、ノードn11の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図4では、かかる状態の期間を第2の放電検出期間DDP2として示している。
次に、期間T3(すなわち、誘電体DEがすべて融解して吸収部ASに吸収された状態)における容量センサ回路15の動作について説明する。
[第3の初期状態IS3]
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図4では、この状態の期間を第3の初期状態IS3として示している。
第3の初期状態IS3では、ノードn2の電位がHレベルであるため、ラッチ回路LTの出力端子QNから出力される検出信号COUTとして、前のデータ値であるLレベルが保持されることになる。
[第3の充電期間CP3]
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
また、ノードn2の電位がLレベルであるため、トランジスタNM2及びトランジスタNM3はいずれもOFF状態となり、トランジスタPM2及びPM3はいずれもON状態となる。これにより、CIN0端子及びCIN1端子を介して、コンデンサCAP0及びCAP1がそれぞれ充電される。
期間T3では誘電体DEが融解しているため、コンデンサCAP0の容量値は第2容量であり、コンデンサCAP1の容量値である第3容量よりも小さい。従って、コンデンサCAP1よりもコンデンサCAP0の方が早く充電され、ノードn1よりもノードn0の方が先に電位が上昇する。
ノードn0の電位はトランジスタNM0のゲートに印加され、差動アンプ部35の動作により、ノードn4の電位が低下する。一方、ノードn1はノードn0よりも電位が遅れて上昇するため、差動アンプ部35の機能により、ノードn5の電位はほとんど低下しない。図4では、かかる状態の期間を第3の充電期間CP3として示している。
[第3の充電検出期間CDP3]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。一方、ノードn5の電位が低下しないため、ノードn7はLレベルに維持され、Lレベルの入力信号が信号入力端子Qからラッチ回路LTに取り込まれる。また、ノードn7の電位がLレベルであるため、ノードn6の電位がHレベルに変化しても、ノードn11の電位はLレベルに維持される。図4では、かかる状態の期間を第3の充電検出期間CDP3として示している。
第3の充電検出期間CDP3では、ノードn8、n10、及びn9の電位が時間差で順次変化する。具体的には、ノードn6の電位がHレベルとなることにより、ノードn8の電位はLレベルとなる。ノードn8の電位の変化に応じて、ノードn10の電位はHレベルとなる。ノードn10の電位の変化に応じて、ノードn9の電位はLレベルとなる。
[第3の放電期間DP3]
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルとなる。これにより、ラッチ回路LTのクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はLレベルであるため、信号入力端子QにはLレベルの信号が取り込まれている。従って、ラッチ回路LTは、Hレベルの反転信号QNを出力信号COUTとして、出力端子QNから出力する。
また、ノードn2の電位がHレベルになることで、ノードn2の電位を反転したLレベルの反転信号が、トランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32はOFF状態(すなわち、動作しない状態)となり、ノードn3の電位はHレベルとなる。これにより、トランジスタNM8のゲートにはHレベルのバイアス信号が供給され、定電流源としてのトランジスタNM8はオン状態となる。また、トランジスタNM2及びNM3がON状態となり、トランジスタPM2及びPM3がOFF状態となるため、CIN0端子及びCIN1端子を介してコンデンサCAP0及びCAP1が放電される。図4では、かかる状態の期間を第3の放電期間DP3として示している。
[第3の放電検出期間DDP3]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図4では、かかる状態の期間を第3の放電検出期間DDP3として示している。
以上のように、本実施例の容量センサ回路15は、コンデンサCAP0の電極間の誘電体DEが融解していない場合には、Lレベルの検出信号COUTを出力する。また、容量センサ回路15は、誘電体DEがある程度融解して、コンデンサCAP0とCAP1とがほぼ等しい容量値となった場合には、誘電体DEが融解していない場合と同じLレベルの検出信号COUTを出力する。そして、容量センサ回路15は、誘電体DEがすべて融解した場合、すなわち融解が進んでコンデンサCAP0の容量値がコンデンサCAP1の容量値を完全に下回った場合には、Hレベルの検出信号COUTを出力する。これにより、容量センサ回路15の周辺の温度が誘電体DEの融点に達したか否かが判定される。
本実施例の容量センサ回路15によれば、送信装置100は誘電体DEが融解しているか否かを示す2値の信号(“H”か“L”か)を受信装置200に送信することができる。これにより、受信側の装置では、例えばコンデンサのインピーダンスに基づいて誘電体が融解したかどうかを判定するための構成(インピーダンスの閾値情報を格納するメモリや測定されたインピーダンスと閾値とを比較して融解の有無を判定する融解判定部等)が不要である。従って、受信側の装置においてメモリから閾値情報を読み出す際の消費電流や融解判定部の動作電流を削減することが可能となる。
また、本実施例の容量センサ回路15によれば、第1の充電期間CP1、第1の充電検出期間CDP1、第2の充電期間CP2、第2の充電検出期間CDP2、第3の充電期間CP3、及び第3の充電検出期間CDP3のみノードn0及びn1の電位が上昇し、他の期間では電位が低下するか又は一定の電位に維持される。すなわち、第1の充電期間CP1、第1の充電検出期間CDP1、第2の充電期間CP2、第2の充電検出期間CDP2、第3の充電期間CP3、及び第3の充電検出期間CDP3でのみ電流が消費され、他の期間では電流の消費がない。このため、コンデンサCAP0の静電容量とCAP1の静電容量とがほぼ同じ容量値になった場合でも、回路全体の消費電流を抑えることが可能である。
すなわち、仮に本実施例の容量センサ回路15とは異なり、排他的論理ゲート回路36がインバータINV3及びNAND3を有さず、NOR0がNOR1及びNOR2の出力の否定論理和の信号をノードn8に出力する構成だったとすると、コンデンサCAP0及びCAP1がほぼ同じ容量値である期間(期間T2)では差動アンプ部35が常に同じ電位を出力するため、充電検出期間が終わっても差動アンプ部35が電流を流し続ける。これに対し、本実施例の容量センサ回路15によれば、期間T2では第2の充電期間CP2及び第2の充電検出期間CDP2でのみ電流が流れるため、排他的論理ゲート回路36がNOR0及びNOR1の出力の否定論理和のみを出力する場合と比べて消費電流を削減することができる。特に、クロック信号CLKINのクロック周期を長く(すなわち、低周波数に)することで、さらに消費電流を抑えることが可能となる。
このように、本実施例の容量センサ回路15によれば、コンデンサCAP0及びCAP1がほぼ同じ容量値になった場合でも、消費電流を増加させずに半導体集積回路外のコンデンサ電極間の物質が融解したかどうかの判定結果を受信装置200に送信することができる。
次に、本発明の実施例2について説明する。図5は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、アンプ回路30がセンサ結果を示す検出信号COUT1の他にエラーフラグ信号COUT2を出力する点で、実施例1の容量センサ回路15と異なる。
エラーフラグ信号COUT2は、コンデンサCAP0の静電容量とコンデンサCAP1の静電容量とがほぼ同じ容量値であるか否かを示す信号である。アンプ回路30は、コンデンサCAP0及びCAP1の静電容量がほぼ同じ容量値である場合、Hレベルのエラーフラグ信号COUT2を出力する。また、アンプ回路30は、コンデンサCAP0及びCAP1の静電容量が互いに異なる容量値である場合、Lレベルのエラーフラグ信号COUT2を出力する。
図6は、アンプ回路30の構成を示す回路図である。本実施例のアンプ回路30は、制御部31、バイアス信号生成部32、第1の電流供給部33、第2の電流供給部34、差動アンプ部35、排他的論理ゲート回路36及びインバータ部37の構成において実施例1のアンプ回路30と共通しており、データラッチ部38の構成において実施例1のアンプ回路30と異なる。
データラッチ部38は、第1ラッチ回路LT1及び第2ラッチ回路LT2から構成されている。第1ラッチ回路LT1及び第2ラッチ回路LT2の各々は、クロック端子CLK、信号入力端子Q、及び出力端子QNを有する。
第1ラッチ回路LT1のクロック端子CLKは、トランジスタPM3及びNM3の各々のゲートに接続されるとともに、ノードn2に接続されている。第1ラッチ回路LT1の信号入力端子Qは、トランジスタPM5及びNM6の各々のドレイン同士を接続するノードに接続されるとともに、ノードn7に接続されている。
第2ラッチ回路LT2のクロック端子CLKは、第1ラッチ回路LT1のクロック端子CLKやトランジスタPM3及びNM3の各々のゲートとともに、ノードn2に接続されている。第2ラッチ回路LT2の信号入力端子Qは、ノードn12に接続されるとともに、NAND3の出力端及びINV3の入力端に接続されている。
第1ラッチ回路LT1及び第2ラッチ回路LT2の各々は、クロック端子CLKに入力されるクロック信号がLレベル(すなわち、接地電位レベル)のとき、信号入力端子Qに入力されたデータを取り込む。また、第1ラッチ回路LT1及び第2ラッチ回路LT2の各々は、クロック端子CLKに入力されるクロック信号がLレベルからHレベル(すなわち、電源電位レベル)に遷移したとき、クロック信号がLレベルのときに取り込んだデータの反転信号を出力端子QNから出力する。そして、第1ラッチ回路LT1及び第2ラッチ回路LT2の各々は、クロック端子CLKに入力されるクロック信号が再度LレベルからHレベルに遷移するまで、同じ出力データを出力し続ける(すなわち、出力データが保持される)。
第1ラッチ回路LT1は、差動アンプ部35により増幅された電位差に基づいて、コンデンサCAP0の静電容量が第1容量から第2容量に変化したか否かを示す2値の検出信号COUT1を出力及び保持する出力部である。一方、第2ラッチ回路LT2は、NAND3の出力に基づいて、コンデンサCAP0の静電容量及びCAP1の静電容量が互いに等しいか否かを示す2値のエラーフラグ信号COUT2を出力及び保持する出力部である。
次に、図7のタイムチャートを参照して、本実施例の容量センサ回路15の動作について説明する。実施例1と同様、コンデンサCAP0の電極間の誘電体DEが融解していない期間を期間T1、誘電体DEがある程度融解し、コンデンサCAP0の静電容量とCAP1の静電容量とがほぼ同じ容量値を有する状態となっている期間を期間T2、誘電体DEがすべて融解した後の期間を期間T3として、容量センサ回路15の動作を説明する。
まず、期間T1における容量センサ回路15の動作について説明する。
[第1の初期状態IS1]
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベル、ノードn11の電位はLレベルとなる。図7では、この状態の期間を第1の初期状態IS1として示している。
第1の初期状態IS1では、ノードn2の電位がHレベルであるため、第1ラッチ回路LT1の出力端子QNから出力される検出信号COUT1の値は、前のデータ値が保持されることになる。すなわち、コンデンサCAP0の電極間の誘電体DEが融解前の状態であるため、Lレベルの検出信号COUT1が出力される。
同様に、ノードn2の電位がHレベルであるため、第2ラッチ回路LT2の出力端子QNから出力されるエラーフラグ信号COUT2の値も、前のデータ値が保持されることになる。すなわち、コンデンサCAP1の静電容量よりもコンデンサCAP0の静電容量の方が大きいため、Lレベルのエラーフラグ信号COUT2が出力される。
[第1の充電期間CP1]
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxのレベルのバイアス信号が供給される。
また、ノードn2の電位がLレベルであるため、トランジスタNM2及びトランジスタNM3はいずれもOFF状態となり、トランジスタPM2及びPM3はいずれもON状態となる。これにより、CIN0端子及びCIN1端子を介して、コンデンサCAP0及びCAP1がそれぞれ充電される。
期間T1では誘電体DEが融解していないため、コンデンサCAP0の容量値は第1容量であり、コンデンサCAP1の容量値である第3容量よりも大きい。従って、コンデンサCAP0よりもコンデンサCAP1の方が早く充電され、ノードn0よりもノードn1の方が先に電位が上昇する。
ノードn1の電位はトランジスタNM1のゲートに印加され、差動アンプ部35の動作により、ノードn5の電位が低下する。一方、ノードn0はノードn1よりも電位が遅れて上昇するため、差動アンプ部35の機能により、ノードn4の電位はほとんど低下しない。図7では、かかる状態の期間を第1の充電期間CP1として示している。
[第1の充電検出期間CDP1]
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなり、Hレベルの入力信号が信号入力端子Qから第1ラッチ回路LT1に取り込まれる。また、ノードn6の電位がLレベルであるため、ノードn7の電位がHレベルとなっても、ノードn12の電位はHレベル、ノードn11の電位はLレベルのまま維持される。これにより、Hレベルの入力信号が信号入力端子Qから第2ラッチ回路LT2に取り込まれる。図7では、かかる状態の期間を第1の充電検出期間CDP1として示している。
第1の充電検出期間CDP1では、ノードn8、n10、及びn9の電位が時間差で順次変化する。具体的には、ノードn7の電位がHレベルとなることにより、ノードn8の電位はLレベルとなる。ノードn8の電位の変化に応じて、ノードn10の電位はHレベルとなる。ノードn10の電位の変化に応じて、ノードn9の電位はLレベルとなる。
[第1の放電期間DP1]
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルへと変化する。これにより、第1ラッチ回路LT1のクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はHレベルであるため、信号入力端子QにはHレベルの信号が取り込まれている。従って、第1ラッチ回路LT1は、Lレベルの反転信号QNを検出信号COUT1として、出力端子QNから出力する。
同様に、第2ラッチ回路LT2のクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn12はHレベルであるため、信号入力端子QにはHレベルの信号が取り込まれている。従って、第2ラッチ回路LT2は、Lレベルの反転信号QNをエラーフラグ信号COUT2として、出力端子QNから出力する。
また、ノードn2の電位がHレベルになることで、ノードn2の電位を反転したLレベルの反転信号が、トランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32はOFF状態(すなわち、動作しない状態)となり、ノードn3の電位はHレベルとなる。これにより、トランジスタNM8のゲートにはHレベルのバイアス信号が供給され、定電流源としてのトランジスタNM8はオン状態となる。また、トランジスタNM2及びNM3がON状態となり、トランジスタPM2及びPM3がOFF状態となるため、CIN0端子及びCIN1端子を介してコンデンサCAP0及びCAP1が放電される。図7では、かかる状態の期間を第1の放電期間DP1として示している。
[第1の放電検出期間DDP1]
その後、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図7では、かかる状態の期間を第1の放電検出期間DDP1として示している。
次に、期間T2(すなわち、誘電体DEがある程度融解して吸収部ASに一部が吸収され、コンデンサCAP0の静電容量とCAP1の静電容量とがほぼ同じ容量値になった状態)における容量センサ回路15の動作について説明する。
[第2の初期状態IS2]
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn12の電位はHレベル、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図7では、この状態の期間を第2の初期状態IS2として示している。
第2の初期状態IS2では、ノードn2の電位がHレベルであるため、第1ラッチ回路LT1の出力端子QNから出力される検出信号COUT1として、前のデータ値であるLレベルが保持されることになる。同様に、第2ラッチ回路LT2の出力端子QNから出力されるエラーフラグ信号COUT2として、前のデータ値であるLレベルが保持されることになる。
[第2の充電期間CP2]
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
また、ノードn2の電位がLレベルであるため、トランジスタNM2及びトランジスタNM3はいずれもOFF状態となり、トランジスタPM2及びPM3はいずれもON状態となる。これにより、CIN0端子及びCIN1端子を介して、コンデンサCAP0及びCAP1がそれぞれ充電される。
期間T2では誘電体DEがある程度融解しており、コンデンサCAP0とコンデンサCAP1とがほぼ同じ容量値(すなわち、第3容量)を有する。このため、コンデンサCAP0及びコンデンサCAP1はほぼ同じスピードで充電され、ノードn0及びノードn1は同程度の上昇率(すなわち、上昇度の差異が所定未満の状態)で電位が上昇する。
ノードn0の電位はトランジスタNM0のゲートに印加され、差動アンプ部35の動作により、ノードn4の電位が低下する。一方、ノードn1の電位はトランジスタNM1のゲートに印加され、差動アンプの動作により、ノードn5の電位が低下する。ノードn0及びノードn1の電位の上昇率がほぼ同じであるため、ノードn4及びノードn5もほぼ同じ低下率(すなわち、低下度の差異が所定未満の状態)で電位が低下する。図7では、かかる状態の期間を第2の充電期間CP2として示している。
[第2の充電検出期間CDP2]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn7の電位はHレベルとなる。ノードn4及びノードn5の電位の低下率がほぼ同じであるため、ノードn6及びノードn7の電位はほぼ同時にHレベルとなる。
ノードn6及びn7の電位がHレベルとなることにより、ノードn12の電位はLレベルとなり、ノードn11の電位はHレベルとなる。また、ノードn8、n10、及びn9の電位が時間差で順次変化する。具体的には、ノードn6及びn7の電位がHレベルとなり、さらにノードn11の電位がHレベルとなることにより、ノードn8の電位はLレベルとなる。ノードn8の電位の変化に応じて、ノードn10の電位はHレベルとなる。ノードn10の電位の変化に応じて、ノードn9の電位はLレベルとなる。図7では、かかる状態の期間を第2の充電検出期間CDP2として示している。
[第2の放電期間DP2]
クロック信号CLKINがHレベルであり、ノードn9の電位がLレベルとなるため、これらの否定論理積であるノードn2はHレベルとなる。このとき、ノードn7がHレベルであるため、Hレベルの入力信号が第1ラッチ回路LT1の信号入力端子Qに取り込まれている。従って、第1ラッチ回路LT1は、これを反転したLレベルの反転信号QNを検出信号COUT1として、出力端子QNから出力する。また、ノードn12の電位がLレベルであるため、Lレベルの入力信号が第2ラッチ回路LT2の信号入力端子Qに取り込まれている。従って、第2ラッチ回路LT2は、これを反転したHレベルの反転信号QNをエラーフラグ信号COUT2として、出力端子QNから出力する。
また、ノードn2の電位がHレベルになることで、ノードn2の電位を反転したLレベルの反転信号が、トランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32はOFF状態(すなわち、動作しない状態)となり、ノードn3の電位はHレベルとなる。これにより、トランジスタNM8のゲートにはHレベルのバイアス信号が供給され、定電流源としてのトランジスタNM8はオン状態となる。また、トランジスタNM2及びNM3がON状態となり、トランジスタPM2及びPM3がOFF状態となるため、CIN0端子及びCIN1端子を介してコンデンサCAP0及びCAP1が放電される。図7では、かかる状態の期間を第2の放電期間DP2として示している。
[第2の放電検出期間DDP2]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなる。同様に、ノードn5の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn7の電位はLレベルとなる。これにより、ノードn12の電位はHレベルとなり、ノードn11の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図7では、かかる状態の期間を第2の放電検出期間DDP2として示している。
次に、期間T3(すなわち、誘電体DEがすべて融解して吸収部ASに吸収された状態)における容量センサ回路15の動作について説明する。
[第3の初期状態IS3]
Lレベルのクロック信号CLKINがアンプ回路30の入力端子INに入力されると、ノードn2の電位はHレベルとなる。これにより、ノードn0及びノードn1の電位はLレベル、ノードn3、ノードn4及びノードn5の電位はHレベルとなる。また、ノードn6及びノードn7の電位はLレベルとなり、ノードn12の電位はHレベル、ノードn11の電位はLレベル、ノードn8の電位はHレベル、ノードn9の電位はHレベル、ノードn10の電位はLレベルとなる。図7では、この状態の期間を第3の初期状態IS3として示している。
第3の初期状態IS3では、ノードn2の電位がHレベルであるため、第1ラッチ回路LT1の出力端子QNから出力される検出信号COUT1として、前のデータ値であるLレベルが保持されることになる。また、第2ラッチ回路LT2の出力端子QNから出力されるエラーフラグ信号COUT2として、前のデータ値であるHレベルが保持されることになる。
[第3の充電期間CP3]
その後、クロック信号CLKINがHレベルになると、ノードn2の電位はLレベルとなる。ノードn2の電位はインバータINV0により反転され、Hレベルの反転信号がトランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32が動作し、ノードn3は中間電位Vxとなる。これにより、定電流源であるトランジスタNM8のゲートには中間電位Vxレベルのバイアス信号が供給される。
また、ノードn2の電位がLレベルであるため、トランジスタNM2及びトランジスタNM3はいずれもOFF状態となり、トランジスタPM2及びPM3はいずれもON状態となる。これにより、CIN0端子及びCIN1端子を介して、コンデンサCAP0及びCAP1がそれぞれ充電される。
期間T3では誘電体DEが融解しているため、コンデンサCAP0の容量値は第2容量であり、コンデンサCAP1の容量値である第3容量よりも小さい。従って、コンデンサCAP1よりもコンデンサCAP0の方が早く充電され、ノードn1よりもノードn0の方が先に電位が上昇する。
ノードn0の電位はトランジスタNM0のゲートに印加され、差動アンプ部35の動作により、ノードn4の電位が低下する。一方、ノードn1はノードn0よりも電位が遅れて上昇するため、差動アンプ部35の機能により、ノードn5の電位はほとんど低下しない。図7では、かかる状態の期間を第3の充電期間CP3として示している。
[第3の充電検出期間CDP3]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで低下すると、ノードn6の電位はHレベルとなる。一方、ノードn5の電位が低下しないため、ノードn7はLレベルに維持され、Lレベルの入力信号が信号入力端子Qから第1ラッチ回路LT1に取り込まれる。また、ノードn7の電位がLレベルであるため、ノードn6の電位がHレベルに変化しても、ノードn12の電位はHレベルに維持され、ノードn11の電位はLレベルに維持される。図7では、かかる状態の期間を第3の充電検出期間CDP3として示している。
第3の充電検出期間CDP3では、ノードn8、n10、及びn9の電位が時間差で順次変化する。具体的には、ノードn6の電位がHレベルとなることにより、ノードn8の電位はLレベルとなる。ノードn8の電位の変化に応じて、ノードn10の電位はHレベルとなる。ノードn10の電位の変化に応じて、ノードn9の電位はLレベルとなる。
[第3の放電期間DP3]
ノードn9の電位がLレベルとなることにより、ノードn2の電位はHレベルとなる。これにより、第1ラッチ回路LT1のクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn7はLレベルであるため、信号入力端子QにはLレベルの信号が取り込まれている。従って、第1ラッチ回路LT1は、Hレベルの反転信号QNを検出信号COUT1として、出力端子QNから出力する。
また、第2ラッチ回路LT2のクロック端子CLKには、Hレベルの信号がクロック信号として供給される。このとき、ノードn12はHレベルであるため、信号入力端子QにはHレベルの信号が取り込まれている。従って、第2ラッチ回路LT2は、Lレベルの反転信号QNをエラーフラグ信号COUT2として、出力端子QNから出力する。
また、ノードn2の電位がHレベルになることで、ノードn2の電位を反転したLレベルの反転信号が、トランジスタNM9のゲートに印加される。これにより、バイアス信号生成部32はOFF状態(すなわち、動作しない状態)となり、ノードn3の電位はHレベルとなる。これにより、トランジスタNM8のゲートにはHレベルのバイアス信号が供給され、定電流源としてのトランジスタNM8はオン状態となる。また、トランジスタNM2及びNM3がON状態となり、トランジスタPM2及びPM3がOFF状態となるため、CIN0端子及びCIN1端子を介してコンデンサCAP0及びCAP1が放電される。図7では、かかる状態の期間を第3の放電期間DP3として示している。
[第3の放電検出期間DDP3]
その後、ノードn4の電位がインバータ部37の閾値レベルVthまで上昇すると、ノードn6の電位はLレベルとなり、ノードn8の電位はHレベルとなる。その後、クロック信号CLKINがLレベルになると、ノードn9の電位はHレベルとなり、ノードn10の電位はLレベルとなる。図7では、かかる状態の期間を第3の放電検出期間DDP3として示している。
以上のように、本実施例の容量センサ回路15では、コンデンサCAP0の電極間の誘電体DEがまだ融解していない場合には、アンプ回路30がLレベルの検出信号COUT1及びLレベルのエラーフラグ信号COUT2を出力する。誘電体DEがある程度融解し、コンデンサCAP0及びCAP1の各々の静電容量がほぼ同じ容量値となった場合には、アンプ回路30がLレベルの検出信号COUT1及びHレベルのエラーフラグ信号COUT2を出力する。そして、誘電体DEがすべて融解した場合には、アンプ回路30は、Hレベルの検出信号COUT1及びLレベルのエラーフラグ信号COUT2を出力する。このように、本実施例の容量センサ回路15によれば、誘電体DEが融解したか否かの情報に加えて、コンデンサCAP0及びCAP1がほぼ同じ容量値になったか否かの情報を出力することが可能となる。
また、実施例1の場合と同様、第1の充電期間CP1、第1の充電検出期間CDP1、第2の充電期間CP2、第2の充電検出期間CDP2、第3の充電期間CP3、及び第3の充電検出期間CDP3でのみ電流が消費され、他の期間では電流の消費がない。このため、コンデンサCAP0の静電容量とCAP1の静電容量とがほぼ同じ容量値になった場合でも、クロック信号CLKINを低周波数にすることで、回路全体の消費電流を抑えることが可能となる。
すなわち、本実施例の容量センサ回路15によれば、コンデンサCAP0及びCAP1がほぼ同じ容量値になった場合でも、電流を増加させずに半導体集積回路外のコンデンサ電極間の物質が融解したかどうかの判定結果を受信装置200に送信することができる。また、コンデンサCAP0及びCAP1がほぼ同じ容量値になったかどうかの判定結果を受信装置200に送信することができる。
次に、本発明の実施例3について説明する。図8は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、抵抗R0及びR1と、ダイオードD0、D1、D2及びD3と、PAD0、PAD1及びPAD2とを有する点で、実施例2の容量センサ回路15と異なる。
抵抗R0及びR1は静電気対策用抵抗であり、それぞれ同じ抵抗値を有する。抵抗R0の一端は、ノードn0に接続されている。抵抗R0の他端は、ダイオードD0のアノード及びダイオードD1のカソードに接続されている。抵抗R1の一端は、ノードn1に接続されている。抵抗R1の他端は、ダイオードD2のカソード、ダイオードD3のアノード及びPAD1に接続されるとともに、コンデンサCAP1の一端に接続されている。
ダイオードD0、D1、D2及びD3は静電気対策用ダイオードであり、各々のカソードの寄生容量及びアノードの寄生容量がすべて同じ容量値となるように構成されている。ダイオードD0のアノード及びダイオードD1のカソードは互いに接続されている。ダイオードD0のカソードは電源に接続され、ダイオードD1のアノードは接地されている。ダイオードD2のアノード及びダイオードD3のカソードは互いに接続されている。ダイオードD2のカソードは電源に接続され、ダイオードD3のアノードは接地されている。
PAD0、PAD1及びPAD2はボンディングパッドであり、いずれも同じ容量値の寄生容量を有する。コンデンサCAP0の一端は、PAD0を介して抵抗R0の他端、ダイオードD0のアノード及びダイオードD1のカソードに接続されている。コンデンサCAP0の他端は、PAD2を介してコンデンサCAP1の他端と共通に接地されている。
抵抗R0と抵抗R1とが同じ抵抗値を有するため、ノードn0からコンデンサCAP0の一端までの抵抗値は、ノードn1からコンデンサCAP1の一端までの抵抗値と同じである。また、ダイオードD0のアノード、ダイオードD1のカソード及びPAD0で構成される寄生容量は、ダイオードD2のアノード、ダイオードD3のカソード及びPAD1で構成される寄生容量と同じである。
このため、図5に示した実施例2の容量センサ回路15のノードn0及びノードn1にそれぞれ同じ抵抗と同じ寄生容量を付加した回路が、図8に示す本実施例の容量センサ回路15となる。従って、本実施例の容量センサ回路15は、実施例2の容量センサ回路15と同じ動作をすることになる。
その上で、本実施例の容量センサ回路15には、静電気対策用の抵抗R0及びR1と、ダイオードD0、D1、D2及びD3とが設けられているため、実施例2の容量センサ回路15と比べて静電気に対する耐性が高い。また、半導体集積回路の外部である外部回路15Bに設けられたコンデンサCAP0の配線がアンテナとなりノイズを受信した場合、抵抗R0の抵抗値や、抵抗R0及びノードn0の寄生容量がフィルタの役割を果たすため、ノイズ耐性が高い。
従って、本実施例によれば、回路全体の消費電流を抑えつつ、静電気に対する耐性やノイズ耐性の高い容量センサ回路を実現することが可能となる。
次に、本発明の実施例4について説明する。図9は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、アンプ回路30にクロック信号CLKINの他にリークテスト信号ILTが入力される点で、実施例3の容量センサ回路15と異なる。
本実施例の容量センサ回路15は、通常の動作を行う通常モードと、リークテストを実行するためのリークテストモードと、を切り替え可能に実行する。リークテスト信号ILTは、このモード切り替えを行うための切替信号であり、リークテストモードではHレベル、通常モードではLレベルとなる。リークテスト信号ILTは、アンプ回路30の入力端子ILTに供給される。
図10は、アンプ回路30の構成を示す回路図である。また、図11は、アンプ回路30の一部である第2制御部39の構成を示す回路図である。
図10に示すように、本実施例のアンプ回路30は、制御部31、差動アンプ部35、排他的論理ゲート回路36、インバータ部37及びデータラッチ部38の構成において実施例1のアンプ回路30と共通しており、バイアス信号生成部32、第1の電流供給部33及び第2の電流供給部34の構成において実施例1のアンプ回路30と異なる。
また、本実施例のアンプ回路30は、図11に示す第2制御部39を有する点で、実施例1のアンプ回路30と異なる。第2制御部39は、インバータINV4及びインバータINV5から構成されている。インバータINV4の出力端は、インバータINV5の入力端と接続されている。
インバータINV4の入力端には、リークテスト信号ILTが供給される。インバータINV4は、リークテスト信号ILTを反転した信号である反転信号IILTBを出力端から出力する。インバータINV5は、入力端に反転信号IILTBの供給を受け、反転信号IILTBをさらに反転した信号である制御信号IILTを出力端から出力する。
再び図10を参照すると、本実施例のバイアス信号生成部32は、トランジスタPM6、トランジスタNM9、トランジスタNM10及びトランジスタNM13を含む。トランジスタNM9及びトランジスタNM10の構成は、実施例1~3と同様である。
トランジスタPM6は、Pチャネル型MOSFETから構成されており、ソースが電源に接続され、ドレインがノードn3に接続されている。トランジスタPM6のゲートは、図11に示す第2制御部39のインバータINV5の出力端に接続されており、制御信号IILTの供給を受ける。
トランジスタNM13は、Nチャネル型MOSFETから構成されている。トランジスタNM13は、ソースが接地され、ドレインがノードn3に接続されている。トランジスタNM13のゲートは、図11に示す第2制御部39のインバータINV5の出力端に接続されており、制御信号IILTの供給を受ける。
本実施例の第1の電流供給部33は、トランジスタPM2、トランジスタNM2及びトランジスタNM11を含む。トランジスタPM2の構成は、実施例1~3と同様である。
トランジスタNM2は、Nチャネル型MOSFETから構成されており、ゲートがトランジスタPM2のゲートと共通にノードn2に接続され、ドレインがCIN0端子を介してコンデンサCAP0の一端に接続されている。
トランジスタNM11は、Nチャネル型MOSFETから構成されており、ソースが接地され、ドレインがトランジスタNM2のドレインと接続されている。トランジスタNM11のゲートは、図11に示す第2制御部39のインバータINV4の出力端に接続されており、反転信号IILTBの供給を受ける。
本実施例の第2の電流供給部34は、トランジスタPM3、トランジスタNM3及びトランジスタNM12を含む。トランジスタPM3の構成は、実施例1~3と同様である。
トランジスタNM3は、Nチャネル型MOSFETから構成されており、ゲートがトランジスタPM3のゲートと共通にノードn2に接続され、ドレインがCIN0端子を介してコンデンサCAP0の一端に接続されている。
トランジスタNM12は、Nチャネル型MOSFETから構成されており、ソースが接地され、ドレインがトランジスタNM3のドレインと接続されている。トランジスタNM12のゲートは、図11に示す第2制御部39のインバータINV4の出力端に接続されており、反転信号IILTBの供給を受ける。
次に、図12のタイムチャートを参照して、本実施例の容量センサ回路15の動作について説明する。
[通常モード(初期状態1)]
通常モードでは、Lレベルのリークテスト信号ILTがアンプ回路30に供給される。このとき、反転信号IILTBはHレベル、制御信号IILTはLレベルとなる。
トランジスタPM6は、ゲートにLレベルの制御信号IILTの供給を受け、オン状態となる。トランジスタNM13は、ゲートにLレベルの制御信号IILTの供給を受け、オフ状態となる。
トランジスタNM11は、ゲートにHレベルの反転信号IILTBの供給を受け、オン状態となる。同様に、トランジスタNM12は、ゲートにHレベルの反転信号IILTBの供給を受け、オン状態となる。
これにより、本実施例のアンプ回路30は、図6に示す実施例2のアンプ回路30と同じ状態となる。従って、本実施例の容量センサ回路15は、実施例3の容量センサ回路と同様の動作を通常モードの動作として実行することが可能となる。図12では、この状態の期間を通常モード(初期状態1)として示している。
[リークテストモード]
リークテストモードでは、Hレベルのリークテスト信号ILTがアンプ回路30に供給される。このとき、反転信号IILTBはLレベル、制御信号IILTはHレベルとなる。
トランジスタPM6は、ゲートにHレベルの制御信号IILTの供給を受け、オフ状態となる。トランジスタNM13は、ゲートにHレベルの制御信号IILTの供給を受け、オン状態となる。
トランジスタNM11は、ゲートにLレベルの反転信号IILTBの供給を受け、オフ状態となる。同様に、トランジスタNM12は、ゲートにLレベルの反転信号IILTBの供給を受け、オフ状態となる。
これにより、ノードn0及びノードn1は、ともにハイインピーダンス状態(図12にHi-Zとして示す)となる。また、ノードn3の電位はLレベルとなる。
ノードn3の電位がLレベルとなることにより、トランジスタNM8はオフ状態となる。このため、バイアス信号生成部32及び差動アンプ部35は間で貫通電流を流さない。図12では、この状態の期間をリークテストモードとして示している。
[通常モード(初期状態2)]
再びリークテスト信号ILTの信号レベルがLレベルになると、反転信号IILTBはHレベル、制御信号IILTはLレベルとなる。トランジスPM6、トランジスタNM11及びトランジスタNM12はオン状態となり、トランジスタNM13はオフ状態となる。
これにより、本実施例のアンプ回路30は、図6に示す実施例2のアンプ回路30と同じ状態となる。従って、本実施例の容量センサ回路15は、実施例3の容量センサ回路と同様の動作を通常モードの動作として実行することが可能となる。図12では、この状態の期間を通常モード(初期状態2)として示している。
以上のように、本実施例の容量センサ回路15では、Hレベルのリークテスト信号ILTをアンプ回路30に供給することにより、ノードn0及びノードn1をハイインピーダンス状態にすることが可能である。従って、本実施例の容量センサ回路15によれば、テスト工程においてPAD0のショート不良等を検出するためのスクリーニング試験を実行することが可能となる。すなわち、本実施例の容量センサ回路15の構成は、不良品の流出防止に有効である。
次に、本発明の実施例5について説明する。図13は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、コンデンサCAP1の代わりに容量回路CAP10を有する点で、図9に示す実施例4の容量センサ回路15と異なる。
容量回路CAP10は、複数のコンデンサを含み、回路全体としての静電容量の容量値を選択可能に切り替えることが可能な回路である。容量回路CAP10には、容量値を選択するためのトリミング信号ITC<n:0>が供給される。トリミング信号ITC<n:0>は、n+1ビットの信号である。
容量回路CAP10は、アンプ回路30と接続されるCIN端子と、トリミング信号ITC<n:0>の供給を受けるn+1ビット用の信号入力端子T1<n:0>とを有する。
本実施例の抵抗R1は、一端がノードn1に接続されている。抵抗R1の他端は、ダイオードD2のカソード、ダイオードD3のアノード及びPAD1に接続されるとともに、容量回路CAP10のCIN端子に接続されている。
図14は、容量回路CAP10の構成を示す回路図である。容量回路CAP10は、コンデンサCAP20-0、CAP20-1、・・・CAP20-nの(n+1)個のコンデンサを含む。また、容量回路CAP10は、Nチャネル型MOSFETである(n+1)個のトランジスタNM20-0、NM20-1、・・・NM20-nを含む。
コンデンサCAP20-0~CAP20-nの各々の一端は、共通のラインを介してCIN端子に接続されている。コンデンサCAP20-0の他端は、トランジスタNM20-0のドレインに接続されている。同様に、コンデンサCAP20-1~CAP20-nの他端は、トランジスタNM20-1~NM20-nのドレインにそれぞれ接続されている。
トランジスタNM20-0~NM20-nの各々のソースは、接地されている。トランジスタNM20-0~NM20-nのゲートは、信号入力端子T1<n:0>に接続されている。
トランジスタNM20-0のゲートには、選択信号TC<0>が供給される。同様に、トランジスタNM20-1~NM20-nのゲートには、選択信号TC<1>~TC<n>がそれぞれ供給される。本実施例において、選択信号TC<0>~TC<n>は、トリミング信号ITC<n:0>の各桁をなす信号であり、“0”又“1”(すなわち、Lレベル又はHレベル)の信号レベルを有する。
次に、本実施例の容量センサ回路15における容量回路CAP10の容量値選択動作について説明する。
例えば、トリミング信号ITC<n:0>が0hである場合、TC<0>~TC<n>はすべて“0”となり、トランジスタNM20-0~NM20-nは全てオフ状態となる。この状態では、コンデンサCAP20-0~CAP20-nのすべてが容量として機能しない。
トリミング信号ITC<n:0>が1hである場合、TC<0>のみが“1”となり、TC<1>~TC<n>はいずれも“0”となる。このため、トランジスタNM20-0のみがオン状態となり、トランジスタNM20-1~NM20-nはいずれもオフ状態となる。この状態では、コンデンサCAP20-0が容量として機能し、コンデンサCAP20-1~20-nは容量として機能しない。
トリミング信号ITC<n:0>が2hである場合、TC<1>のみが“1”となり、TC<0>及びTC<1>~TC<n>はいずれも“0”となる。このため、トランジスタNM20-1のみがオン状態となり、トランジスタNM20-0及びトランジスタNM20-2~NM20-nはいずれもオフ状態となる。この状態では、コンデンサCAP20-1が容量として機能し、コンデンサCAP20-0及びCAP20-2~20-nは容量として機能しない。
このように、トランジスタNM20-0~20-nを選択的にオン状態とすることにより、コンデンサCAP20-0~20-nを選択的に容量として機能させることができる。なお、トランジスタNM20-0~20-nのうちの複数のトランジスタを同時にオン状態とすることも可能である。すなわち、n+1ビットのトリミング信号ITC<n:0>によれば、2の(n+1)乗通りの容量値を選択することができる。
以上のように、本実施例の容量センサ回路15によれば、トリミング信号ITC<n:0>の供給により、容量回路CAP10の容量値を適切に選択することができる。これにより、コンデンサCAP0の半導体集積回路外の寄生容量をキャンセルすることが可能となる。これは、コンデンサCAP0の電極間の誘電体DEが融解したか否かを精度よく判定するために有効である。
次に、本発明の実施例6について説明する。図15は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、容量回路CAP10の構成、及びキャリブレーション回路CALを有する点で、図13に示す実施例5の容量センサ回路15と異なる。
本実施例の容量回路CAP10は、n+1ビット用の信号入力端子T1<n:0>、m+1ビット用の信号入力端子T2<m:0>及びイネーブル端子ENを有する。信号入力端子T1<n:0>には、容量回路CAP10の容量値を選択するためのn+1ビットのトリミング信号ITC<n:0>が供給される。
信号入力端子T2<m:0>には、コンデンサCAP0の電極間の誘電体DEが融解したか否かを判定するためのm+1ビットのマージン用トリミング信号TM<m:0>が供給される。イネーブル端子ENには、制御信号ICALが供給される。
キャリブレーション回路CALは、アンプ回路30のキャリブレーションを実行するために設けられたキャリブレーション回路である。キャリブレーション回路CALは、イネーブル端子EN1及びEN2を有する。
イネーブル端子EN1には、キャリブレーションイネーブル信号CALENが供給される。キャリブレーションイネーブル信号CALENは、アンプ回路30に通常動作を実行させる通常モードとキャリブレーション動作を実行させるキャリブレーションモードとの切り替えを行うための信号であり、キャリブレーションモードではHレベル、通常モードではLレベルとなる。
イネーブル端子EN2には、容量センサ回路イネーブル信号CSRENが供給される。容量センサ回路イネーブル信号CSRENは、容量センサ回路15を活性状態(すなわち、通常動作を実行する状態)と非活性状態とに切り替えるための信号である。容量センサ回路イネーブル信号CSRENの信号レベルがLのときは非活性モード、容量センサ回路イネーブル信号CSRENの信号レベルがHのときは通常モードとなる。
また、キャリブレーション回路CALは、クロック端子CT1及び信号入力端子Qを有する。クロック端子CT1には、クロック信号CLKが供給される。信号入力端子Qは、アンプ回路30の出力端子QN1に接続され、アンプ回路30から出力された検出信号COUT1の供給を受ける。
また、キャリブレーション回路CALは、n+1ビット用の信号入力端子TT1<n:0>を有する。信号入力端子TT1<n:0>には、コンデンサCAP0の半導体集積回路外の寄生容量をキャンセルするためのn+1ビットの第1トリミング信号TC<n:0>が供給される。
また、キャリブレーション回路CALは、端子CA1及びクロック端子CT2と、n+1ビット用の信号入力端子TT2<n:0>を有する。端子CA1は、容量回路CAP10の制御信号ICALの入力を受けるイネーブル端子ENに接続されている。クロック端子CT2は、アンプ回路30のクロック信号CLKINの供給を受ける入力端子INに接続されている。信号入力端子TT2<n:0>には、トリミング信号ITC<n:0>が供給される。
また、キャリブレーション回路CALは、n+1ビット用の出力端子TT3<n:0>を有する。出力端子TT3からは、第2トリミング信号TCO<n:0>が出力される。第2トリミング信号TCO<n:0>は、キャリブレーションの実行後に出力される。
出力端子TT3<n:0>から出力された第2トリミング信号TCO<n:0>は、内部回路15A内に設けられた不揮発性メモリ(図示せず)にいったん格納され、送信装置100の電源投入後に当該不揮発性メモリから読み出され、第1トリミング信号TC<n:0>として信号入力端子TT1<n:0>に供給される。
図16は、本実施例の容量回路CAP10の構成を示す回路図である。容量回路CAP10は、第1回路部10A及び第2回路部10Bから構成されている。
第1回路部10Aは、図14に示す実施例5の容量回路CAP10と同様の構成を有する。すなわち、第1回路部10Aは、コンデンサCAP20-0、CAP20-1、・・・CAP20-nと、Nチャネル型MOSFETであるトランジスタNM20-0、NM20-1、・・・NM20-nと、を含む。コンデンサCAP20-0~CAP20-nの各々は、一端が共通のラインを介してCIN端子に接続され、他端がトランジスタNM20-1~NM20-nのドレインに接続されている。トランジスタNM20-0~NM20-nの各々は、ソースが接地され、ゲートに第1選択信号TC<0>~TC<n>が供給される。
第2回路部10Bは、m+1個のコンデンサであるコンデンサCAP30-0~30-mと、m+1個のNチャネル型MOSFETであるトランジスタNM30-0~30-mと、を含む。また、第2回路部10Bは、m+1個のNANDゲート回路であるNAND20-0~20mと、m+1個のインバータ回路であるインバータINV20-0~20-mと、を含む。
コンデンサCAP30-0~30-mの各々の一端は、共通のラインを介してCIN端子に接続されている。コンデンサCAP30-0の他端は、トランジスタNM30-0のドレインに接続されている。同様に、コンデンサCAP30-1~30-mの他端は、トランジスタNM30-1~30-mのドレインにそれぞれ接続されている。トランジスタNM30-0~30-mの各々のソースは、接地されている。
NAND20-0~20-mは、否定論理積を出力する2入力のNANDゲート回路である。NAND20-0~20-mの入力端の一方には、マージン用選択信号TM<0>~TM<m>が供給される。マージン用選択信号TM<0>~TM<m>は、マージン用トリミング信号TM<m:0>の各桁をなす信号であり、“0”又“1”(すなわち、Lレベル又はHレベル)の信号レベルを有する。NAND20-0~20-mの入力端の他方は、容量回路CAP10のイネーブル端子ENに接続されている。
インバータ20-0~20-mの入力端は、NAND20-0~20-mの出力端に接続されている。インバータ20-0~20-mの出力端は、トランジスタNM30-0~30-mのゲートにそれぞれ接続されている。インバータ20-0~20-mは、NAND20-0~20-mの出力信号を反転した信号である反転選択信号ITM<0>~ITM<m>を、トランジスタNM30-0~30-mのゲートに供給する。
次に、本実施例のキャリブレーション回路CALについて説明する。図17A~C及び図18は、キャリブレーション回路CALの構成を示す回路図である。
図17Aは、キャリブレーション回路CALの一部である制御回路41の構成を示す回路図である。制御回路41は、インバータINV40及びインバータINV41から構成されている。
インバータINV40の出力端は、インバータINV41の入力端と接続されている。インバータINV40の入力端には、キャリブレーションイネーブル信号CALENが供給される。
インバータINV40は、キャリブレーションイネーブル信号CALENを反転した信号である反転制御信号ICALBを出力端から出力する。インバータINV41は、入力端に反転制御信号ICALBの供給を受け、反転信号ICALBをさらに反転した信号である制御信号ICALを出力端から出力する。
図17Bは、キャリブレーション回路CALの一部であるトリミング信号生成回路42の構成を示す回路図である。トリミング信号生成回路42は、信号生成部42-0~42-nまでのn+1個の信号生成部から構成されている。
トリミング信号生成回路42-0~42-nには、第1選択信号TC<0>~TC<n>が供給される。第1選択信号TC<0>~TC<n>は、第1トリミング信号TC<n:0>の各桁をなす信号であり、“0”又“1”(すなわち、Lレベル又はHレベル)の信号レベルを有する。
また、トリミング信号生成回路42-0~42-nには、第2選択信号TCO<0>~TCO<n>が供給される。第2選択信号TCO<0>~TCO<n>は、第2トリミング信号TCO<n:0>の各桁をなす信号であり、“0”又“1”(すなわち、Lレベル又はHレベル)の信号レベルを有する。
信号生成部42-0は、トランジスタPM40-0、NM40-0、PM50-0及びNM50-0を含む。トランジスタPM40-0のゲートには、制御回路41から出力された制御信号ICALが供給される。トランジスタPM40-0のソース及びトランジスタNM40-0のドレインは互いに接続され、第1選択信号TC<0>の供給を受ける。トランジスタPM40-0のドレイン及びトランジスタNM40-0のソースは互いに接続されている。
トランジスタNM40-0のゲート及びトランジスタPM50-0のゲートは互いに接続され、反転制御信号ICALBの供給を受ける。トランジスタPM50-0のソース及びトランジスタNM50-0のドレインは互いに接続され、第2選択信号TCO<0>の供給を受ける。トランジスタNM50-0のゲートには、制御回路41から出力された制御信号ICALが供給される。トランジスタPM50-0のドレイン及びトランジスタNM50-0のソースは互いに接続されている。
トランジスタPM40-0のドレイン及びトランジスタNM40-0のソースの接続部と、トランジスタPM50-0のドレイン及びトランジスタNM50-0のソースの接続部と、は互いに接続されており、信号生成部42-0は、その接続端から選択信号ITC<0>を出力する。
信号生成部42-1~42-nも同様の構成を有する。例えば、信号生成部40―nは、トランジスタPM40-n、NM40-n、PM50-n及びNM50-nを含む。トランジスタPM40-nのゲートには、制御回路41から出力された制御信号ICALが供給される。トランジスタPM40-nのソース及びトランジスタNM40-nのドレインは互いに接続され、第1選択信号TC<n>の供給を受ける。トランジスタPM40-nのドレイン及びトランジスタNM40-nのソースは互いに接続されている。
トランジスタNM40-nのゲート及びトランジスタPM50-nのゲートは互いに接続され、反転制御信号ICALBの供給を受ける。トランジスタPM50-nのソース及びトランジスタNM50-nのドレインは互いに接続され、キャリブレーション用選択信号TCO<n>の供給を受ける。トランジスタNM50-nのゲートには、制御回路41から出力された制御信号ICALが供給される。トランジスタPM50-nのドレイン及びトランジスタNM50-nのソースは互いに接続されている。
トランジスタPM40-nのドレイン及びトランジスタNM40-nのソースの接続部と、トランジスタPM50-nのドレイン及びトランジスタNM50-nのソースの接続部と、は互いに接続されており、信号生成部42-nは、その接続端から選択信号ITC<n>を出力する。
このように、トランジスタ42-0~42-nは、第1選択信号TC<0>~TC<n>及び第2選択信号TCO<0>~TCO<n>の供給を受け、選択信号ITC<0>~ITC<n>を出力する。選択信号ITC<0>~ITC<n>は、n+1ビットのトリミング信号ITC<n:0>の各桁をなす信号であり、“0”又“1”(すなわち、Lレベル又はHレベル)の信号レベルを有する。
図17Cは、キャリブレーション回路CALの一部であるクロック信号制御回路CLKCの構成を示すブロック図である。キャリブレーション回路CALは、イネーブル端子EN、クロック端子CLK、第1出力端子ICLK及び第2出力端子ICLKBを有する。
イネーブル端子ENは、キャリブレーション回路CALのイネーブル端子EN2に接続されており、容量センサ回路イネーブル信号CSRENが供給される。クロック端子CLKには、クロック信号CLKが供給される。容量センサ回路イネーブル信号CSRENの信号レベルがLレベルのとき、出力クロック信号ICLKはLレベルに固定となり、反転クロック信号ICLKBはHレベルに固定となる。一方、容量センサ回路イネーブル信号CSRENの信号レベルがHレベルのとき、クロック信号制御回路CLKCは、クロック信号CLKと同相の出力クロック信号ICLKを出力し、クロック信号CLKを反転した信号を反転クロック信号ICLKBとして出力する。
図18は、キャリブレーション回路CALの一部であるキャリブレーション用トリミング信号生成回路43の構成を示す回路図である。キャリブレーション用トリミング信号生成回路43は、ラッチ回路LT3、LT4、LT10-0~10-n、及びLT20-0~20-nを含む。また、キャリブレーション用トリミング信号生成回路43は、インバータ42、インバータ50-0~50-(n+1)、及びインバータ60-0~60-nを含む。また、キャリブレーション用トリミング信号生成回路43は、NAND40、及びNAND50-0~50-nを含む。
ラッチ回路LT3の信号入力端子Qは、電源に接続されている。ラッチ回路LT3のクロック端子CLKには、反転クロック信号ICLKBが供給される。ラッチ回路LT3の入力端子RNには、制御信号ICALが供給される。ラッチ回路LT3の出力端子QNは、ノードn30を介してインバータINV42の入力端に接続されている。インバータINV42の出力端は、ノードn31を介してラッチ回路LT4の信号入力端子Qに接続されている。
ラッチ回路LT4のクロック端子CLKには、反転クロック信号ICLKBが供給される。ラッチ回路LT4の入力端子RNには、制御信号ICALが供給される。ラッチ回路LT3の出力端子QNは、ノードn32を介してNAND40の入力端の一方に接続されている。
NAND40の入力端の他方は、インバータ42の出力端に接続されている。NAND40の出力端は、インバータINV50-(n+1)の入力端に接続されている。NAND40は、出力信号INTB<n+1>をインバータINV50-(n+1)の入力端に供給する。インバータINV50-(n+1)は、NAND40からの出力信号INTB<n+1>を反転した出力信号INT<n+1>をラッチ回路LT10-nに供給する。
ラッチ回路LT10-nのクロック端子CLKには、反転クロック信号ICLKBが供給される。ラッチ回路LT10-nの入力端子RNには、制御信号ICALが供給される。ラッチ回路LT10-nの信号入力端子Qは、インバータINV50-(n+1)の出力端に接続されている。ラッチ回路LT10-nは、出力信号INTB<n>を出力端QNから出力する。ラッチ回路LT10-nの出力端子QNは、インバータINV50-nの入力端に接続されるとともに、ラッチ回路LT20-nのクロック端子CLK及びNAND50-nの入力端の一方に接続されている。
インバータINV50-nは、ラッチ回路LT10-nの出力端QNからの出力信号INTB<n>を反転した出力信号INT<n>を出力する。インバータINV50-nの出力端は、ラッチ回路LT10-(n-1)の信号入力端に接続されている。
ラッチ回路LT10-(n-1)のクロック端子CLKには、反転クロック信号ICLKBが供給される。ラッチ回路LT10-(n-1)の入力端子RNには、制御信号ICALが供給される。ラッチ回路LT10-(n-1)の信号入力端子Qは、インバータINV50-nの出力端に接続されている。ラッチ回路LT10-nは、出力信号INTB<n-1>を出力端QNから出力する。ラッチ回路LT10-nの出力端子QNは、インバータINV50-(n-1)の入力端に接続されるとともに、ラッチ回路LT20-(n-1)のクロック端子CLK及びNAND50-(n-1)の入力端の一方に接続されている。
インバータINV50-(n-1)は、ラッチ回路LT10-(n-1)の出力端QNからの出力信号INTB<n-1>を反転した出力信号INT<n-1>を出力する。
以下同様に、ラッチ回路LT10-0までのラッチ回路LT10-k(k=(n-2)~1まで)は、クロック端子CLKに反転クロック信号ICLKBが供給される。ラッチ回路LT10-kの入力端子RNには、制御信号ICALが供給される。ラッチ回路LT10-kの信号入力端子Qは、インバータINV50-(k+1)の出力端に接続されている。ラッチ回路LT10-kの出力端子QNは、インバータINV50-kの入力端に接続されるとともに、ラッチ回路LT20-kのクロック端子CLK及びNAND50-kの入力端の一方に接続されている。
ラッチ回路LT10-0のクロック端子CLKには、反転クロック信号ICLKBが供給される。ラッチ回路LT10-0の入力端子RNには、制御信号ICALが供給される。ラッチ回路LT10-0の信号入力端子Qには、インバータINV50-nの出力信号INT<1>が供給される。ラッチ回路LT10-0は、出力信号INTB<0>を出力端QNから出力する。ラッチ回路LT10-0の出力端子QNは、インバータINV50-0の入力端に接続されるとともに、ラッチ回路LT20-0のクロック端子CLK及びNAND50-0の入力端の一方に接続されている。
インバータ60-0~60-nの各々の入力端は、キャリブレーション回路CALの信号入力端子Qに接続されている。インバータ60-0~60-nの各々は、信号入力端Qに入力された信号を反転して出力する。
ラッチ回路LT20-nのクロック端子CLKには、ラッチ回路LT10-nの出力端子QNからの出力信号が供給される。ラッチ回路LT20-nの入力端子RNは、キャリブレーション回路CALのイネーブル端子EN2に接続されており、容量センサ回路イネーブル信号CSRENが供給される。ラッチ回路LT20-nの信号入力端子Qは、インバータINV60-nの出力端に接続されている。ラッチ回路LT20-nの出力端子QNは、NAND50-nの入力端の他方に接続されている。
ラッチ回路LT20-(n-1)のクロック端子CLKには、ラッチ回路LT10-(n-1)の出力端子QNからの出力信号が供給される。ラッチ回路LT20-(n-1)の入力端子RNには、容量センサ回路イネーブル信号CSRENが供給される。ラッチ回路LT20-(n-1)の信号入力端子Qは、インバータINV60-(n-1)の出力端に接続されている。ラッチ回路LT20-(n-1)の出力端子QNは、NAND50-(n-1)の入力端の他方に接続されている。
以下同様に、ラッチ回路LT20-0までのラッチ回路LT20-k(k=(n-2)~0まで)は、クロック端子CLKにラッチ回路LT10-kの出力端子QNからの出力信号が供給される。ラッチ回路LT20-kの入力端子RNには、容量センサ回路イネーブル信号CSRENが供給される。ラッチ回路LT20-kの信号入力端子Qは、インバータINV60-kの出力端に接続されている。ラッチ回路LT20-kの出力端子QNは、NAND50-kの入力端の他方に接続されている。
ラッチ回路LT3、LT4、LT10-0~10-n、及びLT20-0~20-nでは、入力端子RNに入力される信号の信号レベルがLレベルのとき、出力端子QNからの出力信号はHレベルに固定となる。一方、入力端子RNに入力される信号の信号レベルがHレベルのとき、クロック端子CLKの立ち上がりで信号入力端子Qに入力された信号を反転した信号を出力端子QNから出力する。
NAND50-0~50-nは、ラッチ回路LT10-0~10-nからの出力信号と、ラッチ回路LT20-0~20-nからの出力信号との否定論理積の信号を、第2選択信号TCO<0>~TC<n>として各々の出力端から出力する。これにより、第2トリミング信号TCO<n:0>がキャリブレーション回路CALから出力される。
次に、図19のタイムチャートを参照して、本実施例の容量センサ回路15の動作について説明する。
[非活性モードIM1]
Lレベルの容量センサ回路イネーブル信号CSREN及びキャリブレーションイネーブル信号CALENが供給されると、図17Aの制御回路41の入力信号及び図18のラッチ回路LT20-0~20-nの入力端子RNの入力信号は、いずれもLレベルとなる。このとき、出力クロック信号ICLKはLレベル、反転クロック信号ICLKBはHレベル、制御信号ICALはLレベル、反転制御信号ICALBはLレベルとなる。
図17Bに示すトリミング信号生成回路42のトランジスタPM40-0~40-nは、ゲートにLレベルの制御信号ICALの供給を受けてオンとなる。また、トランジスタNM40-0~40-nは、ゲートにHレベルの反転制御信号ICALBの供給を受けてオンとなる。
一方、トランジスタPM50-0~50-nは、ゲートにHレベルの反転制御信号ICALBの供給を受けてオフとなる。また、トランジスタNM50-0~50-nは、ゲートにLレベルの制御信号ICALの供給を受けてオフとなる。これにより、第1選択信号TC<0>~TC<n>が、選択信号ITC<0>~ITC<n>として出力される。すなわち、第1トリミング信号TC<n:0>がトリミング信号ITC<n:0>として出力される。
また、図18に示すキャリブレーション用トリミング信号生成回路43のラッチ回路LT3、ラッチ回路LT4、ラッチ回路LT10-0~10-n、及びラッチ回路LT20-0~20-nは、出力端子QNからHレベルの信号を出力する。このため、INT<n+1:0>(すなわち、INT<n+1>、INT<n>、・・・INT<0>)及びTCO<n:0>(すなわち、TCO<n>、TCO<n-1>、・・・TCO<0>)はすべてLレベルとなる。
出力クロック信号ICLKがLレベルであるため、クロック信号CLKINもLレベルとなる。クロック信号CLKINがLレベルであるため、検出信号COUT1及びエラーフラグ信号COUT2には前のデータ値であるHレベルが保持されることになる。図19では、この状態の期間を非活性モードIM1として示している。
[通常モードNM(初期状態IS1)]
次に、容量センサ回路イネーブル信号CSRENがHレベルになると、クロック信号制御回路CLKCは、クロック信号CLKと同相の出力クロック信号ICLKを出力し、クロック信号CLKの反転信号を反転クロック信号ICLKBとして出力する。ラッチ回路LT3、LT4、LT10-0~10-n、及びLT20-0~20-nの各々の出力端子QNから出力される信号はHレベルのままであるため、INT<n+1:0>及びTCO<n:0>の各信号はいずれもLレベルに維持される。
出力クロック信号ICLKがクロック信号CLKと同相の信号であるため、クロック信号CLKINもクロック信号CLKと同相の信号となる。クロック信号CLKINの立ち上がりにより容量センサ回路15が動作し、判定結果を示す検出信号COUT1及びエラーフラグ信号COUT2を出力する。例えば、コンデンサCAP0の電極間の誘電体DEが融解前で、且つ容量回路CAP10の容量値がコンデンサCAP0よりも小さいとすると、検出信号COUT1及びエラーフラグ信号COUT2の信号レベルはLレベルとなる。図19では、この状態の期間を通常モードNM(初期状態IS1)として示している。
[キャリブレーションモードCM]
次に、キャリブレーションイネーブル信号CALENがHレベルになると、制御信号ICALはHレベル、反転制御信号ICALBはLレベルとなる。トリミング信号生成回路42のトランジスタPM40-0~40-nは、ゲートにHレベルの制御信号ICALの供給を受けてオフとなり、トランジスタNM40-0~40-nは、ゲートにLレベルの反転制御信号ICALBを受けてオフとなる。一方、トランジスタPM50-0~50-nは、ゲートにLレベルの反転制御信号ICALBの供給を受けてオンとなり、トランジスタNM50-0~50-nは、ゲートにHレベルの制御信号ICALを受けてオンとなる。
これにより、第2選択信号TCO<0>~TCO<n>が、選択信号ITC<0>~ITC<n>として出力される。すなわち、第2トリミング信号TCO<n:0>がトリミング信号ITC<n:0>として出力される。INT<n+1:0>及びTCO<n:0>の各信号はいずれもLレベルであるため、トリミング信号ITC<n:0>の各信号もすべてLレベルとなる。
この状態でキャリブレーション回路CALにクロック信号CLKが入力されると、最初のクロック信号CLKの立下りでノードn31の電位が立ち上がり、2番目のクロック信号CLKの立下りでノードn32が立ち下がるため、キャリブレーションモードNMの期間における最初のクロック信号CLKのクロックと2番目のクロックとの間だけインバータINV50-(n+1)の出力信号INT<n+1>はHレベルとなる。
ここで、図18のラッチ回路LT10-n~10-0と、インバータINV50-n~50-0とにより構成される回路は、INT<n:0>のシフトレジスタである。このため、出力信号INT<n+1>のHパルスはクロック信号CLKの3番目のクロックの立下り以降、INT<n>から順にINT<0>までシフトする。出力信号INT<n>がHレベルのとき、出力信号INTB<n>はLレベルであるため、第2選択信号TCO<n>はHレベルとなる。このとき、INT<n-1:0>はすべてLレベルである。
第2トリミング信号TCO<n:0>がトリミング信号ITC<n:0>として出力されるため、図16に示す容量回路CAP10のコンデンサCAP20-n~20-0のうち、コンデンサCAP20-nのみが容量として機能し、他のコンデンサは容量として機能しない状態となる。一方、コンデンサCAP30-m~30-0は、キャリブレーションイネーブル信号CALENがHレベルになったときに制御信号ICALもHレベルになるため、ITM<m:0>(すなわち、反転選択信号ITM<0>~ITM<m>)はマージン用トリミング信号TM<m:0>と同じ信号となり、マージン用トリミング信号TM<m:0>の信号入力に応じたコンデンサ容量として機能することになる。
この状態でクロック信号CLKが立ち上がると、容量センサ回路15により判定された結果がキャリブレーション回路CALの信号入力端子Qに入力される。続くクロック信号CLKの立下りでINTB<n>は立ち上がり、INT<n>は立ち下がるため、キャリブレーション回路CALの信号入力端子Qに入力された判定結果の反転信号がラッチ回路20-nに格納され、第2選択信号TCO<n>の出力データとしてキャリブレーションイネーブル信号CALENがHの間保持される。
ここで、本実施例の容量センサ回路15は、コンデンサCAP0の電極間の誘電体DEが融解前の場合にはLレベルの検出信号COUT1を出力し、融解後はHレベルの検出信号COUT1を出力するように設計されている。すなわち、コンデンサCAP0の容量値よりも容量回路CAP10の容量値の方が小さいと容量センサ回路15が判定した場合、検出信号COUT1はLレベルとなり、その結果Hレベルの第2選択信号TCO<n>が出力される。一方、コンデンサCAP0の容量値よりも容量回路CAP10の容量値の方が大きいと容量センサ回路15が判定した場合、検出信号COUT1はHレベルとなり、その結果Lレベルの第2選択信号TCO<n>が出力される。
次のクロックでは、TCO<n-1>がHレベルとなり、INT<n-2:0>はすべてLレベルのままである。このため、容量回路CAP10のコンデンサCAP20-nは、TCO<n>がHレベルのとき、すなわちコンデンサCAP0よりも容量回路CAP10の方が容量値として小さい場合には容量値として機能し、TCO<n>がLレベルのとき、すなわちコンデンサCAP0より容量回路CAP10の方が容量値として大きい場合には容量値として機能しない状態となる。
また、コンデンサCAP20-(n-1)~20-0のうち、コンデンサCAP20-(n-1)のみが容量として機能し、他のコンデンサは容量として機能しない状態となる。この状態でクロック信号CLKが立ち上がると、容量センサ回路15により判定された結果がキャリブレーション回路CALの信号入力端子Qに入力される。続くクロック信号CLKの立下りでINTB<n-1>は立ち上がり、INT<n-1>は立ち下がるため、キャリブレーション回路CALの信号入力端子Qに入力された判定結果の反転信号がラッチ回路20-(n-1)に格納され、第2選択信号TCO<n-1>の出力データとしてキャリブレーションイネーブル信号CALENがHの間保持される。
以降、判定結果の反転信号がラッチ回路LT20-0に格納され、TCO<0>の出力データとしてキャリブレーションイネーブル信号CALENがHレベルの間保持されるまで、同様の処理が繰り返される。
このキャリブレーションイネーブル信号CALENがHレベルの期間において、コンデンサCAP0の容量値が容量回路CAP10の容量値よりも大きい場合には、容量回路CAP10の容量を削減し、コンデンサCAP0の容量値が容量回路CAP10の容量値よりも小さい場合には、容量回路CAP10の容量を増加させるように一連の動作が行われる。すなわち、コンデンサCAP0と容量回路CAP10とが同じ容量値になるように、第2トリミング信号TCO<n:0>が設定される。図19では、この状態の期間をキャリブレーションモードCMとして示している。
[非活性モードIM2]
例えば、キャリブレーションモードの期間中、容量回路CAP10の容量値が例えば誘電体DEが融解する前のコンデンサCAP0の容量値と融解後のコンデンサCAP0の容量値との差分の半分になるように容量値を設定するマージン用トリミング信号TM<m:0>が容量回路CAP10に供給され、キャリブレーション後の第2トリミング信号TCO<n:0>のデータを容量センサ回路15内に設けられた不揮発性メモリ(図示せず)に格納したとする。電源投入後、第2トリミング信号TCO<n:0>のデータは不揮発性メモリから読み出され、第1トリミング信号TC<n:0>として信号入力端子TT1<n:0>に入力される。図19では、この状態の期間を非活性モードIM2として示している。
[通常モードNM(初期状態IS2)]
Hレベルの容量センサ回路イネーブル信号CSREN及びLレベルのキャリブレーションイネーブル信号CALENを供給して、容量センサ回路15を動作させると、キャリブレーションイネーブル信号CALENはLレベルであるため、ITM<m:0>(すなわち、反転選択信号ITM<0>~ITM<m>)はすべてLレベルとなる。これにより、コンデンサCAP30-0~30-mはすべて容量として機能しないため、容量回路CAP10の容量値は、コンデンサCAP0の半導体集積回路外の寄生容量値を含めたコンデンサCAP0の容量の誘電体DEの融解前の容量値と融解後の容量値との中間レベルとなるように設定されることになる。図19では、この状態の期間を通常モードNM(初期状態IS2)として示している。
以上のように、本実施例の容量センサ回路15によれば、キャリブレーションを行うことによってコンデンサCAP0の寄生容量をキャンセルすることができ、且つ容量回路CAP10の容量値をコンデンサCAP0の誘電体DEが融解する前の容量値と融解した後の容量値との中間レベルとなるように設定することが可能である。これは、コンデンサCAP0の電極間の物質が融解したかどうかの判定に有効である。
次に、本発明の実施例7について説明する。図20は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、第1容量回路CAP10の他に第2容量回路CAP20及び第3容量回路CAP30を有する点、及び切替回路SWを有する点で実施例6の容量センサ回路15と異なる。以下の説明では、第1容量回路CAP10、第2容量回路CAP20及び第3容量回路CAP30をまとめて容量回路CAP10~30とも称する。
容量回路CAP10~30は、複数のコンデンサを含み、回路全体としての静電容量の容量値を選択可能に切り替えることが可能な回路である。容量回路CAP10~30は、n+1ビット用の信号入力端子T1<n:0>、m+1ビット用の信号入力端子T2<m:0>、CIN端子、イネーブル端子EN、及びテスト端子TESTを有する。
テスト端子TESTにLレベルの信号が入力されると、容量回路CAP10~30は、非テストモードに制御される。テスト端子TESTにHレベルの信号が入力されると、容量回路CAP10~30は、テストモードに制御される。
第1容量回路CAP10の信号入力端子T2<m:0>は、第2容量回路CAP20及び第3容量回路CAP30の各々の信号入力端子T2<m:0>と共通に接続されており、マージン用トリミング信号TM<m:0>の供給を受ける。
第3容量回路CAP30のイネーブル端子ENには、イネーブル信号ENが供給される。イネーブル信号ENは、テストモード時に用いる信号である。イネーブル信号ENの信号レベルがHレベルのとき、第3容量回路CAP30の信号入力端子T2に入力されるマージン用トリミング信号TM<m:0>は有効となる。一方、イネーブル信号ENの信号レベルがLレベルのとき、第3容量回路CAP30の信号入力端子T2に入力されるマージン用トリミング信号TM<m:0>は無効となる。
第3容量回路CAP30の信号入力端子T1<n:0>に供給される容量値選択信号TP<k:0>は、テストモード時に用いる信号であり、コンデンサCAP0の半導体集積回路外の寄生容量を想定し、テストモード時に半導体集積回路内で付加する際のコンデンサ容量値選択信号である。ここでは、k+1ビットのときのトリミングビットを例として記載している。
切替回路SWは、信号経路の切替回路である。切替回路SWは、CIN0端子、CIN1端子、CIN0P端子、CIN1P端子、CIN1T端子及びCIN0T端子を有する。CIN0端子は、アンプ回路30のCIN0端子に接続されている。CIN1端子は、アンプ回路30のCIN1端子に接続されている。CIN0P端子は、ノードn0を介して抵抗R0の一端に接続されている。CIN1P端子は、ノードn1を介して抵抗R1の一端に接続されている。CIN1T端子は、第2容量回路CAP20のCIN端子に接続されている。CIN0T端子は、第3容量回路CAP30のCIN端子に接続されている。
また、切替回路SWは、テスト端子TEST0、TEST1及びTEST2を有する。テスト端子TEST0には、テストモード信号TESTが供給される。テスト端子TEST1は、第1容量回路CAP10のテスト端子TESTと共通に接続されている。テスト端子TEST2は、第3容量回路CAP30のテスト端子TESTと共通に接続されている。
テスト端子TEST0にLレベルのテストモード信号TESTが供給されると、切替回路SWはCIN0端子とCIN0P端子との間を接続するとともに、CIN1端子とCIN1P端子との間を接続する。このとき、切替回路SWのCIN0T端子及びCIN1T端子の入力はLレベルとなる。
テスト端子TEST0にHレベルのテストモード信号TESTが供給されると、切替回路SWはCIN0端子とCIN0T端子との間を接続するとともに、CIN1端子とCIN1T端子との間を接続する。このとき、切替回路SWのCIN0P端子及びCIN1P端子の入力はLレベルとなる。切替回路SWのテスト端子TEST1は、テスト端子TEST0に入力されたテスト信号TESTと同相の信号をテスト信号ITESTとして出力する。切替回路SWのテスト端子TEST2は、テスト端子TEST0に入力されたテスト信号TESTを反転した信号を反転テスト信号ITESTBとして出力する。
キャリブレーション回路CAL、コンデンサCAP0、抵抗R0、抵抗R1、ダイオードD0~D3、及びPAD0~2の構成は実施例6の容量センサ回路15と同様である。また、キャリブレーション回路複数の端子のうち、イネーブル端子EN1及びEN2、クロック端子CT1、信号入力端子Q、信号入力端子TT1<n:0>、クロック端子CT2、出力端子TT3<n:0>の接続は実施例6の容量センサ回路15と同様である。また、アンプ回路30の入力端子IN、入力端子ILT、出力端子OUT1及びOUT2の接続は実施例6の容量センサ回路15と同様である。
キャリブレーション回路CALの端子CA1は、第1容量回路CAP10のイネーブル端子EN及び第2容量回路CAP20のイネーブル端子ENと共通に接続され、制御信号ICALの供給を受ける。キャリブレーション回路CALの信号入力端子TT2<n:0>は、第1容量回路CAP10の信号入力端子T1<n:0>及び第2容量回路CAP20の信号入力端子T1<n:0>と共通に接続され、トリミング信号ITC<n:0>の供給を受ける。
アンプ回路30のCIN0端子は、切替回路SWのCIN0端子に接続されている。また、アンプ回路30のCIN1端子は、切替回路SWのCIN1端子に接続されている。
図21Aは、本実施例の第1容量回路CAP10の構成を示す回路図である。第1容量回路CAP10は、第1回路部10A及び第2回路部10Bから構成されている。なお、第2容量回路CAP20も同様の構成を有する。
第1回路部10Aは、図14に示す実施例5の容量回路CAP10と同様の構成を有する。すなわち、第1回路部10Aは、コンデンサCAP20-0、CAP20-1、・・・CAP20-nと、Nチャネル型MOSFETであるトランジスタNM20-0、NM20-1、・・・NM20-nと、を含む。コンデンサCAP20-0~CAP20-nの各々は、一端が共通のラインを介してCIN端子に接続され、他端がトランジスタNM20-1~NM20-nのドレインに接続されている。トランジスタNM20-0~NM20-nの各々は、ソースが接地され、ゲートに選択信号ITC<0>~ITC<n>が供給される。
第2回路部10Bは、m+1個のコンデンサであるコンデンサCAP30-0~30-mと、m+1個のNチャネル型MOSFETであるトランジスタNM30-0~30-mと、を含む。
コンデンサCAP30-0~30-mの各々の一端は、共通のラインを介してCIN端子に接続されている。コンデンサCAP30-0の他端は、トランジスタNM30-0のドレインに接続されている。同様に、コンデンサCAP30-1~30-mの他端は、トランジスタNM30-1~30-mのドレインにそれぞれ接続されている。
トランジスタNM30-0~30-mの各々のソースは、接地されている。トランジスタNM30-0~30-mの各々のゲートには、反転選択信号ITM<0>~ITM<m>が供給される。
図21Bは、第1容量回路CAP10の一部である信号生成回路44の構成を示す回路図である。信号生成回路44は、NOR10-0~10-nまでのn+1個のNORゲート回路と、インバータINV9-0~9-nまでのn+1個のインバータと、を含む。また、信号生成回路44は、NOR20-0~20-mまでのm+1個のNORゲート回路と、NOR30-0~30-mまでのm+1個のNORゲート回路と、1個のNORゲート回路NOR40と、を含む。
NOR10-0~10-nの各々の出力端子は、インバータINV9-0~9-nの入力端にそれぞれ接続されている。NOR10-0~10-nの各々の入力端の一方には、選択信号TC<0>~TC<n>がそれぞれ供給される。NOR10-0~10-nの各々の入力端の他方は、すべてテスト端子TESTに接続されている。
インバータINV9-0~9-nの各々の出力端は、図21Aに示す第1容量回路CAP10のトランジスタNM20-0~NM20-nの各々のゲートに接続されている。インバータINV9-0~9-nは、NOR10-0~10-nの出力信号を反転した信号を、選択信号ITC<0>~ITC<n>としてトランジスタNM20-0~NM20-nの各々のゲートに供給する。
NOR20-0~20-mの各々の出力端は、NOR30-0~30-mの各々の入力端子の一方に接続されている。NOR20-0~20-mの各々の入力端の一方は、信号入力端子T2<m:0>に接続されており、マージン用トリミング信号TM<m:0>の入力を受ける。NOR20-0~20-mの各々の入力端の他方は、テスト端子TESTに接続されている。
NOR30-0~30-mの各々の入力端子の他方は、すべてNOR40の出力端に接続されている。NOR40の入力端の一方はイネーブル端子ENに接続され、入力端の他方はテスト端子TESTに接続されている。NOR30-0~30-mの各々の出力端は、図21Aに示す第1容量回路CAP10のトランジスタNM30-0~NM30-mの各々のゲートに接続されている。NOR30-0~30-mの各々は、反転選択信号ITM<0>~ITM<m>を出力し、トランジスタNM30-0~NM30-mの各々のゲートに供給する。
図22Aは、第3容量回路CAP30の構成を示す回路図である。第3容量回路CAP30は、第1回路部30A及び第2回路部30Bから構成されている。
第1回路部30Aは、コンデンサCAP40-0、CAP40-1、・・・CAP40-kと、Nチャネル型MOSFETであるトランジスタNM80-0、NM80-1、・・・NM80-kと、を含む。コンデンサCAP40-0~CAP40-kの各々は、一端が共通のラインを介してCIN端子に接続され、他端がトランジスタNM80-1~NM80-kのドレインに接続されている。トランジスタNM80-0~NM80-kの各々は、ソースが接地され、ゲートに選択信号ITP<0>~ITP<k>が供給される。
第2回路部30Bは、m+1個のコンデンサであるコンデンサCAP50-0~50-mと、m+1個のNチャネル型MOSFETであるトランジスタNM90-0~90-mと、を含む。
コンデンサCAP50-0~50-mの各々の一端は、共通のラインを介してCIN端子に接続されている。コンデンサCAP50-0の他端は、トランジスタNM90-0のドレインに接続されている。同様に、コンデンサCAP50-1~50-mの他端は、トランジスタNM90-1~90-mのドレインにそれぞれ接続されている。
トランジスタNM90-0~90-mの各々のソースは、接地されている。トランジスタNM90-0~90-mの各々のゲートには、反転選択信号ITM<0>~ITM<m>が供給される。
図22Bは、第3容量回路CAP30の一部である信号生成回路45の構成を示す回路図である。信号生成回路45は、NOR50-0~50-kまでのk+1個のNORゲート回路と、インバータINV10-0~10-kまでのk+1個のインバータと、を含む。また、信号生成回路45は、NOR60-0~60-mまでのm+1個のNORゲート回路と、NOR70-0~70-mまでのm+1個のNORゲート回路と、1個のNORゲート回路NOR80と、を含む。
NOR50-0~50-kの各々の出力端子は、インバータINV10-0~10-kの入力端にそれぞれ接続されている。NOR50-0~50-kの各々の入力端の一方には、選択信号TP<0>~TP<k>がそれぞれ供給される。NOR50-0~50-kの各々の入力端の他方は、すべてテスト端子TESTに接続されている。
インバータINV10-0~10-kの各々の出力端は、図22Aに示す第3容量回路CAP30のトランジスタNM80-0~NM80-kの各々のゲートに接続されている。インバータINV10-0~10-kは、NOR50-0~50-kの出力信号を反転した信号を、選択信号ITP<0>~ITP<k>としてトランジスタNM80-0~NM80-kの各々のゲートに供給する。
NOR60-0~60-mの各々の出力端は、NOR70-0~70-mの各々の入力端子の一方に接続されている。NOR60-0~60-mの各々の入力端の一方は、信号入力端子T2<m:0>に接続されており、マージン用トリミング信号TM<m:0>の入力を受ける。NOR60-0~60-mの各々の入力端の他方は、テスト端子TESTに接続されている。
NOR70-0~70-mの各々の入力端子の他方は、すべてNOR80の出力端に接続されている。NOR80の入力端の一方はイネーブル端子ENに接続され、入力端の他方はテスト端子TESTに接続されている。NOR70-0~70-mの各々の出力端は、図22Aに示す第3容量回路CAP30のトランジスタNM90-0~NM90-mの各々のゲートに接続されている。NOR70-0~70-mの各々は、反転選択信号ITM<0>~ITM<m>を出力し、トランジスタNM90-0~NM90-mの各々のゲートに供給する。
次に、本実施例の容量センサ回路15の動作について説明する。
[非テストモード]
図20の切替回路SWのテスト端子TESTに供給されるテストモード信号TESTの信号レベルがLレベルのとき、切替回路SWのCIN0端子とCIN0P端子との間、及びCIN1端子とCIN1P端子との間がそれぞれ接続され、CIN0T端子及びCIN1T端子の入力はLレベルとなる。
また、切替回路SWのテスト端子TEST1に供給されるテスト信号ITESTの信号レベルはHレベルとなり、テスト端子TEST2に供給される反転テスト信号ITESTBの信号レベルはHレベルとなる。第3容量回路CAP30及び第2容量回路CAP20のCIN端子はともにアンプ回路30に接続されないため、容量センサ回路15の動作に影響しない。
第1容量回路CAP10のテスト端子TESTの入力はLレベルとなるため、図21Bのトリミング信号ITC<n:0>(すなわち、選択信号ITC<0>~ITC<n>)は、第1トリミング信号TC<n:0>(すなわち、選択信号TC<0>~TC<n>)と同相の信号となる。また、ITM<m:0>(すなわち、反転選択信号ITM<0>~ITM<m>)は、マージン用トリミング信号TM<m:0>(すなわち、選択信号TM<0>~TM<m>)及びイネーブル信号ENのANDゲートと同様の挙動となる。これは実施例6の図16と同じ状態である。このため、図20の切替回路SWに供給されるテストモード信号TESTがLレベルのとき、実施例6と同じ動作が可能となる。
[テストモード]
次に、テスト信号TESTの信号レベルがHレベルのとき、切替回路SWのCIN0端子とCIN0T端子との間、及びCIN1端子とCIN1T端子との間が接続され、切替回路SWのCIN0P端子及びCIN1P端子の入力はLレベルとなる。
また、テスト信号ITESTの信号レベルはHレベル、反転テスト信号ITESTBの信号レベルはHレベルとなる。コンデンサCAP0の一端及び第1容量回路CAP10のCIN端子はともにアンプ回路30に接続されないため、容量センサ回路15の動作に影響しない。
第2容量回路CAP20のテスト端子TESTの入力はLレベルとなるため、図21Bのトリミング信号ITC<n:0>(すなわち、選択信号ITC<0>~ITC<n>)は、第1トリミング信号TC<n:0>(すなわち、選択信号TC<0>~TC<n>)と同相の信号となる。また、ITM<m:0>(すなわち、反転選択信号ITM<0>~ITM<m>)は、マージン用トリミング信号TM<m:0>(すなわち、選択信号TM<0>~TM<m>)及びイネーブル信号ENのANDゲートと同様の挙動となる。これは実施例6の図16と同じ状態である。
また、第3容量回路CAP30のテスト端子TESTの入力はLレベルとなるため、図22BのITP<k:0>(すなわち、選択信号ITP<0>~ITP<k>)は、容量値選択信号TP<k:0>(すなわち、選択信号TP<0>~TP<k>)と同相の信号となる。
ここで、第3容量回路CAP30の入力信号として、Hレベルのイネーブル信号ENと、コンデンサCAP0の半導体集積回路外の寄生容量を想定した容量値選択信号TP<k:0>と、第3容量回路CAP30の容量値がコンデンサCAP0の電極間の誘電体DEが融解する前の容量値と融解した後の容量値との差分の半分になるようなマージン用トリミング信号TM<m:0>を入力したとする。イネーブル信号ENはHレベルであるため、図22BのITM<m:0>とTM<m:0>とは同相の信号となる。図22AのコンデンサCAP50-0~50-mの容量値を図21AのコンデンサCAP30-0~30-mの容量値の倍となるように設定しているとすると、コンデンサCAP50-0~50-mには、コンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分に相当する容量値が設定されていることになる。
この状態でキャリブレーションを実施し、第2容量回路CAP20の容量値と第3容量回路CAP30の容量値とが同じ容量値となるように第2トリミング信号TCO<n:0>が設定されたとする。このときのTCO<n:0>のデータをTC<n:0>に入力し、Hレベルの容量センサ回路イネーブル信号CSREN及びLレベルのキャリブレーションイネーブル信号CALENを供給して容量センサ回路15を動作させると、キャリブレーションイネーブル信号CALENがLレベルであるため制御信号ICALもLレベルとなり、図21BのITM<m:0>もすべてLレベルとなる。コンデンサCAP30-0~30-mはすべて容量として機能しないため、第2容量回路CAP20の容量値は、第3容量回路CAP30の容量値からコンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分の半分に相当する容量値を差し引いた容量値に設定されることになる。
さらにLレベルのイネーブル信号ENを入力すると、図22AのITM<m:0>はすべてLレベルとなり、コンデンサCAP50-0~50-mはすべて容量値として機能しない。このため、第3容量回路CAP30の容量値は、第2容量回路CAP20の容量値からコンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分の半分に相当する容量値を差し引いた容量値に設定されることになる。
つまり、Hレベルのイネーブル信号ENを入力することで、第2容量回路CAP20の容量値が第3容量回路CAP30の容量値よりもコンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ少ない状態で、容量センサ回路15を動作させることができる。
また、Lレベルのイネーブル信号ENを入力することで、第3容量回路CAP30の容量値が第2容量回路CAP20の容量値よりもコンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ少ない状態で、容量センサ回路15を動作させることができる。
以上のように、本実施例の容量センサ回路15によれば、テストモードにおいてキャリブレーション動作及び容量センサ動作を行うことが可能である。これは、コンデンサCAP0を接続していないウエハ段階でのテストに有効である。
次に、本発明の実施例8について説明する。図23は、本実施例の容量センサ回路15の構成を示すブロック図である。本実施例の容量センサ回路15は、第1容量回路CAP10、第2容量回路CAP20及び第3容量回路CAP30に検出切替信号OPTが入力される点で、実施例7の容量センサ回路15と異なる。
検出切替信号OPTは、コンデンサCAP0の容量値の減少の検出及び増減の検出を切り替えるために用いられる容量増減検出切替信号である。検出切替信号OPTがLレベルのとき、容量センサ回路15はコンデンサCAP0の容量減少を検出するように制御される。検出切替信号OPTがHレベルのとき、容量センサ回路15はコンデンサCAP0の容量増加を検出するように制御される。検出切替信号OPTは、第1容量回路CAP10、第2容量回路CAP20及び第3容量回路CAP30に設けられた信号入力端子OPTに供給される。
キャリブレーション回路CAL、アンプ回路30、切替回路SW、コンデンサCAP0、抵抗R0、抵抗R1、ダイオードD0~D3、及びPAD0~2の構成は実施例7の容量センサ回路15と同様である。
本実施例の第1容量回路CAP10は、図21Aに示す実施例7の第1項電サ容量回路CAP10と同様の基本構成を有し、信号生成回路44の構成において実施例7の容量回路CAP10と異なる。なお、第2容量回路CAP20も第1容量回路CAP10と同様の構成を有する。
図24は、本実施例の第1容量回路CAP10の信号生成回路44の構成を示す回路図である。なお、第2容量回路CAP20も同様の構成の信号生成回路44を有する。本実施例の信号生成回路44は、EN制御部51を有する点で実施例7の信号生成回路44と異なる。
EN制御部51は、2入力のNANDゲート回路であるNAND80、NAND81及びNAND82と、インバータINV120及びINV121と、を含む。
NAND81の入力端の一方は、インバータINV121の入力端と共通に、第1容量回路CAP10のイネーブル端子ENに接続されている。NAND81の入力端の他方は、インバータINV120の出力端に接続されている。
NAND82の入力端の一方は、インバータINV121の出力端に接続されている。NAND82の入力端の他方は、インバータINV120の入力端と共通に、第1容量回路CAP10の信号入力端子OPTに接続されている。
NAND80の入力端の一方は、NAND81の出力端に接続されている。NAND80の入力端の他方は、NAND82の出力端に接続されている。NAND80の出力端は、NOR40の入力端の一方に接続されている。EN制御部51は、イネーブル端子EN及び信号入力端子OPTに供給された信号に基づいてイネーブル信号IENを生成し、NOR40の入力端の一方に供給する。
図25は、本実施例の第3容量回路CAP30の信号生成回路45の構成を示す回路図である。本実施例の信号生成回路45は、EN制御部52を有する点で実施例7の信号生成回路45と異なる。
EN制御部52は、2入力のNANDゲート回路であるNAND90、NAND91及びNAND92と、インバータINV130及びINV131と、を含む。
NAND91の入力端の一方は、インバータINV131の入力端と共通に、第3容量回路CAP30のイネーブル端子ENに接続されている。NAND91の入力端の他方は、インバータINV130の出力端に接続されている。
NAND92の入力端の一方は、インバータINV131の出力端に接続されている。NAND92の入力端の他方は、インバータINV130の入力端と共通に、第3容量回路CAP30の信号入力端子OPTに接続されている。
NAND90の入力端の一方は、NAND91の出力端に接続されている。NAND90の入力端の他方は、NAND92の出力端に接続されている。NAND90の出力端は、NOR80の入力端の一方に接続されている。EN制御部52は、イネーブル端子EN及び信号入力端子OPTに供給された信号に基づいてイネーブル信号IENを生成し、NOR80の入力端の一方に供給する。
次に、本実施例の容量センサ回路15の動作について説明する。
[検出切替信号OPTがLレベルの状態]
検出切替信号OPTがLレベルのとき、図24に示すEN制御部51はENと同相のイネーブル信号IENを出力し、NOR40の入力端の一方に供給する。これにより、本実施例の信号生成回路44は、図21Bに示す実施例7の信号生成回路44と同じ状態となる。
また、検出切替信号OPTがLレベルであるため、図25に示すEN制御部52はENと同相のイネーブル信号IENを出力し、NOR80の入力端の一方に供給する。これにより、本実施例の信号生成回路45は、図22Bに示す実施例7の信号生成回路45と同じ状態となる。
[検出切替信号OPTがHレベルの状態]
次に、検出切替信号OPTがHレベルのとき、図24のEN制御部51は、ENを反転した信号をイネーブル信号IENとして出力し、NOR40の入力端の一方に供給する。同様に、図25のEN制御部52は、ENを反転した信号をイネーブル信号IENとして出力し、NOR80の入力端の一方に供給する。
[非テストモード]
このとき、図23に示す切替回路SWのテスト端子TESTにLレベルのテスト信号TESTが入力されると、切替回路SWのCIN0端子とCIN0P端子との間、及びCIN1端子とCIN1P端子との間がそれぞれ接続され、切替回路SWのCIN0T端子及びCIN1T端子の入力はLレベルとなる。また、テスト信号ITESTはLレベル、反転テスト信号ITESTBはHレベルとなる。
第3容量回路CAP30及び第2容量回路CAP20のCIN端子は、ともにアンプ回路30には接続されないため、容量センサ回路15の動作に影響しない。第1容量回路CAP10のテスト端子TESTの入力はLレベルとなるため、図24のトリミング信号ITC<n:0>(すなわち、選択信号ITC<0>~ITC<n>)は、第1トリミング信号TC<n:0>(すなわち、選択信号TC<0>~TC<n>)と同相の信号となる。また、ITM<m:0>(すなわち、反転選択信号ITM<0>~ITM<m>)は、マージン用トリミング信号TM<m:0>(すなわち、選択信号TM<0>~TM<m>)及びイネーブル信号ENのANDゲートと同様の挙動となる。
この状態でキャリブレーションを実施すると、キャリブレーションイネーブル信号CALENがHレベルであるため、制御信号ICALはHレベルとなり、図24のイネーブル信号IENはLレベル、つまりITM<m:0>はすべてLとなる。これにりより、コンデンサCAP30-0~30-mが容量として機能しない状態となり、第1容量回路CAP10はコンデンサCAP0と同じ容量値となる。
キャリブレーション後に容量センサ回路15を動作させる場合、キャリブレーションイネーブル信号CALENはLレベルになるため、制御信号ICALはLレベルとなり、図24のイネーブル信号IENはHレベル、つまりITM<m:0>はTM<m:0>と同相の信号となる。このため、第1容量回路CAP10の容量値は、コンデンサCAP0の寄生容量を含めた容量値に、コンデンサCAP0の電極間の誘電体DEが融解する前の容量値と融解後の容量値との差分の半分を足した容量値に設定されることになる。
[テストモード]
テスト信号TESTがHレベルのとき、切替回路SWのCIN0端子とCIN0T端子との間、及びCIN1端子とCIN1T端子との間がそれぞれ接続され、切替回路SWのCIN0P端子及びCIN1P端子の入力はLレベルとなる。また、テスト信号ITESTはHレベル、反転テスト信号ITESTBはLレベルとなる。
コンデンサCAP0の一端及び第1容量回路CAP10のCIN端子はともにアンプ回路30に接続されないため、容量センサ回路15の動作に影響しない。第2容量回路CAP20のテスト端子TESTの入力はLレベルとなるため、図24のトリミング信号ITC<n:0>は、第1トリミング信号TC<n:0>と同相の信号となる。また、ITM<m:0>は、マージン用トリミング信号TM<m:0>及びイネーブル信号ENのANDゲートと同様の挙動となる。
また、第3容量回路CAP30のテスト端子TESTの入力はLレベルとなるため、図25のITP<k:0>(すなわち、選択信号ITP<0>~ITP<k>)は、容量値選択信号TP<k:0>(すなわち、選択信号TP<0>~TP<k>)と同相の信号となる。
ここで、第3容量回路CAP30の入力信号として、Hレベルのイネーブル信号ENと、コンデンサCAP0の半導体集積回路外の寄生容量を想定した容量値選択信号TP<k:0>と、第3容量回路CAP30の容量値がコンデンサCAP0の電極間の誘電体DEが融解する前の容量値と融解した後の容量値との差分の半分になるようなマージン用トリミング信号TM<m:0>を入力したとする。イネーブル信号ENはHレベルであるため、図25のITM<m:0>はすべてLとなり、図22Aに示すコンデンサCAP50-0~50-m(すなわち、本実施例の第3容量回路CAP30の第2回路部30Bを構成するコンデンサ)は、すべて容量として機能しない。
この状態でキャリブレーションを実施し、第2容量回路CAP20の容量値とコンデンサCAP0の容量値とが同じ容量値となるように第2トリミング信号TCO<n:0>が設定されたとする。このときのTCO<n:0>のデータをTC<n:0>に入力し、Hレベルの容量センサ回路イネーブル信号CSREN及びLレベルのキャリブレーションイネーブル信号CALENを供給して容量センサ回路15を動作させると、キャリブレーションイネーブル信号CALENがLレベルであるため制御信号ICALもLレベルとなり、図24のITM<m:0>とTM<m:0>は同相の信号となる。
これにより、第2容量回路CAP20の容量値は、第3容量回路CAP30の容量値に、コンデンサCAP0の電極間の誘電体DEが融解する前の容量値と融解後の容量値との差分の半分を足した容量値に設定されることになる。
さらにLレベルのイネーブル信号ENを入力すると、図25のITM<m:0>とTM<m:0>は同相の信号となる。図22AのコンデンサCAP50-0~50-mの容量値を図21AのコンデンサCAP30-0~30-m(すなわち、本実施例の第2容量回路CAP20の第2回路部10Bを構成するコンデンサ)の容量値の倍となるように設定しているとすると、コンデンサCAP50-0~50-mには、コンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分に相当する容量値が設定されていることになる。第3容量回路CAP30の容量値は、第2容量回路CAP20の容量値に、コンデンサCAP0の電極間の誘電体DEが融解する前の容量値と融解後の容量値との差分の半分を足した容量値に設定されることになる。
つまり、Hレベルのイネーブル信号ENを入力することで、第2容量回路CAP20の容量値が第3容量回路CAP30の容量値よりもコンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ多い状態で、容量センサ回路15を動作させることができる。
また、Lレベルのイネーブル信号ENを入力することで、第3容量回路CAP30の容量値が第2容量回路CAP20の容量値よりもコンデンサCAP0の電極間の誘電体DEが融解前の容量値と融解後の容量値との差分の半分に相当する容量値分だけ多い状態で、容量センサ回路15を動作させることができる。
以上のように、本実施例の容量センサ回路15によれば、非テストモード及びテストモードにおいてキャリブレーション動作及び容量センサ回路15による容量増加の検出動作を行うことが可能である。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例1では、排他的論理ゲート回路36がNANDゲート回路及びインバータから構成されている例について説明したが、他の論理ゲート回路や素子を用いて等価な構成を実現してもよい。
また、上記実施例2では、第2ラッチ回路LT2が排他的論理ゲート回路36の一部の出力信号を記憶する例について説明したが、その回路構成は特に限定されない。また、ラッチ回路ではなく、他の順序回路を用いて信号を記憶するように構成してもよい。
また、上記実施例3では、抵抗R0及びR1、ダイオードD0~D3及び寄生容量を用いて容量センサ回路15に静電気対策及びノイズ対策を施す例について説明した。しかし、ダイオードの代わりに他の静電気保護素子を用いて静電気対策を実現するように構成してもよい。また、他の素子を用いてノイズ除去フィルタを構成してもよい。
また、上記実施例4では、アンプ回路30にインバータ及びNMOSトランジスタを追加することにより、PAD0及びPAD1をハイインピーダンス状態にする例について説明したが、他の素子を用いて同様の構成を実現してもよい。
また、上記実施例5では、半導体集積回路内の容量回路においてコンデンサ及びNMOSトランジスタを用いた例について説明したが、コンデンサの種類は特に限定されない。NMOSキャパシタ、MIM(Metal Insulator Metal)キャパシタ、MOM(Metal Oxide Metal)キャパシタ等、どのようなコンデンサを用いてもよい。また、NMOSトランジスタの代わりに他の素子を用いてもよい。
また、上記実施例6では、半導体集積回路内の容量回路においてコンデンサ及びNMOSトランジスタを用い、それらを選択する回路においてインバータ及びNANDゲート回路を用いた例について説明した。しかし、インバータ及びNANDゲート回路に限られず、他の論理ゲート回路を用いて構成してもよい。
また、上記実施例6では、キャリブレーション回路CALをクロック信号制御回路、ラッチ回路、インバータ、NANDゲート回路、NMOSトランジスタ及びPMOSトランジスタを用いて構成する例について説明したが、クロック信号制御回路やラッチ回路の構成は特に限定されない。また、インバータやNANDゲート回路の代わりに、他の順序回路や論理ゲートを用いてもよい。NMOSトランジスタ及びPMOSトランジスタの代わりに他の素子を用いてもよい。
また、上記実施例7では、切替回路によりテストモード用の容量回路と非テストモード用の容量回路とを切り替え、テストモード用容量回路においてキャリブレーション動作や容量変化の検出をする例について説明したが、切替回路はどのような回路構成であってもよい。また、半導体集積回路内の容量回路においてコンデンサ及びNMOSトランジスタを用い、それらを選択する回路においてインバータ及びNORゲート回路を用いる例について説明した。しかし、インバータ及びNORゲート回路の代わりに他の論理ゲート回路を用いてもよい。
また、上記実施例8では、半導体集積回路内の容量回路においてNANDゲート回路及びインバータを追加し、キャリブレーション中に容量変化分の容量値を加え、キャリブレーション後に削除する方法と、容量変化分の容量値をキャリブレーション中には加えず、キャリブレーション後に追加する方法と、を切り替えることで、容量増加の検出と容量減少の検出とを切り替える例について説明した。しかし、半導体集積回路内の容量回路の構成は上記のものに限られず、他の論理ゲート回路や素子を用いて構成してもよい。