JPH0545421A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【構成】 本番用回路１とＴＥＧ回路２とを内蔵する半
導体チップ３００上に、本番用回路１に接続される外部
端子４，５−１〜５−ｎのそれぞれとＴＥＧ回路２との
間に設けられるトランスファーゲート８，９−１〜９−
ｎと、ある特定の信号入力に応答してこれらのトランス
ファーゲートをＯＮ状態にするとともに本番用回路１を
不活性化するための信号を出力するＴＥＧモード設定回
路３が形成される。 【効果】 半導体チップ３００がパッケージに組込まれ
た後も、外部端子を介してＴＥＧ回路２を動作させるこ
とができるため、ＴＥＧ回路２の特性を測定・観測する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、テ
ストエレメントグループ回路を内蔵する半導体装置に関
する。

【０００２】

【従来の技術】超ＬＳＩ等の、複雑な内部回路を有する
半導体装置の多くには、一般に、テストエレメントグル
ープ（以下、ＴＥＧと称す）と呼ばれる、信頼性設計の
ための回路が設けられる。

【０００３】図８は、このようなＴＥＧ回路を持たない
従来の半導体装置のブロック図であり、図９は、このよ
うなＴＥＧ回路を有する従来の半導体装置のブロック図
である。

【０００４】ＴＥＧ回路を持たない半導体装置は、図８
に示されるように、この半導体装置の本来の機能を果た
す内部回路（以下、本番用回路と称す）１のみを有する
チップ１００と、この本番用回路１を駆動するための電
源電圧Ｖ_CCを外部から受ける電源端子４と、接地電位Ｖ
_SSを外部から受ける接地端子７と、本番用回路１を活性
化するための制御信号であるチップセレクト信号を外部
から受けるチップセレクト端子６と、入出力端子５−１
〜５−ｎとを含む。

【０００５】入出力端子５−１〜５−ｎの各々には、活
性化された本番用回路１において処理されるために本番
用回路１に外部から入力される入力信号または、活性化
された本番用回路１から出力される、外部への出力信号
を受ける。

【０００６】本番用回路１は、電源端子４および接地端
子７間に印加された外部電圧によって駆動されて、チッ
プセレクト信号ＣＥにより活性化されている期間、所定
の入出力端子５−１〜５−ｎに与えられた入力信号を処
理し、これによって得られた信号を出力信号として所定
の入出力端子５−１〜５−ｎに供給する。

【０００７】ＴＥＧ回路を有する従来の半導体装置（図
６参照）は、図５に示される半導体装置と異なり、本番
用回路１およびこの本番用回路１とは電気的に独立なＴ
ＥＧ回路２の両方が形成された半導体チップ２００を含
む。

【０００８】図６を参照して、本番用回路１に接続され
る入出力端子５−１〜５−ｎ，チップセレクト端子６，
電源端子４，および接地端子７等の外部端子はＴＥＧ回
路２に一切接続されない。

【０００９】ＴＥＧ回路２は、半導体基板２００上に本
番用回路１と同時に形成される。このため、ＴＥＧ回路
２は、本番用回路１と同じ製造プロセスで形成される。
したがって、ＴＥＧ回路２を構成する素子の特性や、こ
れらの素子の組合わせによって実現される機能などを検
査すれば、その検査結果から、本番用回路１における素
子の特性や、素子の設計上の寸法からのばらつきや、回
路性能などの、本番用回路１の信頼性にかかわるパラメ
ータのうち製造プロセスに影響される種々のパラメータ
について類推することができる。

【００１０】実際には、チップ同士がまだ物理的に切り
離されていないウェハ状態において、ＴＥＧ回路２に駆
動電圧が供給され、所定の部分に信号が入力されたとき
に所定の部分から出力される信号を検出することによ
り、本番用回路１の信頼性に関与する種々のパラメータ
が測定・観測される。ＴＧＥ２への駆動電圧の印加，入
力信号の供給，出力信号の取出しは、テストピンと呼ば
れる、針状の金属端子を用いて行なわれる。

【００１１】このようなＴＥＧ回路２の種々の特性を測
定・観測するためにＴＥＧ回路２内のどの部分にどのよ
うな信号を入力しＴＥＧ回路２のどの部分に現われた信
号を取出すかは、ＴＥＧ回路２の特性にかかわるパラメ
ータのうちのどのようなパラメータを測定・観測するか
に応じて予め決められている。

【００１２】このような測定・観測の結果に基づいて、
本番用回路１の信頼性が判断される。

【００１３】

【発明が解決しようとする課題】以上のように、ＴＥＧ
回路を有する従来の半導体装置において、ＴＥＧ回路は
本番用回路と同じ半導体チップ上に、この本番用回路と
は電気的に独立に形成される。

【００１４】一方、このような半導体装置が製品として
完成した状態において、半導体チップはプラスチック等
の樹脂などで封止されるため、ＴＧＥ回路に外部から駆
動電圧や信号を入力したり、ＴＥＧ回路から信号を取出
すことが不可能となる。

【００１５】すなわち、図６を参照して、製品として完
成した状態では、半導体チップ２００はこのような樹脂
によるパッケージに内蔵されており、端子４，５−１〜
５−ｎ，６，７だけが、半導体チップ２００の内部回路
に接続されるリードと呼ばれる外部端子として、このパ
ッケージの外に設けられる。したがって、製品として完
成した半導体装置においては、本番用回路１にのみ駆動
電圧を与えたり、信号の入力および取出しを行なうこと
ができる。一方、ＴＥＧ回路２は半導体チップ２００上
において、外部端子４，５−１〜５−ｎ，６，７のいず
れにも電気的に接続されていないため、これらの外部端
子４，５−１〜５−ｎ，６，７を介してＴＥＧ２の特性
を測定・観測することは不可能である。

【００１６】それゆえ、完成した製品の状態の半導体装
置における本番用回路１の信頼性を、ＴＥＧの特性を測
定・観測することによって確認することはできない。

【００１７】しかしながら、完成した半導体装置が実際
に使用される前と後でこの半導体装置の内部回路の特性
がどのように変化するかや、完成した半導体装置を高温
下で動作させることによって、実際の使用に耐えない製
品を見分ける、いわゆるバーンインなどのような、完成
した半導体装置に種々の外的なストレスを印加して行な
われる試験の前と後でこの半導体装置の内部回路の特性
がどのように変化するかなどをＴＥＧを利用して検査す
ることはできない。すなわち、ＴＥＧ回路を有する従来
の半導体装置によれば、半導体装置が製品として完成し
た後の工程で本番用内部回路に生じる特性の変化に対し
て、この半導体装置の内部回路の製造プロセス等が与え
る影響を知ることが不可能である。

【００１８】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、半導体装置の内部回路の特性を、こ
の半導体装置が製品として完成した状態でもＴＥＧ回路
を用いて検査することが可能な半導体装置を提供するこ
とである。

【００１９】

【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る半導体装置は、外部からの駆
動電圧を受ける外部電源端子と、外部からの信号を受け
る外部入力端子と、内部機能回路と、内部機能回路によ
り出力された所定の信号を受ける外部出力端子と、テス
トエレメントグループ回路と、このテストエレメントグ
ループ回路の動作を指示する指示手段と、この指示手段
の指示出力に応答して、外部電源端子，外部入力端子，
および外部出力端子を内部テストエレメントグループ回
路に電気的に接続するとともに、内部機能回路を不活性
化する手段とを、同一チップ上に備える。

【００２０】内部機能回路は、この半導体装置の本来の
機能を実現するために、外部電源端子に供給された駆動
電圧により駆動されて、外部入力端子に供給された信号
を処理して所定の信号を外部出力端子に出力する。テス
トエレメントグループ回路は内部機能回路の特性を類推
するために設けられる。

【００２１】

【作用】本発明に係る半導体装置は、上記のように構成
されるので、テストエレメントグループ回路が外部端子
と電気的に接続可能であるとともに、テストエレメント
グループ回路が外部端子に電気的に接続されている期
間、内部機能回路が不活性化される。このため、テスト
エレメントグループ回路および内部機能回路が形成され
た半導体チップがパッケージに組込まれ製品として完成
した後に、テストエレメントグループ回路のみを動作さ
せてテストエレメントグループ回路から信号を取出すこ
とができるので、この半導体装置が製品として完成した
後の期間に内部テスト回路の特性を外部端子を介して測
定・観測することができる。

【００２２】

【実施例】図１は、本発明の一実施例の半導体装置の全
体構成を示すブロック図である。

【００２３】図１を参照して、この半導体装置３００
は、ＴＥＧ回路を有する従来の半導体装置（図６参照）
の構成に加えて、ＴＥＧモード設定回路３と、ＴＥＧモ
ード設定回路３の出力を反転するインバータ１１と、Ｔ
ＥＧモード設定回路３の出力およびチップセレクト端子
６の電位とを入力として受ける２入力ＮＯＲゲート１０
と、電源端子４および入出力端子５−１〜５−ｎとＴＥ
Ｇ回路２との間にそれぞれ設けられるトランスファーゲ
ート８および９−１〜９−ｎとを含む。

【００２４】これらのトランスファーゲート８，９−１
〜９−ｎの各々は、ＴＥＧモード設定回路３の出力をゲ
ートに受けるＮチャネルＭＯＳトランジスタ９ａと、イ
ンバータ１１の出力をゲートに受けるＰチャネルＭＯＳ
トランジスタ９ｂとを含む。

【００２５】なお、従来と異なり、接地端子７は本番用
回路１だけでなくＴＥＧ回路２にも接続される。

【００２６】本実施例において、チップセレクト端子６
に与えられるチップセレクト信号は、負活性な信号であ
り、明細書中では／ＣＥで表わす。本番用回路１は従来
の半導体装置においてチップセレクト信号が供給された
部分にＮＯＲゲート１０の出力信号を受ける。本実施例
では、本番用回路１は、この部分にローレベルの電位を
供給されている期間不活性化され、この部分にハイレベ
ルの電位を受けている期間活性化されるものとする。

【００２７】ＴＥＧモード設定回路３は、この半導体チ
ップ３００の外部から与えられる信号または、本番用回
路１から与えられる信号がある特定の状態にあるときに
のみハイレベルの電位を出力し、他の期間にはローレベ
ルの電位を出力する。

【００２８】ＴＥＧモード設定回路３の出力電位がロー
レベルであれば、トランスファーゲート８，９−１〜９
−ｎの各々において、トランジスタ９ａおよび９ｂがそ
れぞれローレベルの電位およびハイレベルの電位をゲー
トに受けてともにＯＦＦ状態となる。したがって、ＴＥ
Ｇモード設定回路３の出力電位がローレベルである期間
には、トランスファーゲート８，９−１〜９−ｎはすべ
てＯＦＦ状態となるため、電源端子４，入出力端子５−
１〜５−ｎはいずれもＴＥＧ回路２から電気的に切離さ
れる。

【００２９】逆にＴＥＧモード設定回路３の出力電位が
ハイレベルであれば、トランスファーゲート８，９−１
〜９−ｎの各々において、トランジスタ９ａおよび９ｂ
がそれぞれハイレベルの電位およびローレベルの電位を
ゲートに受けてともにＯＮ状態となる。したがって、Ｔ
ＥＧモード設定回路３の出力電位がハイレベルである期
間には、トランスファーゲート８および９−１〜９−ｎ
がＯＮ状態となって、電源端子４および入出力端子５−
１〜５−ｎをそれぞれＴＥＧ回路２に電気的に接続す
る。

【００３０】一方、ＮＯＲゲート１０は、ＴＥＧモード
設定回路３の出力電位がハイレベルのときチップセレク
ト端子６の電位レベルにかかわらずローレベルの電位を
出力し、ＴＥＧモード設定回路３の出力電位がローレベ
ルのとき、チップセレクト端子６の電位レベルを反転し
て出力する。

【００３１】したがって、ＴＥＧモード設定回路３の出
力電位がローレベルである期間には、チップセレクト信
号／ＣＥが、このチップ３００が動作すべきであること
を示すローレベルの電位にあることに応答して、本番用
回路１を活性化するハイレベルの電位を出力する。さら
に、ＮＯＲゲート１０は、ＴＥＧモード設定回路３の出
力電位がハイレベルである期間には、本番用回路１を常
時不活性化する。

【００３２】以上のことからわかるように、ＴＥＧモー
ド設定回路３の出力電位がローレベルである期間には、
接地端子７を除く他のすべての外部端子４，５−１〜５
−ｎ，６から電気的に切離されるとともに、本番用回路
１は従来の半導体装置の場合と同様にチップセレクト信
号／ＣＥによって制御されて動作する。それゆえ、本番
用回路１は、外部電源によって駆動されて、通常の動作
を行なう。一方、ＴＥＧモード設定回路３の出力電位が
ハイレベルである期間には、本番用回路１だけでなくＴ
ＥＧ回路２もすべての外部端子４，５−１〜５−ｎ，
６，７に電気的に接続されるとともに、本番用回路１が
不活性化される。

【００３３】そこで、この半導体チップ３００がパッケ
ージに内蔵された後、すなわちこの半導体装置が製品と
して完成した後の期間にも、ＴＥＧモード設定回路３に
外部から、本番用回路１から与えられる信号が前述の特
定の状態となる期間を、ユーザが任意に設定すれば、Ｔ
ＥＧ回路２のみに対し、駆動電圧の印加，入力信号の供
給，および出力信号の取出しを行なうことができる。電
源端子４に接続されるトランスファーゲート８および接
地端子７は、ＴＥＧ回路２の駆動電圧が印加されるべき
ノードや接続線（図示せず）に接続される。入出力端子
５−１〜５−ｎにそれぞれ接続されるトランスファーゲ
ート９−１〜９−ｎは、ＴＥＧ回路２内のノードや接続
線（図示せず）のうち、ＴＥＧ回路２を構成する素子の
特性を測定・観測するのに適したものに接続される。し
たがって、この半導体装置が製品として完成した後も、
外部端子４，５−１〜５−ｎ，６，７を介してＴＥＧ回
路２の特性を測定・観測することが可能となる。

【００３４】ＴＥＧモード設定回路３への入力信号は、
たとえば、入出力端子５−１〜５−ｎのうちのいずれか
から直接供給されてもよいし、入出力端子５−１〜５−
ｎのうちのいずれかに外部から入力された信号の電位レ
ベルやその変化タイミング等に応じて変化する信号が現
われる、本番用回路１内のノードや接続線から供給され
てもよい。

【００３５】図２は、本発明の他の実施例の半導体装置
の全体構成を示すブロック図である。

【００３６】図２を参照して、この半導体装置では、図
１に示される半導体装置の場合と異なり、入出力端子５
−１〜５−ｎのそれぞれと本番用回路１との間にも、ト
ランスファーゲート１２−１〜１２〜ｎが設けられ、か
つ、チップセレクト端子６と、本番用回路１およびＴＥ
Ｇ回路２のそれぞれとの間にトランスファーゲート１３
および１４が設けられる。この半導体装置のチップ４０
０上の他の回路構成は先の実施例の場合と同様である。

【００３７】チップセレクト端子６とＴＥＧ回路２との
間に設けられるトランスファーゲート１３は、ＴＥＧ回
路２に接続される他のトランスファーゲート９−１〜９
−ｎと同様の構成を有する。

【００３８】本番用回路１に接続されるトランスファー
ゲート１２−１〜１２−ｎ，１４の各々は、ＴＥＧ回路
２に接続されるトランスファーゲート９−１〜９−ｎ，
１３の各々と逆に、ＴＥＧモード設定回路３の出力電位
をゲートに受けるＰチャネルＭＯＳトランジスタ１２ａ
と、インバータ１１の出力電位をゲートに受けるＮチャ
ネルＭＯＳトランジスタ１２ｂとを含む。

【００３９】以下、この半導体装置の動作について説明
する。ＴＥＧモード設定回路３の出力電位がローレベル
であれば、ＴＥＧ回路２に接続されるトランスファーゲ
ート８，９−１〜９−ｎ，１３の各々を構成するトラン
ジスタ９ａおよび９ｂがそれぞれローレベルの電位およ
びハイレベルの電位をゲートに受けてＯＦＦ状態となる
一方、本番用回路１に接続されるトランスファーゲート
１２−１〜１２−ｎ，１４の各々を構成するトランジス
タ１２ａおよび１２ｂがそれぞれローレベルの電位およ
びハイレベルの電位をゲートに受けてともにＯＮ状態と
なる。したがって、ＴＥＧモード設定回路３の出力電位
がローレベルである期間には、電源端子４，入出力端子
５−１〜５−ｎ，およびチップセレクト端子６が本番用
回路１にのみ電気的に接続され、ＴＥＧ回路２からは電
気的に切離される。

【００４０】このため、本番用回路１だけが外部端子
４，５−１〜５−ｎ，６を介して駆動および制御可能と
なり、ＴＥＧ回路２はこれらの外部端子を介して駆動不
可能となる。

【００４１】ＴＥＧモード設定回路３の出力電位がハイ
レベルであれば、上記の場合とは逆に、本番用回路１に
接続されるトランスファーゲート１２−１〜１２−ｎ，
１４の各々を構成するトランジスタ１２ａおよび１２ｂ
がそれぞれハイレベルの電位およびローレベルの電位を
ゲートに受けてともにＯＦＦ状態となり、ＴＥＧ回路２
に接続されるトランスファーゲート８，９−１〜９−
ｎ，１３の各々を構成するトランジスタ９ａおよび９ｂ
がそれぞれハイレベルの電位およびローレベルの電位を
ゲートに受けてともにＯＮ状態となる。したがって、Ｔ
ＥＧモード設定回路３の出力電位がハイレベルである期
間には、電源端子４，入出力端子５−１〜５−ｎ，およ
びチップセレクト端子６は、本番用回路１ではなくＴＥ
Ｇ回路２に電気的に接続される。

【００４２】このため、ＴＥＧ回路２に対する、駆動電
圧の供給，入力信号の印加，出力信号の取出しが、電源
端子４，入出力端子５−１〜５−ｎ，およびチップセレ
クト端子６を介して行うことができる。

【００４３】このように、外部端子と本番用回路１およ
びＴＥＧ回路２との間にそれぞれ、ＴＥＧモード設定回
路３によって制御されて相補的に動作するトランスファ
ーゲートを設けても、ＴＥＧ回路２と本番用回路１とを
切換えて外部端子を介して駆動することができる。した
がって、本実施例によっても、この半導体装置が製品と
して完成した後に、ＴＥＧ回路２の特性を測定・観測す
ることができる。

【００４４】図３は、本発明のさらに他の実施例の半導
体装置の構成を示すブロック図である。

【００４５】図３を参照して、この半導体装置は、図１
で示される半導体装置の場合と異なり、電源端子４とＴ
ＥＧ回路２との間に設けられるトランスファーゲート８
を制御するための２入力ＮＡＮＤゲート１５およびイン
バータ１６を含む。ＮＡＮＤゲート１５は、チップセレ
クト端子１６の電位とインバータ１１の出力電位とを入
力として受ける。インバータ１６は、このＮＡＮＤゲー
ト１５の出力を受ける。

【００４６】トランスファーゲート８を構成するＰチャ
ネルＭＯＳトランジスタ９ａおよびＮチャネルＭＯＳト
ランジスタ９ｂはそれぞれ、インバータ１６の出力電位
およびＮＡＮＤゲート１５の出力電位をゲートに受け
る。

【００４７】本実施例の半導体装置の他の部分の構成
は、図１に示される半導体装置の場合と同様である。

【００４８】以下、本実施例の半導体装置の動作につい
て説明する。ＴＥＧモード設定回路３の出力電位がロー
レベルである期間には、入出力端子５−１〜５−ｎにそ
れぞれ接続されるトランスファーゲート９−１〜９−ｎ
の各々を構成するトランジスタ９ａおよび９ｂがそれぞ
れローレベルの電位およびハイレベルの電位をゲートに
受けてＯＦＦ状態となるので、入出力端子５−１〜５−
ｎはＴＥＧ回路２から電気的に切離される。

【００４９】一方、このような期間には、ＮＡＮＤゲー
ト１５がインバータ１１からハイレベルの電位を受ける
ため、ＮＡＮＤゲート１５は、チップセレクト端子６の
電位がハイレベルであればローレベルの電位を出力し、
チップセレクト端子６の電位がローレベルであれば、ハ
イレベルの電位を出力する。したがって、トランスファ
ーゲート８を構成するトランジスタ９ａおよび９ｂは、
チップセレクト信号／ＣＥの電位がハイレベルであると
きにはＯＦＦ状態となって、電源電位Ｖ_CCをＴＥＧ回路
２に供給しないように動作し、チップセレクト信号／Ｃ
Ｅの電位がローレベルであるときには、ともにＯＮ状態
となって、電源電位Ｖ_CCをＴＥＧ回路２に供給する。

【００５０】つまり、本実施例では、上記２つの実施例
の場合と異なり、ＴＥＧモード設定回路３の出力電位が
ローレベルである期間、すなわち、ＴＥＧ回路２が動作
する必要のない期間にも、本番用回路１が動作すべきと
きには、ＴＥＧ回路２に本番用回路１と同様に電源電圧
が印加される。このため、ＴＥＧ回路２に、本番用回路
１に加えられると同じ外的なストレスが加えられる。

【００５１】一方、ＴＥＧモード設定回路３の出力電位
がハイレベルである期間には、入出力端子５−１〜５−
ｎにそれぞれ接続されるトランスファーゲート９−１〜
９−ｎの各々を構成するトランジスタ９ａおよび９ｂが
それぞれ、ハイレベルの電位およびローレベルの電位を
ゲートに受けてＯＮ状態となって、入出力端子５−１〜
５−ｎをＴＥＧ回路２に電気的に接続する。

【００５２】このような期間には、ＮＡＮＤゲート１５
はインバータ１１からローレベルの電位を受けるので、
チップセレクト端子６の電位にかかわらず、ハイレベル
の電位を出力する。このため、トランスファーゲート８
を構成するトランジスタ９ａおよび９ｂはそれぞれハイ
レベルの電位およびローレベルの電位をゲートに受けて
ＯＮ状態となって、電源端子４を常時ＴＥＧ回路２に電
気的に接続する。したがって、ＴＥＧ回路２に対する、
駆動電圧の印加，入力信号の供給，出力信号の取出し
を、外部端子４，５−１〜５−ｎを介して行なうことが
可能となる。

【００５３】ＮＯＲゲート１０は、ＴＥＧモード設定回
路３の出力電位がハイレベルである期間には、本番用回
路１を不活性化する信号を出力し、ＴＥＧモード設定回
路３の出力電位がローレベルである期間には、本番用回
路１を活性化するための信号を出力する。したがって、
本実施例によっても、本番用回路１とＴＥＧ回路２とを
切換えて外部端子を介して動作させることができる。こ
のため、半導体チップ５００がパッケージに内蔵された
後も、外部端子４，５−１〜５−ｎを介して、ＴＥＧ回
路２の特性を測定・観測することができる。

【００５４】さて、本実施例では、前述したように、Ｔ
ＥＧ回路２を動作させない期間にも、ＴＥＧ回路２には
本番用回路１と同様の外的なストレスが加えられる。こ
のため、この半導体装置が製品として完成された状態
で、本番用回路１を動作させた後、ＴＥＧ回路２の特性
を測定・観測すれば、この半導体装置の内部回路の特性
がその使用時間などによってどのように変化するかを知
ることができる。すなわち、この半導体装置の経時的な
信頼性等も評価することが可能となる。

【００５５】図４は、本発明のさらに他の実施例の半導
体装置の構成を示すブロック図である。

【００５６】図４を参照して、この半導体装置は、上記
３つの実施例の場合と異なり、電源端子４とＴＥＧ回路
２との間に２つのトランスファーゲート８および１８が
設けられ、かつ、これら２つのトランスファーゲート８
および１８のうちの一方１８を制御するためにＶ_CC高電
圧判定回路１９が設けられる。本実施例の半導体装置の
他の部分の構成は、図１で示される半導体装置と同様で
ある。

【００５７】トランスファーゲート８は、図１および図
２で示される実施例の場合と同様に、ＴＥＧモード設定
回路３の出力をゲートに受けるＮチャネルＭＯＳトラン
ジスタ９ａと、インバータ１１の出力をゲートに受ける
ＰチャネルＭＯＳトランジスタＱｂとを含む。一方、ト
ランスファーゲート１８は、Ｖ_CC高電圧判定回路１９の
出力をゲートに受けるＮチャネルＭＯＳトランジスタ１
８ａと、インバータ１７の出力をゲートに受けるＰチャ
ネルＭＯＳトランジスタ１８ｂとを含む。

【００５８】Ｖ_CC高電圧判定回路１９は、電源端子４に
接続され、電源端子４に外部から供給された電圧が、本
番用回路１を駆動するために通常与えられる電圧よりも
高いか否かを判定し、その判定結果に応じた論理レベル
の電位を出力する。

【００５９】具体的には、Ｖ_CC高電圧判定回路１９は、
電源端子４に供給された電圧が、本番用回路１の通常の
駆動電圧よりも高ければ、ハイレベルの電位を出力し、
電源端子４に供給された電圧が前記通常の駆動電圧以下
であれば、ローレベルの電位を出力する。

【００６０】したがって、電源端子４に本番用回路１の
通常の駆動電圧よりも高い電圧が印加されると、トラン
スファーゲート１８を構成するトランジスタ１８ａおよ
び１０ｂがそれぞれハイレベルの電位およびローレベル
の電位をゲートに受けてＯＮ状態となり、電源端子４を
ＴＥＧ回路２に電気的に接続する。これによって、この
高い電圧が本番用回路１だけでなく、ＴＥＧ回路２にも
印加される。

【００６１】電源端子４に、本番用回路１の通常の駆動
電圧が供給されると、トランジスタ１８ａおよび１８ｂ
はそれぞれ、ローレベルの電位およびハイレベルの電位
をゲートに受けてＯＦＦ状態となる。

【００６２】一方、トランスファーゲート８は、ＴＥＧ
モード設定回路３の出力電位がハイレベルであるときに
ＯＮ状態となり、ＴＥＧモード設定回路３の出力電位が
ローレベルのときＯＦＦ状態となる。

【００６３】したがって電源端子４に印加される電圧が
本番用回路の通常の駆動電圧であれば、電源端子４とＴ
ＥＧ回路２との間の電気的接続はトランスファーゲート
８によってのみ、すなわちＴＥＧモード設定回路３の出
力電位レベルのみによって制御される。しかし、電源端
子４に印加される電圧がこの通常の駆動電圧よりも高い
ときには、電源端子４は、ＴＥＧモード設定回路３の出
力電位レベルにかかわらず、トランスファーゲート１８
を介してＴＥＧ回路２に電気的に接続される。

【００６４】したがって、たとえば、本番用回路１に通
常の駆動電圧よりも高い電圧を印加して半導体装置の内
部回路の高温下での経時特性等を検査するバーンイン時
に、ＴＥＧ回路２にも、本番用回路１に印加されると同
じ高電圧が印加される。

【００６５】一方、トランスファーゲート８，９−１〜
９−ｎおよびＮＯＲゲート１０の動作によって、本番用
回路１とＴＥＧ回路２とは別々に動作し得る。したがっ
て、たとえば、この半導体チップ６００がパッケージに
内蔵された状態で行なわれるバーンイン終了後に、外部
端子４，５−１〜５−ｎ，６を介してＴＥＧ回路２を動
作させれば、入出力端子５−１〜５−ｎから得られる信
号に基づいて、この半導体チップ６００の内部回路の製
造プロセスに影響される特性がバーンインによってどの
ように変化するかなどを類推することができる。

【００６６】すなわち、本実施例によっても、先の実施
例の場合と同様に、製品として完成した半導体装置にお
いて、ＴＥＧ回路２に本番用回路１と同様の外的なスト
レスを加えることができるため、この半導体装置の内部
回路の経時的な信頼性などを、内部回路の製造プロセス
の観点から、評価することが可能となる。

【００６７】図３および図４でそれぞれ示される実施例
においては、本番用回路１を不活性化する手段としてＴ
ＥＧモード設定回路３の出力信号とチップセレクト信号
／ＣＥとを入力として受けるＮＯＲゲート１０が用いら
れたが、このような手段として、図２に示される実施例
の場合のように、チップセレクト端子６と、本番用回路
１およびＴＥＧ回路２のそれぞれとの間に設けられ、か
つ、相補的に動作するようにＴＥＧモード設定回路３の
出力信号によって制御されるトランスファーゲート１
３，１４が用いられてもよい。

【００６８】なお、上記いずれの実施例の場合にも、入
出力端子５−１〜５−ｎがすべてトランスファーゲート
を介してＴＥＧ回路２に接続されたが、ＴＥＧ回路２に
接続される入出力端子は、ＴＥＧ回路２のどのような特
性を測定・観測するかに応じて任意に選択されればよ
い。

【００６９】図１ないし図４で示される半導体集積回路
装置は、例えばＳＲＡＭ（スタティックランダムアクセ
スメモリ）である。

【００７０】なお、図１ないし図４におけるＴＥＧモー
ド設定回路３および、図４におけるＶ_CC高電圧判定回路
１９はそれぞれ、たとえば、以下に説明するような回路
で実現可能である。

【００７１】図５は、ＴＥＧモード設定回路３の一例を
示す回路図であり、本発明がＳＲＡＭに適用される場合
に実現可能なＴＥＧモード設定回路の一例を示す。

【００７２】以下、このＴＥＧモード設定回路の構成お
よび動作について、図６も参照しながら具体的に説明す
る。

【００７３】図６は、図５のＴＥＧモード設定回路３の
入出力信号および内部信号の波形を示す図である。

【００７４】このＴＥＧモード設定回路は、ＳＲＡＭに
用いられる外部制御信号の１つのであるライトイネーブ
ル信号／ＷＥＥおよび外部アドレス信号Ａｘを入力とし
て受ける。通常、ＳＲＡＭにおいてライトイネーブル信
号／ＷＥＥの電位がローレベルである期間には、アドレ
ス信号Ａｘは変化させない。

【００７５】ライトイネーブル／ＷＥＥおよびアドレス
信号Ａｘはそれぞれ、遅延回路６０およびｎ段カウンタ
４０に入力される。

【００７６】遅延回路６０は、ライトイネーブル信号／
ＷＥＥを反転するインバータ６１０と、インバータ６１
０の出力をゲートに受けるＰチャネルＭＯＳトランジス
タＴｒ１と、トランジスタＴｒ１と接地との間に互いに
並列に接続される抵抗Ｒおよび容量Ｃとを含む。

【００７７】インバータ６１０の出力電位Ｗがローレベ
ルであるとき、トランジスタＴｒ１がＯＮ状態となるの
で容量Ｃが充電されて、トランジスタＴｒ１と抵抗Ｒと
の接続点の電位がハイレベルとなる。

【００７８】インバータ６１０の出力電位Ｗがローレベ
ルからハイレベルに変化すると、トランジスタＴｒ１が
ＯＦＦ状態となるので、容量Ｃに蓄積されていた電荷が
抵抗Ｒを介して放電される。この結果、トランジスタＴ
ｒ１と抵抗Ｒとの接続点の電位がハイレベルから徐々に
ローレベルに低下する。

【００７９】トランジスタＴｒ１と抵抗Ｒとの接続点の
電位が遅延回路６０の出力信号／ＴＬＣとしてフリップ
フロップ２０に入力される。

【００８０】ライトイネーブル信号／ＷＥＥが図６
（ａ）における破線で示されるように、長期間ローレベ
ルであれば、インバータ１の出力電位Ｗは、図６（ｂ）
における破線で示されるように長期間ハイレベルとな
る。このため、遅延回路６０の出力信号／ＴＬＣは、図
６（ｃ）における破線で示されるように、インバータ１
の出力電位Ｗの立上がり、すなわち、ライトイネーブル
／ＷＥＥの立下がりに応答して低下し始め、インバータ
１の出力電位Ｗの立下がり時、すなわち、ライトイネー
ブル信号／ＷＥＥの立上がり時にはローレベルとなる。

【００８１】しかし、図６（ａ）において実線に示され
るように、ライトイネーブル信号／ＷＥＥがローレベル
である期間が短いと、図６（ｂ）において実線で示され
るように、インバータ１の出力電位Ｗがハイレベルであ
る期間も短い。このため、遅延回路６０の出力信号／Ｔ
ＬＣは、図６（ｃ）において実線で示されるように、ラ
イトイネーブル信号／ＷＥＥがローレベルである期間内
に十分に低下しない。つまり、ライトイネーブル信号／
ＷＥＥがローレベルである期間が短い場合には、遅延回
路の６０の出力信号／ＴＬＣは、ハイレベルに保持され
る。

【００８２】フリップフロップ２０は、遅延回路６の出
力信号／ＴＬＣを反転して出力する。

【００８３】ライトイネーブル／ＷＥＥがローレベルで
ある期間が長い場合には、遅延回路６０の出力信号／Ｔ
ＬＣが、フリップフロップ２の入力電位レベルが反転さ
れてフリップフロップ２０の出力端に現われるのに要す
る時間以上ローレベルとなるので、フリップフロップ２
０の出力信号ＴＬＣは図６（ｄ）における破線で示され
るように、ある期間ハイレベルとなる。

【００８４】しかし、ライトイネーブル／ＷＥＥがロー
レベルである期間が短いと、遅延回路６０の出力信号／
ＴＬＣは十分にローレベルとならないため、ハイレベル
のままである。

【００８５】フリップフロップ２０の出力信号ＴＬＣは
２入力ＡＮＤゲート５０に入力される。

【００８６】一方、ライトイネーブル／ＷＥＥはフリッ
プフロップ３０の出力端と接地との間にもうけられるＮ
チャネルＭＯＳトランジスタＴｒ３のゲートにも与えら
れる。フリップフロップ３０の出力信号は、ＡＮＤゲー
ト５０に与えられる。フリップフロップ３０の入力端
と、ｎ段カウンタ４０の出力端との間には、Ｐチャネル
ＭＯＳトランジスタＴｒ２が設けられる。トランジスタ
Ｔｒ２のゲートには、トランジスタＴｒ３の出力が与え
られる。

【００８７】ｎ段カウンタ４０は、アドレス信号Ａｘの
電位レベルがｎ回（ｎは２以上の整数）変化したことを
検知して、ローレベルの電位を出力し、それ以外の期間
には、ハイレベルの電位を出力する。

【００８８】ライトイネーブル信号／ＷＥＥがハイレベ
ルである期間には、トランジスタＴｒ３がＯＮ状態とな
ってフリップフロップ３０の出力端を接地するため、ト
ランジスタＴｒ２がＯＮ状態であるものの、フリップフ
ロップ３０からＡＮＤゲート５０への入力電位は、ｎ段
カウンタ４０の出力電位にかかわらずローレベルであ
る。したがって、このような期間には、ＡＮＤゲート５
０の出力電位はローレベルである。

【００８９】ライトイネーブル信号／ＷＥＥがローレベ
ルとなると、トランジスタＴｒ３がＯＦＦ状態となるの
で、フリップフロップ３０の出力電位は、ｎ段カウンタ
４０の出力電位に依存する。

【００９０】すなわち、アドレス信号Ａｘの電位レベル
がｎ回変化してｎ段カウンタ４０の出力電位がローレベ
ルとなると、フリップフロップ３０がこのローレベルの
電位を反転してハイレベルの電位をＡＮＤゲート５０に
与える。アドレス信号Ａｘの電位レベルが変化しなけれ
ば、ｎ段カウンタ４０の出力電位はハイレベルであるの
で、フリップフロップ３０からＡＮＤゲート５０には与
えられる電位はローレベルである。

【００９１】前述したように、ライトイネーブル／ＷＥ
Ｅがローレベルである期間には、通常アドレス信号Ａｘ
の電位レベルは変化させられないので、フリップフロッ
プ３０の出力電位はライトイネーブル／ＷＥＥがローレ
ベルである期間も、ローレベルである。したがって、Ａ
ＮＤゲート５０の出力電位は、通常ローレベルである。

【００９２】しかし、ライトイネーブル信号／ＷＥＥが
長期間ローレベルであり、このような期間内にアドレス
信号Ａｘの電位レベルがｎ回以上変化させられると、フ
リップフロップ２０の出力電位ＴＬＣおよびフリップフ
ロップ３０の出力電位がともにハイレベルとなるため、
ＡＮＤゲート５の出力電位はハイレベルとなる。

【００９３】このように、ＡＮＤゲート５の出力電位が
ハイレベルとなるのは、ライトイネーブル信号／ＷＥＥ
がローレベルである期間がある長く、この期間内にアド
レス信号Ａｘの電位レベルがｎ回以上変化させられた場
合のみである。そこで、ＡＮＤゲート５の出力電位をこ
のＴＥＧモード設定回路の出力信号ＢＩとして用いれ
ば、このＴＥＧモード設定回路を備えたＳＲＡＭのたと
えばバーンイン時に、ライトイネーブル信号／ＷＥＥを
通常よりも長い期間ローレベルとし、この期間内にアド
レス信号Ａｘを変化させることによって、このＳＲＡＭ
のＴＥＧ回路を動作させることができる。

【００９４】図７は、ＳＲＡＭ等の、複数のビット線対
を有する半導体装置に本発明が適用された場合の、Ｖｃ
ｃ高電圧判定回路の構成の一例を示す回路図である。

【００９５】図７を参照して、この高電圧判定回路１９
は、電源電圧Ｖｃｃを降圧するための、ダイオード接続
されたＮチャネルＭＯＳトランジスタ２０および２１
と、降圧された電源電圧Ｖｃｃおよびチップセレクト信
号／ＣＳを入力として受ける２入力ＮＯＲゲート２２
と、電源電位Ｖｃｃと接地との間に互いに直列に結合さ
れるＰチャネルＭＯＳトランジスタ２５およびＮチャネ
ルＭＯＳトランジスタ２４とを含む。

【００９６】トランジスタ２４および２５のゲートはそ
れぞれ、ＮＯＲゲート２２の出力および接地電位を受け
る。したがって、トランジスタ２５は常時ＯＮ状態であ
る。トランジスタ２４および２５の接続点が、この高電
圧判定回路１９の出力端である。

【００９７】本番用回路において、メモリセルＭＣは、
複数の列に配列され、各列に配列されたすべてのメモリ
セルＭＣは、ビット線対ＢＬ，／ＢＬに接続される。各
ビット線ＢＬ，／ＢＬは、トランスファーゲート２６を
介して電源電位Ｖｃｃに結合される。

【００９８】各トランスファーゲート２６は、電源電位
をゲートに受けて常時ＯＮ状態のＮチャネルＭＯＳトラ
ンジスタ２６１と、高電圧判定回路１９の入出力端の電
位をゲートに受けるＰチャネルＭＯＳトランジスタ２６
２とを含む。

【００９９】ＮＯＲゲート２３は、電源電位Ｖｃｃと接
地電位との間に互いに直列に接続される、ＰチャネルＭ
ＯＳトランジスタ２２０および２２１ならびにＮチャネ
ルＭＯＳトランジスタ２２２と、トランジスタ２２２と
並列に接続されるＮチャネルＭＯＳトランジスタ２２３
とを含む。チップセレクト信号／ＣＳはトランジスタ２
２０および２２３のゲートに与えられる。トランジスタ
２２１および２２２のゲートには、前記降圧された電源
電位が付与される。

【０１００】チップセレクト信号／ＣＳがローレベルで
ある期間、すなわち、この高電圧判定回路１９を備えた
半導体メモリチップが動作すべき期間には、ＮＯＲゲー
ト２２において、トランジスタ２２０がＯＮ状態となり
トランジスタ２２３がＯＦＦ状態となる。このため、Ｎ
ＯＲゲート２２は、トランジスタ２２１および２２２に
よって構成されるインバータとして動作する。

【０１０１】すなわち、電源電位Ｖｃｃよりもトランジ
スタ２０のしきい値電圧とトランジスタ２２のしきい値
電圧との和だけ低い電位（前記降圧された電源電位）が
ローレベルであれば、トランジスタ２２１がＯＮ状態と
なるので、ＮＯＲゲート２２の出力電位がハイレベルと
なる。一方、降圧された電源電位がハイレベルであれ
ば、トランジスタ２２２がＯＮ状態となるので、ＮＯＲ
ゲート２２の出力電位はローレベルとなる。

【０１０２】したがって、降圧された電源電位が、トラ
ンジスタ２２１および２２２のしきい値電圧によって決
定される基準電位よりも高ければ、トランジスタ２４は
ＯＦＦ状態となるので、高電圧判定回路１９の出力電位
はＯＮ状態のトランジスタ２５によってハイレベルとな
る。これによって、トランスファーゲート２６内のトラ
ンジスタ２６２はすべてＯＦＦ状態となる。このため、
メモリセルＭＣは、トランジスタ２６１によって電源電
圧Ｖ_CCよりもトランジスタ２６１のしきい値電圧分低い
電圧で駆動される。

【０１０３】逆に、降圧された電源電位が前述の基準電
位よりも低ければ、トランジスタ２４がＯＮ状態となる
ので、高電圧判定回路１９の出力電位は、トランジスタ
２５のＯＮ抵抗値とトランジスタ２４のＯＮ抵抗値との
比によって決定される電位となる。ここで、トランジス
タ２５のサイズは、トランジスタ２４のサイズよりも小
さいため、この高電圧判定回路１９の出力電位は、トラ
ンジスタ２４によってローレベルとなる。この結果、ト
ランスファーゲート２６内のトランジスタ２６２がすべ
てＯＮ状態となる。このため、メモリセルＭＣは、トラ
ンジスタ２６２によって、電源電圧Ｖ_CCで駆動される。

【０１０４】チップセレクト信号／ＣＳがハイレベルで
ある期間、すなわちこの高電圧判定回路１９を備えた半
導体メモリチップが動作すべきでない期間には、ＮＯＲ
ゲート２２においてトランジスタ２２０がＯＦＦ状態と
なり、トランジスタ２２３がＯＮ状態となる。したがっ
て、このような期間には、ＮＯＲゲート２２の出力電位
が、降圧された電源電位のレベルにかかわらずローレベ
ルとなる。これによって、トランジスタ２４は常時ＯＦ
Ｆ状態となるので、高電圧判定回路１９の出力電位は常
時ハイレベルとなる。このため、トランスファーゲート
２６０内のトランジスタ２６１がすべて常時ＯＦＦ状態
となる。そこで、このような高電圧判定回路１９を備え
た半導体メモリチップのバーンイン時に供給される電源
電圧をトランジスタ２０および２１によって降圧されて
も前述の基準電位よりも高く、かつ、この半導体メモリ
チップの通常の動作時に与えられる電源電圧が、トラン
ジスタ２０および２１によって降圧されてこの基準電位
よりも低くなるように設定すれば、チップセレクト信号
／ＣＳがローレベルとされてこの半導体メモリのバーン
インが行なわれている期間にのみ、高電圧判定回路１９
の出力電位がハイレベルとなって、ＴＥＧ回路にも、こ
のバーンインのための高電圧が印加される。

【０１０５】

【発明の効果】以上のように、本発明によれば、製品と
して完成した半導体装置に対して、その半導体装置の内
部回路の製造プロセスに影響される特性、すなわち、Ｔ
ＥＧ回路を利用して測定・観測可能な特性を検査するこ
とができる。このため、半導体装置の信頼性を従来より
も多面的に評価することができるため、半導体装置に対
する信頼性評価の精度が向上される。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の全体構成を示
すブロック図である。

【図２】本発明のさらに他の実施例の半導体装置の全体
構成を示すブロック図である。

【図３】本発明のさらに他の実施例の半導体装置の全体
構成を示すブロック図である。

【図４】本発明のさらに他の実施例の半導体装置の全体
構成を示すブロック図である。

【図５】図１ないし図４におけるＴＥＧモード設定回路
の構成例を示す回路図である。

【図６】図５の回路の動作を説明するためのタイミング
チャート図である。

【図７】図４におけるＶ_CC高電圧判定回路の構成例を示
す回路図である。

【図８】ＴＥＧ回路を持たない従来の半導体装置の全体
構成を示すブロック図である。

【図９】ＴＥＧ回路を有する従来の半導体装置の全体構
成を示すブロック図である。

【符号の説明】

１ 本番用回路 ２ ＴＥＧ回路 ３ ＴＥＧモード設定回路 ４ 電源端子 ５−１〜５−ｎ 入出力端子 ６ チップセレクト端子 ７ 接地端子 ８，９−１〜９−ｎ，１２−１〜１２−ｎ，１３，１
４，１８ トランスファーゲート １０ ２入力ＮＯＲゲート １１，１６，１７ インバータ １００，２００，３００，４００，５００，６００ 半
導体チップ なお、図中同一符号は同一または相当部分を示す。

【手続補正書】

【提出日】平成４年６月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】ＴＥＧ回路を有する従来の半導体装置（図
９参照）は、図８に示される半導体装置と異なり、本番
用回路１およびこの本番用回路１とは電気的に独立なＴ
ＥＧ回路２の両方が形成された半導体チップ２００を含
む。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】図９を参照して、本番用回路１に接続され
る入出力端子５−１〜５−ｎ，チップセレクト端子６，
電源端子４，および接地端子７等の外部端子はＴＥＧ回
路２に一切接続されない。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】すなわち、図９を参照して、製品として完
成した状態では、半導体チップ２００はこのような樹脂
によるパッケージに内蔵されており、端子４，５−１〜
５−ｎ，６，７だけが、半導体チップ２００の内部回路
に接続されるリードと呼ばれる外部端子として、このパ
ッケージの外に設けられる。したがって、製品として完
成した半導体装置においては、本番用回路１にのみ駆動
電圧を与えたり、信号の入力および取り出しを行うこと
ができる。一方、ＴＥＧ回路２は半導体チップ２００上
において、外部端子４，５−１〜５−ｎ，６，７のいず
れにも電気的に接続されていないため、これらの外部端
子４，５−１〜５−ｎ，６，７を介してＴＥＧ２の特性
を測定・観測することは不可能である。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】図１を参照して、この半導体装置３００
は、ＴＥＧ回路を有する従来の半導体装置（図９参照）
の構成に加えて、ＴＥＧモード設定回路３と、ＴＥＧモ
ード設定回路３の出力を反転するインバータ１１と、Ｔ
ＥＧモード設定回路３の出力およびチップセレクト端子
６の電位とを入力として受ける２入力ＮＯＲゲート１０
と、電源端子４および入出力端子５−１〜５−ｎとＴＥ
Ｇ回路２との間にそれぞれ設けられるトランスファーゲ
ート８および９−１〜９−ｎとを含む。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １チップ上に形成され、所定の機能を実
   現する半導体装置であって、 外部からの駆動電圧を受ける外部電源端子と、 外部からの信号を受ける外部入力端子と、 前記所定の機能を実現するために、前記外部電源端子に
   供給された前記駆動電圧によって駆動されて、前記外部
   入力端子に供給された前記外部からの信号を処理して所
   定の信号を出力する内部機能回路と、 前記内部機能回路により出力された前記所定の信号を受
   ける外部出力端子と、 テストエレメントグループ回路と、 前記テストエレメントグループ回路の動作を指示する指
   示手段と、 前記指示手段の指示出力に応答して、前記外部電源端子
   と前記外部入力端子と前記外部出力端子とを前記テスト
   エレメントグループ回路に電気的に接続するとともに、
   前記内部機能回路を活性化する手段とを備えた、半導体
   装置。